KR100266746B1 - 낮은 위상 노이즈를 갖는 무선 통신용 씨모오스 프랙셔날 -앤주파수 합성기 - Google Patents

낮은 위상 노이즈를 갖는 무선 통신용 씨모오스 프랙셔날 -앤주파수 합성기 Download PDF

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Abstract

PLL에 기초한 CMOS 프랙셔날-N 주파수 합성기는 온 칩의 LC 전압 제어 발진기를 포함한다. 고차 이산 시그마-델타 변조기는 상기 프랙셔날-N 주파수 합성기에 사용된다. 상기 합성기는 고차 시그마-델타 변조기를 사용하여 프랙셔날 스프리어스를 억제하기 위한 노이즈 정형화 기법을 이용한다.

Description

낮은 위상 노이즈를 갖는 무선 통신용 씨모오스 프랙셔날-앤 주파수 합성기(LOW PHASE NOISE CMOS FRACTIONAL-N FREQUENCY SYNTHESIZER FOR WIRELESS COMMUNICATIONS)
본 발명은 주파수 합성기에 관한 것으로, 좀 더 구체적으로는 무선 통신용 위상 고정 루프에 기초한 프랙셔날-N 주파수 합성기에 관한 것이다.
오늘날 무선 통신 서비스에 대한 수요는 급속도로 증가하고 있다. 무선 시스템은 낮은 동작 전압으로 전력 소비가 적고, 저 비용의 고주파용 IC들이 고 집적화 되도록 요구된다. 스케일된 CMOS 기술은 RF 송신기와 합성기의 집적도를 향상시키는데 더 효과적으로 이용되었고, 더욱이, 낮은 전력 소모와 비용 절감 면에 있어서 향상된 결과를 가져왔다.
주파수 합성기(frequency synthesizer)는 로컬(local) 발진기의 주파수 생성에 이용되고, 무선 통신 장치의 중요한 구성 요소들 중 하나이다. 상기 주파수 발생기는 무선 시스템의 성능에 큰 영향을 미친다. 특히, 낮은 위상 노이즈와 스프리어스(spurious) 신호들에 있어서, 상기 주파수 발생기는 고성능이 요구된다. 최신 무선 통신 시스템들은 주파수 합성기가 약 800 MHz에서 2.5 GHz 의 범위를 갖는 것이 요구된다.
위상 고정 루프(Phase-Locked Loop; PLL)에 기초한 합성 기술은 고집적도와 저전력 소모, 칩 영역의 최소화, 높은 신뢰도 그리고, 예측 가능한 실행 등을 제공한다. 인티저-N(integer-N) PLL 주파수 합성기의 기준 주파수 대역폭은 주파수 채널의 폭과 같다. 따라서, 주파수 채널 폭이 좁은 인티저-N 주파수 합성기는 빠른 주파수 획득 시간을 요구하는 시스템에 부적합하다. 왜냐하면, 상기 위상 고정 루프는 시스템이 안정될 때까지 충분히 유지(반복)되어야 하기 때문이다. 또 다른 단점은, 주파수 대역과 대역 위상 노이즈(band phase noise) 사이의 반비례 관계에서 비롯된다. 주파수 영역이 감소함에 따라, 주어진 로컬 발진기의 주파수 범위를 위해 프로그램된 주파수 분주기의 분주율(division ratio)이 증가된다. 높은 분주율은 루프 대역폭을 반송파 주파수에 근접하게 하여 위상 노이즈를 더 많이 포함한다. 대역내 위상 노이즈는 약 20logN의 시스템 노이즈의 최저값 보다 커진다(상기 인티저-N은 총 분주율임). 스프리어스 출력 또한 루프의 대역폭과 관련이 있다. 따라서, 루프의 대역폭과 루프의 성능은 서로 트레이드-오프(trade-offs) 관계가 있으므로, 대역폭의 설정에 어려움이 따른다.
프랙셔날-N 주파수 합성 기술은 채널 주파수 대역보다 큰 기준 주파수들의 이용을 가능하게 한다(U. L. RHODE, Digital PLL Frequency synthesizers: Theory and Design, Prentice-Hall, Englewood Cliffs, NJ, 1983.). 이 기술은 될 수 있는 한 높은 기준 주파수를 사용하는 동안, 인티저-N 합성기와 같은 주파수 영역의 루프에 있어서 분주율 N을 상당히 감소시킬 수 있다. 이것은 합성된 출력을 얻기 위한 과정에 있어서, 대역내의 위상 노이즈에 대하여 중요하고도 유익한 효과를 갖는다. 더 높은 기준 주파수의 사용 가능성은 또한 루프의 대역폭을 넓게 하는 방법을 열었다. 그 결과, 스위칭 시간을 더 빠르게 한다. 채널 주파수 영역보다 높은 기준 주파수의 사용은, 출력에 있어서 기준 스프리어스를 감소시킬 수 있다. 그러나, 프랙셔날-N 기술의 사용은 루프에 있어서 주기적인 혼선과, 프랙셔날 데이터에 의존하는 복수 개의 오프셋 주파수에 있어서 프랙셔날 스프리어스를 크게 하는 결과를 초래한다(U. L. Rhode, Digital PLL Frequency Synthesizers: Theory and Design, Prentice-Hall, Englewood Cliffs, NJ, 1983.).
고차 시그마-델타 변조기(sigma-delta modulator)에 사용되는 노이즈 정형화 기법은 프랙셔날 스프리어스를 억제한다. 상기 노이즈 정형화 기법의 일 예는 B, Miller and R. J. Conley의 'A Multiple Modulator Fractional Divider'에 제시되어 있다(IEEE Transactions on Instrumentation and Measurement, vol. 40, pp. 578-583, June 1991.).
상기 일 예는 위상-주파수 검출기에서 위상 에러를 점차적으로 제거하여, 서로 다른 비율들 사이의 분주율을 빠르게 스위칭함으로써 낮은 주파수 위상 에러를 제거하는 것이다. 서로 다른 값을 갖는 분주율을 빠르게 변화시키면, 음극(negative)뿐만 아니라, 양극(positive)에서 위상 에러가 발생된다. 그리고, 가속율(accelerated rate)은 고주파 노이즈의 푸시-업(push-up) 현상 때문이다.
본 발명은 목적은 양자화기(quantizer)에서 발생되는 에러를 고도의 차동 동작을 수행해서, 낮은 주파수에서 양자화에 따른 노이즈를 더욱 감쇠시킬 수 있는 주파수 합성기를 제공하는 것이다.
본 발명의 다른 목적은 낮은 위상 노이즈와 저전력 소모를 갖는 주파수 합성기를 제공하는 것이다.
본 발명의 또 다른 목적은 출력 주파수를 보다 빠르게 변화시킬 수 있고, 출력 신호의 스프리어스를 감소시킬 수 있는 주파수 합성기를 제공하는 것이다.
본 발명의 다른 목적은 간소화된 회로 구성을 갖는 집적화된 주파수 합성기를 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 프랙셔날-N 주파수 합성기를 개략적으로 보여주는 블록도;
도 2는 도 1에 도시된 멀티모듈러스 프리스케일러의 구성의 예를 개략적으로 보여주는 블록도;
도 3은 도 2에 도시된 듀얼 모듈러스 프리스케일러에 사용된 D-플립플롭의 일 예를 도시한 상세 회로도;
도 4는 도 1에 도시된 위상-주파수 검출기의 일 예를 도시한 회로도;
도 5는 도 4에 도시된 위상-주파수 검출기를 D-플립플롭을 이용하여 구현한 상세 회로도;
도 6은 도 1에 도시된 전압 제어 발진기의 상세 회로도;
도 7은 도 5에 도시된 전압 제어 발진기의 제어 전압에 따른 주파수 변화 특성을 보여주는 도면; 그리고
도 8은 도 1에 도시된 주파수 합성기의 단측파대 위상 노이즈를 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 주파수 합성기 110 : 기준 분주기
120 : 위상-주파수 검출기 130 : 챠징 펌프
140 : 루프 필터 150 : 전압 제어 발진기(VCO)
160 : 멀티모듈러스 프리스케일러 170 : 3차 시그마-델타 변조기
171, 173, 175 : 누산기 172, 174, 176 : 지연부
177 : 디퍼런스 178 : 인코더
180 : 버퍼 210 : 듀얼 모듈러스 프리스케일러
220 : 확장기 230 : 제어 회로
240 : 멀티플렉서 310, 330, 340 : 전류 분주기
410, 420 : D-플립플롭 440 : 지연부
610 : LC 공진기 620 : 차동쌍
630 : AC 커플링 필터 640 : 버퍼
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, PLL에 기초한 CMOS 프랙셔날-N 주파수 합성기는: 온 칩의 전압 제어 발진기를 포함한다. 고차 이산 시그마-델타 변조기는 프랙셔날-N 주파수 합성기에 사용된다. 상기 합성기는 고차 시그마-델타 변조기를 이용하여 프랙셔날 스프리어스를 감쇠하기 위한 노이즈 정형화 기법이 사용된다.
본 발명의 바람직한 실시예에 따르면, 주파수 합성기는 기준 분주기와, LC 전압 제어 발진기(VCO)와, 멀티모듈러스 프리스케일러와, 위상-주파수 검출 회로와, 루프 필터와, 3차 시그마-델타 변조기 및 출력 버퍼를 갖는다. 상기 기준 분주기는 주어진 분주율에 따라 외부로부터 제공되는 기준 주파수 데이터 신호를 분주한다. 상기 LC 전압 제어 발진기(VCO)는 루프 필터로부터 제공되는 주파수 제어 전압 신호에 응답하여 가변 주파수의 출력 신호를 발생한다. 상기 멀티모듈러스 프리스케일러는 시그마-델타 변조기로부터 제공되는 스케일링 제어 데이터 신호에 응답하여 복수 개의 모듈러스들 중 하나를 선택하고, 상기 선택된 모듈러스에 의해 상기 전압 제어 발진기의 출력 신호를 스케일 다운(scale down)한다. 상기 시그마-델타 변조기는 외부로부터 제공되는 주파수 세팅 데이터 신호에 응답하여 스케일링 제어 데이터 신호를 발생한다. 상기 위상-주파수 검출기는 기준 분주기의 출력 신호와 프리스케일러의 출력 신호 사이의 위상 차를 검출하여 위상 에러 신호를 발생한다. 상기 위상 에러 신호는 로우-패스 필터(low-pass filter)처럼 동작하는 루프 필터에 의해 전압 제어 발진기(VCO)로 제공된다.
(실시예)
다음은 본 발명의 실시예에 따른 멀티모듈러스 프리스케일러가 집적화된 낮은 위상 노이즈를 갖는 프랙셔날-N CMOS 주파수 합성기를 첨부된 도면 도 1 내지 도 8을 참조하여 상세히 설명한다.
본 발명의 실시예는 3개의 금속 층을 갖는 0.5 um CMOS 기술로 구성되었다. 액티브 칩 영역은 3.2 mm2이고, 총 43 mW의 전력 소비와, 3.3 V의 공급 전압을 갖는다. 본 발명의 완전한 이해를 돕기 위해, 주파수, 분주율(divide ratios), 주파수 세팅 데이터(frequency setting data), 누산기의 비트 사이즈(bit size), 전압, 인덕턴스(inductance) 및 커패시턴스(capacitance) 등이 제시된다. 그러나, 특별히 그와 같은 명세를 하지 않아도 본 발명이 실시될 수 있다는 것이 이 기술 분야에 대한 통상적인 지식을 가진자에게는 자명한 것이다. 또, 본 발명의 요지와 직접적인 관련이 없고, 공지된 회로들은 블록도로 나타내었다.
이산 1차 시그마-델타 변조기는 m 비트 누산기로 구현될 수 있다. m 비트 누산기는 m 비트의 입력, 출력 및 단일 출력 비트(carry 또는 MSB)를 갖는다. 나머지(residue) 신호는 출력 신호에 있어서 양자와 에러를 의미한다.
고차 직렬 시그마-델타 변조기는 1차 변조기보다 고성능을 제공하는 이산 1차 변조기를 이용하여 구현될 수 있다(S. R. Norsworthy, R. Schreier, and G. C. Themes, Delta-Sigma Data Converters: Theory, Design, and Simulation, IEEE PRESS, 1997.). 복수 개의 1차 모듈레이터 루프들은 직렬로 연결되어 고차 모듈레이터를 얻는데, 그 신호는 전류 루프(current loop)로부터 연속된 루프를 통과한 양자화 에러이다. n차 직렬 시그마-델타 변조기의 출력은 다음과 같이 표현될 수 있다.
Y(z) = F(z) + (1-z-1)nQn(z) (1)
상기 F(z)는 입력을 z-변환(z-transform)한 값이고, Qn(z) 은 n차 시그마-델타 루프에서 양자화된 신호의 z-변환이다. 상기 (1)식으로부터, 양자화기에서 발생하는 에러의 고차 차동 동작과, 낮은 주파수에서 양자화 노이즈를 더욱 감쇠하는 3차 시그마-델타 변조기와 같이, 적어도 하나 이상의 시그마-델타 루프를 갖는 변조기들을 결정한다.
상기 고차 이산 시그마-델타 변조기는 본 발명에 따른 프랙셔날-N 주파수 합성기에 사용된다. 본 발명의 바람직한 실시예에 따른 프랙셔날-N 주파수 합성기의 구성은 도 1에 도시되어 있다.
이 실시예에 있어서, CMOS 합성기는 860 MHz에서 1 GHz의 주파수 대역에서 동작하고, F1/64 채널 영역과 프로그램될 수 있는 64 개의 채널을 갖는다. 상기 F1은 위상-주파수 검출기의 기준 주파수이다. 또한, 980 MHz의 중간 주파수로부터 200 KHz의 오프셋 주파수만큼 떨어진 주파수에서 -100 dBc/Hz의 위상 노이즈를 갖는다. 기준 측파대 스프리어스는 -73.7 dBc이다. 상기 합성기는 전원 공급 전압이 2.7V에서 4.5V 사이에서 동작하고, 3.3V의 공급 전압에서 동작하는 전압 제어 발진기의 버퍼 전력 소비를 포함하여 총 43 mW를 소비한다. 이는 3개 메탈층(three metal layers)을 갖는 0.5 um CMOS 공정을 사용해 구현되었다. 더욱이, 저전력, 낮은 위상 노이즈, 낮은 측파대 스프리어스 등을 동시에 얻을 수 있는 설계 방법과, 실시예의 측정 결과를 이하 상세히 설명한다.
도 1을 참조하면, 주파수 합성기(100)는 기준 분주기(reference divider)(110)와 위상-주파수 검출기(phase-frequency detector)(120)와, 챠징 펌프(charging pump)(130)와, 루프 필터(loop filter)(140)와, 전압 제어 발진기(voltage controlled oscillator; VCO)(150)와, 멀티모듈러스 프리스케일러(multimodulus prescaler)(160)와, 3차 시그마-델타 변조기(3rd order sigma-delta modulator)(170) 및 RF(radio frequency) 출력 버퍼(buffer)(180)로 구성된다. 상기 기준 분주기(110)는 외부로부터 제공되는 기준 주파수 데이터 신호를 주어진 분주율 R에 따라 분주한다. 상기 위상-주파수 검출 회로는 디지털 위상-주파수 검출기(120)와 챠징 펌프(130)로 구성되어, 기준 분주기(120)의 출력 신호 F1과 프리스케일러(160)의 출력 신호 F2의 위상 차를 검출하고, 위상 에러 신호를 발생한다. 상기 LC 전압 제어 발진기(150)는 루프 필터(140)로부터 출력되는 주파수 제어 전압 Vc에 응답하여 가변 주파수인 출력 신호 F3을 생성한다. 상기 멀티모듈러스 프리스케일러(160)는 시그마-델타 변조기(170)로부터 출력되는 스케일링 제어 데이터 신호 SC에 응답하여 복수 개의 모듈러스들 중에 하나를 선택하여, 선택된 모듈러스에 따라 전압 제어 발진기(150)의 출력 신호 F3을 스케일 다운(scales down)한다. 상기 시그마-델타 변조기(170)는 외부로부터 제공되는 m 비트의 주파수 세팅 데이터 신호에 응답하여 상기 스케일 제어 데이터 신호 SC를 생성한다. 상기 위상 에러 신호는 루프 필터(14)를 통해 상기 전압 제어 발진기로 제공된다. 위상 고정 루프(PLL)는 공지된 바와 같이, 상기 위상-주파수 검출기(PFD)(120)와, 챠징 펌프(130)와, 루프 필터(140)와, 전압 제어 발진기(150) 및 멀티모듈러스 프리스케일러(160)로 구성된다.
상기 위상-주파수 검출기(120)와 챠징 펌프(130)는 비사용 영역(dead zone)을 최소화하여, 스프리어스 성능을 향상시킨다. 상기 루프 필터(140)는 로우 패스 필터와 같은 동작을 수행한다. 상기 시그마-델타 변조기(170)는 누산기(accumulator)들(171, 173, 175)로 구성된 3 단계 누산기 블록과, 지연부들(172, 174, 176)을 갖는다. 상기 변조기(modulator)(170)는 상기 멀티모듈러스 프리스케일러(160)로 제어 신호를 제공하기 위한 디퍼런서(differencer)(177)와 부호기(encoder)(178)를 포함한다. 상기 누산기들(171, 173, 175) 각각의 캐리 비트(MSB) 출력은 디퍼런서(177)로 제공된다. 상기 누산기(171)의 출력은 지연부(172)를 통해 각각 다음 단으로 제공된다. 상기 나머지 신호는 출력 신호에 있어서 양자화 에러를 의미한다.
상기 위상 고정 루프(PLL)가 고정될 때, RF 출력 주파수는 다음과 같다.
(2)
상기 R은 기준 분주기(110)의 분주율이고, N은 멀티모듈러스 프리스케일러(160) 또는 피드백 주파수 분주기의 분주율의 정수 부분(integer part)이다. k는 외부로부터 입력된 주파수 세팅 데이터이고, m은 누산기들(171, 173, 175) 각각의 비트 사이즈이다. Fref는 기준 분주기(110)로 입력되는 외부 기준 신호의 주파수이다. 상기 출력 주파수는 주파수 해상도(frequency resolution) (Fref/R)(k/2m)에 따라 변화된다. 주어진 주파수 해상도에 의해, 높은 비교 주파수를 선택함에 따라 분주율을 효과적으로 줄일 수 있다. 주파수 해상도보다 F1= Fref/ R 만큼 합성된 신호의 대역 위상 노이즈가 줄어든다.
도 2는 도 1에 도시된 멀티모듈러스 프리스케일러 구성의 일 예를 보여주고 있다. 도 2를 참조하면, 상기 멀티모듈러스 프리스케일러(160)는(모듈러스 프리스케일러는 프랙셔날-N 주파수 합성에 사용되는 시그마-델타 변조기(170)로부터 입력되는 모드 제어 신호에 따라 제어되어 여러 개의 분주율을 가짐) 프랙셔날-N 주파수 합성기(100)의 설계에 요구되는 단순화된 하드웨어로 설계되었다.
도 2에 도시된 바와 같이, 상기 멀티모듈러스 프리스케일러(160)는 듀얼 모듈러스 프리스케일러(dual modulus prescaler)(210)와, 4개의 T-플립플롭으로 구성된 네 단계의 확장기(220)와, 제어 회로(230)와, 두 입력을 갖는 멀티플렉서(240)로 구성된다. 상기 제어 회로(230)는 스케일 제어 신호 SC에 응답하여 동작한다. 상기 듀얼 모듈러스 스케일러(210)는 상기 제어 회로(230)로부터 제공되는 모드 제어 신호(MC)에 응답하여 8과 9 중에 하나 또는 둘 모두에 의해 전압 제어 발진기의 출력 신호를 스케일 다운한다. 상기 확장기(220)는 상기 제어 회로(230)의 제어에 따라 Q1에서 Q4의 출력 신호를 발생하기 위해 상기 듀얼 모듈러스 프리스케일러(210)의 출력 신호를 확장한다. 상기 멀티플렉서(240)는 상기 확장기(220)의 Q3 와 Q4의 출력 신호 중에 하나를 선택하여 위상 주파수 검출기(120)로 제공한다.
상기 프리스케일러(160)의 분주율은 예를 들어, N-6에서 N+7까지 설정될 수 있다. 상기 N은 상기 시그마-델타 변조기(170)로부터 입력되는 모드 제어 신호에 따라 70 또는 71이다. 상기 듀얼 모듈러스 프리스케일러(210)는 상기 제어 회로(230)로부터 입력되는 모드 제어 신호(MC)에 응답하여 8 또는 9의 분주율을 갖고, 상기 전압 제어 발진기(VCO)로부터 제공되는 신호(F3)와 출력 신호를 피드백한 F4를 입력 신호로 한다.
고속 프리스케일러의 구현은, 복잡한 환경에서 VCO와 같이 낮은 노이즈에도 민감한 아날로그 회로들은 합성된 출력 신호를 얻기 위해 잡음이 섞인 회로들과 하나의 기판 상에 설계하는데 있어서 세심한 주의를 필요로 한다. 전류-모드 회로(current-mode logic; CML)는 정적 CMOS 회로 대신에 프리스케일러로 사용된다. 상기 전류-모드 회로는 일정한 전류원을 사용하는데,(이는 낮은 디지털 노이즈 생성과 입력 및 출력에 따른 차동 신호들의 원인이됨) 전원 공급 장치와 기판의 노이즈가 제거된 고유 차동 회로 때문에 전원 공급 라인과 기판에서 결합 노이즈가 줄어든다.
프리스케일러를 설계하는데 있어서, 또 다른 문제는 주어진 주파수 범위에서 전력 소모를 줄이는 것이다. 프리스케일러에서 소비되는 전력의 대부분은 전위 동기 분주기(front-end synchronous divider)에서 발생된다. 왜냐하면, 프리스케일러의 전윈 동기 분주기는 입력 신호의 최고 주파수에서 동작되기 때문이다.
도 3은 듀얼 모듈러스 프리스케일러에 사용된 D-플립플롭을 도시하고 있다.
도 3을 참조하면, 상기 플립플롭은 낸드 게이트(NAND gate)가 내장되어 상승 에지(rising edge)에서 트리거(trigger)되는 D-플립플롭이다. 상기 플립플롭은 전력 소비를 감소시키기 위해 상기 프리스케일러(210)의 전위에 사용된다. 상기 D-플립플롭에 내장된 상기 낸드 게이트(320)는 트랜지스터들(M1, M2, M3, M4)에 의해 구현되고, 두 입력 F3과 F4를 갖는다. 도 3에 도시된 참조 번호들 310, 330, 340은 각각 전류 구동부와, 마스터 래치(master latch) 및 슬래브 래치(slave latch)이다. 상기 마스터 래치(330)는 트랜지스터들(M5 ~ M8)로 구성되고, 상기 슬래브 래치(340)는 트랜지스터들(M9 ~ M14)로 구성된다.
도 4는 도 1에 도시된 위상 주파수 검출기의 일 예를 도시하고 있다. 도 4를 참조하면, 상기 위상 주파수 검출기(120)는 속도 향상을 위해 신호 경로(signal path) 상에 적은 수의 장치를 갖는 D-플립플롭들(410, 420)과, 리셋 지연(reset delay) 향상을 위한 외부 지연 회로들(430, 440)을 사용하여 비사용 영역(dead zone)을 없앤다. 도 4에 도시된 참조 번호 Up와 Dn은 각각 챠징 펌프(130)의 충전(charging)과 방전(discharging)을 제어하기 위한 출력단으로 표현된다. 상기 위상 주파수 검출기(120)에 사용된 D-플립플롭(410, 420)의 일 예가 도 5에 도시되어 있다. 상기 플립플롭은 트랜지스터들(M1 ~ M11)로 구성된다.
다시 도 1을 참조하면, 상기 챠징 펌프(130)는 전류 챠징 단자(sourcing)과 디스챠징 단자(sinking)가 부정합되도록 설계되어, 합성된 출력 신호에 낮은 측파대 스프리어스를 위한 짧은 스위칭 시간을 갖는다. 상기 챠징 펌프(130)의 출력단은 높은 출력 임피던스를 유지하는데 사용한다. 상기 챠징 펌프(130)의 피이크 전류(peak current)는 300 uA로 설계된다. 상기 챠징 펌프(130)는 전압 제어 분주기의 동조 감도를 최소화하는데 필요로 하는 것으로부터 300 mV의 전압을 갖는다.
도 6은 도 1에 도시된 전압 제어 발진기의 일 예를 보여주고 있다. 단일 칩으로 구성되고, 완전 차동과, 단일 제어 신호를 갖는 LC 전압 제어 발진기는 본 발명의 실시예에 따른 합성기에 사용된다. 상기 전압 제어 발진기(150)는 LC 공진기(610)와, 차동쌍(620)과, AC 커플링 필터(coupling filter)(630) 및 출력 버퍼들(180, 640)을 포함한다.
상기 LC 공진기(610)는 온 칩(on-chip)의 나선형 인덕터들(L1, L2)과 버랙터 다이오드들(Cv1, Cv2)을 포함한다. 상기 나선형 인덕터들은 2.1 um의 면적과 16 um의 트레이스(trace) 폭을 갖는 3개의 메탈로 구현된다. 상기 인덕터들은 5번 감겨 있고, 외부 크기가 300 * 300 um2이다. 각각의 인덕터는 7.5 nH의 값과, 930 MHz에서 약 8.5의 양호도(quality factor)를 갖는다. 버랙터 Cv1과 Cv2는 N-웰(N-well)에서 p+확산으로 구현된다. 서로 엇갈린 형태는 직렬 저항을 감소시키는데 사용되고, 또한 버랙터의 양호도를 향상시킨다.
상기 차동쌍(620)은 게이트 단자가 각각 교차해서 결합된 PMOS 트랜지스터들(M1, M2)로 구성되고, LC 공진기(610)의 부저항(negative resistance)으로 동작한다. NMOS 트랜지스터 대신 사용되는 PMOS 트랜지스터는 불안정한 노이즈와 열에 의한 노이즈가 NMOS보다 적어 전압 제어 발진기 코어에 사용된다. 또한, PMOS는 N-웰에 내장되어 있어서, NMOS보다 기판 노이즈를 적게 갖는다.
상기 전압 제어 발진기(150)의 완전 차동 회로 구성은 더 많은 전력 공급을 배제하고, 더욱이, 일단(single-ended)으로 설계된 것보다 일반적인 모드 노이즈를 더욱 방지한다. 두 개의 버퍼들(160, 640)은 다음 단으로부터 전압 제어 발진기(150)의 출력과 분리되어 집적된 결과, 상기 전압 제어 발진기의 풀링(pulling)을 향상시킨다. 상기 AC 결합 필터(630)는 커패시터 C1, C2와, 레지스터 R1, R2를 포함하여, 전압 제어 발진기의 신호와 버퍼들(180, 640) 간에 인터페이스를 수행한다. 전압 제어 발진기의 RF 출력에 대하여 로딩 효과(loading effect)를 충분히 최소화하기 위해, 상기 레지스터 R1과 R2의 값은 커야 한다.
7.5 nH의 인덕턴스 범위 내에서, 950 MHz의 주파수 발진을 얻기 위하여 총 커패시턴스는 약 3.7 pF 이어야 한다. 상기 LC 공진기(310)의 커패시턴스는 인덕터와 기판 사이의 기생 커패시턴스와, 상기 트랜지스터들의 드레인 용량, 게이트-드레인 및 게이트-소스 커패시턴스와, 상기 버퍼들의 loading 커패시턴스, 그리고 튜너블(tunable) p+/n-웰 접합 커패시턴스에 의해 형성된다. 넓은 동조 범위를 얻기 위하여, 동조 커패시터의 총 커패시턴스를 가능한 크게 해야 한다.
도 7은 집적된 LC 전압 제어 발진기의 제어 전압에 따른 주파수 출력의 변화 특성을 도시하고 있다. 3.3V의 전압 공급과 0.4V에서 3.0V의 제어 전압에 있어서, 동조 범위는 865 MHz에서 1006 MHz이다. 전압비에 대한 버랙터 다이오드 커패시턴스가 비선형이기 때문에, 전압 제어 발진기의 감도는 낮은 주파수에서 높다(버랙터 다이오드 양단의 역방향 바이어스 전압보다 작다).
도 8은 6MHz의 루프 대역폭에서 위상 노이즈 분석기(Phase Noise Analyzer) RDL을 사용한 단측파대 위상 노이즈 측정 결과를 도시하고 있다.
도 8을 참조하면, 주어진 캐리어 주파수 f0= 14MHz (70+1/64)에서 주파수 세팅 입력 k는 1로 프로그램되어, 980.219 MHz의 캐리어 주파수를 갖는다. 측정된 위상 노이즈는 200 KHz 오프셋에서 -110dBc/Hz 이고, 600 KHz 오프셋에서 -118 dBc/Hz 이다.
이 실시예에 의하면, 측정된 측파대 스프리어스는 20 KHz의 대역폭에서 -73.5 dBc보다 작다. 상기 스프리어스의 메인 전원은 버랙터 다이오드의 누설 전류와, 챠징 펌프의 전원 공급단과 입력단 사이의 부정합, 그리고 챠징 펌프의 스위칭 부정합이다. 또한, 상기 스프리어스 레벨은 PLL의 대역폭에 의존한다.
기준 스프리어스의 레벨이 합성 회로의 성능에 더 많은 관계가 있지만, 상기 스프리어스의 레벨은 기판에서 누설 신호 커플링에 의해 낮춰질 수 있다. 측정 결과에 따르면, 상기 기준 측파대 스프리어스는 기판 커플링에 의해 제한된다. 이는 상기 루프 대역폭이 40 KHz 미만일 때, 루프 대역폭의 축소에 의해 상기 스프리어스가 감소될 수 없음을 의미한다. 그 결과, 기판을 통한 신호 커플링 감소는 낮은 측파대 스프리어스를 얻는데 있어서 중요하다. 표 1은 이 실시예의 측정 결과를 요약해 나타낸 것이다.
[표 1]
항 목 측정 결과
200 KHz 에서의 위상 노이즈주파수 범위기준 스프리어스프랙셔날 스프리어스2 차 고조파Vdd = 3.3V에서 전력 소모 -100 dBc/Hz865 - 1005 MHz-73.5 dBc 이하-66 dBc 이하-24 dBc총 43 mW
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 무선 통신용 CMOS 프랙셔날-N 주파수 합성기는 양자화기(quantizer)에서 발생하는 에러를 고도의 차동 동작을 수행해서, 낮은 주파수에서 양자화에 따른 노이즈를 더욱 감쇠시킨다. 또한, 출력 주파수를 보다 빠르게 변화시킬 수 있고, 출력 신호의 스프리어스를 감소시킬 수 있다. 더욱이, 저전력으로 동작되며, 간소화된 회로 구성을 갖는다.

Claims (9)

  1. 외부로부터 제공되는 주어진 분주율에 의해 기준 주파수 데이터 신호를 분주하기 위한 제 1 수단과;
    주파수 제어 전압 신호에 응답하여 가변 주파수의 출력 신호를 발생하기 위한 제 2 수단과;
    스케일링 제어 데이터 신호에 응답하여 복수개의 모듈러스들 중 하나를 선택하고, 상기 선택된 모듈러스에 따라 상기 제 2 수단의 출력 신호를 스케일링 다운하기 위한 제 3 수단과;
    외부로부터 제공되는 주파수 세팅 데이터 신호에 응답하여 스케일링 제어 데이터 신호를 발생하기 위한 제 4 수단과;
    상기 제 1 수단의 출력 신호와 상기 제 3 수단의 출력 신호 사이의 위상 차를 검출하여 위상 에러 신호를 발생하는 제 5 수단과;
    상기 위상 에러 신호를 필터링하여 상기 주파수 제어 전압 신호를 상기 제 2 수단으로 공급하는 제 6 수단을 포함하는 주파수 합성기.
  2. 제 1 항에 있어서,
    상기 제 5 수단은 챠지 제어 신호, 디스챠지 제어 신호를 발생하기 위한 위상 주파수 검출기와;
    상기 위상 에러 신호를 발생하는 챠지 펌프를 포함하는 주파수 합성기.
  3. 제 1 항에 있어서,
    상기 제 3 수단은 상기 스케일링 제어 신호에 응답하여 동작하는 제어 회로와;
    상기 제어 회로로부터 입력되는 모드 제어 신호에 응답하여, 두 개의 모듈러스 중 하나 또는 둘로 상기 제 2 수단의 출력 신호를 스케일링 다운하기 위한 듀얼 모듈러스 프리스케일러와;
    상기 듀얼 프리스케일러의 출력 신호를 확장하여 상기 제어 회로의 내부를 제어하는 복수 개의 출력 신호들을 발생하는 확장기와; 그리고
    상기 확장기의 출력 신호들 중 하나를 선택하여 상기 제 5 수단으로 공급하는 멀티플렉서를 포함하는 주파수 합성기.
  4. 제 3 항에 있어서,
    상기 듀얼 모듈러스 프리스케일러는 그것의 전단에 배열된 낸드 게이트를 내장한 적어도 하나 이상의 디-플립플롭을 포함하는 주파수 합성기.
  5. 제 1 항에 있어서,
    상기 제 4 수단은 3 차 시그마-델타 변조기를 포함하는 주파수 합성기.
  6. 제 5 항에 있어서,
    상기 시그마-델타 변조기의 분주율인 정수 N은 70 또는 71로 설정되는 주파수 합성기.
  7. 제 6 항에 있어서,
    상기 시그마-델타 변조기의 분주율은 N-6 부터 N+76으로 설정되는 주파수 합성기.
  8. 제 1 항에 있어서,
    상기 제 2 수단은 버랙터 다이오드들과 인덕터들을 구비하는 공진기와, 차동쌍 트랜지스터들 및 AC 커플링 필터를 포함하는 주파수 합성기.
  9. 제 8 항에 있어서,
    상기 인덕터들은 온 칩의 나선형 인덕터들인 주파수 합성기.
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