KR101488177B1 - 분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치 - Google Patents

분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치 Download PDF

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Abstract

분수 분주형 위상 고정 루프가 제공된다. 상기 분수 분주형 위상 고정 루프는 위상 고정 루프 회로, 및 상기 위상 고정 루프 회로를 제어하는 디지털 변조기 회로를 포함하되, 상기 위상 고정 루프 회로는, 기준 클록과 피드백 신호의 위상 차이에 대응되는 위상차 신호를 생성하는 위상 주파수 검출기와, 상기 위상차 신호에 대응되는 주파수를 갖는 출력 클록을 생성하는 전압 제어 발진기와, 상기 출력 클록을 분주하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 위상 주파수 검출기에 제공하는 분주기와, 상기 분주기를 제어하는 제어 신호를 수신하고, 상기 제어 신호를 재동기화하여 상기 분주기에 제공하는 제1 재동기화 로직을 포함하고, 상기 디지털 변조기 회로는, 상기 제어 신호를 생성하는 디지털 변조기와, 상기 제어 신호를 수신하고, 상기 제어 신호를 재동기화하여 상기 제1 재동기화 로직에 제공하는 제2 재동기화 로직을 포함한다.

Description

분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치{Fractional N phase locked loop, system on chip and electronical device including the same}
본 발명은 분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치에 관한 것이다.
위상 고정 루프(Phase Locked Loop; PLL)는 입력 신호와 동일한 주파수의 출력 신호를 생성하는 회로이다. 위상 고정 루프는 입력 신호의 주파수와 출력 신호의 주파수 차이를 자동으로 보상할 수 있다. 위상 고정 루프를 이용하여 고정된 주파수의 신호를 발진할 수 있다. 분주기를 포함하는 위상 고정 루프는 입력 신호의 주파수를 1/n배로 분주하여 출력 신호를 생성할 수 있다. 특히, 분수 분주형 위상 고정 루프(Fractional N PLL)는 입력 신호의 주파수와 출력 신호의 주파수가 분수 분주비를 갖도록 하는 합성기(synthesizer)의 기능을 수행할 수 있다.
본 발명이 해결하려는 과제는 아날로그 블록과 디지털 블록 사이 인터페이스에서 타이밍 마진을 충분히 확보할 수 있는 분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 분수 분주형 위상 고정 루프의 일 태양(aspect)은 위상 고정 루프 회로, 및 상기 위상 고정 루프 회로를 제어하는 디지털 변조기 회로를 포함하되, 상기 위상 고정 루프 회로는, 기준 클록과 피드백 신호의 위상 차이에 대응되는 위상차 신호를 생성하는 위상 주파수 검출기와, 상기 위상차 신호에 대응되는 주파수를 갖는 출력 클록을 생성하는 전압 제어 발진기와, 상기 출력 클록을 분주하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 위상 주파수 검출기에 제공하는 분주기와, 상기 분주기를 제어하는 제어 신호를 수신하고, 상기 제어 신호를 재동기화하여 상기 분주기에 제공하는 제1 재동기화 로직을 포함하고, 상기 디지털 변조기 회로는, 상기 제어 신호를 생성하는 디지털 변조기와, 상기 제어 신호를 수신하고, 상기 제어 신호를 재동기화하여 상기 제1 재동기화 로직에 제공하는 제2 재동기화 로직을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 재동기화 로직은 상기 분주기로부터 상기 피드백 신호를 수신하고, 상기 피드백 신호를 클록으로 사용하여 상기 제어 신호를 재동기화할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 재동기화 로직은 상기 분주기로부터 클록을 수신하고, 상기 클록에 따라 상기 제어 신호를 재동기화하고, 상기 클록은 상기 피드백 신호로부터 딜레이된 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 재동기화 로직 및 상기 제2 재동기화 로직은 D 플립플롭일 수 있다.
상기 과제를 해결하기 위한 본 발명의 분수 분주형 위상 고정 루프의 다른 태양은 위상 고정 루프 회로, 및 상기 위상 고정 루프 회로를 제어하는 디지털 변조기 회로를 포함하되, 상기 위상 고정 루프 회로는, 기준 클록과 피드백 신호의 위상 차이에 대응되는 위상차 신호를 생성하는 위상 주파수 검출기와, 상기 위상차 신호에 대응되는 주파수를 갖는 출력 클록을 생성하는 전압 제어 발진기와, 상기 출력 클록을 분주하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 위상 주파수 검출기에 제공하는 분주기를 포함하고, 상기 디지털 디지털 변조기 회로는, 상기 분주기를 제어하는 제어 신호를 생성하는 디지털 변조기를 포함하고, 상기 제어 신호는 복수 회의 재동기화를 거쳐 상기 분주기에 제공된다.
본 발명의 몇몇 실시예에서, 상기 복수 회의 재동기화는 상기 분주기로부터 제1 클록을 수신하는 제1 재동기화 로직과, 상기 분주기로부터 제2 클록을 수신하는 제2 재동기화 로직에 의해 수행되고, 상기 제1 클록은 상기 피드백 신호이고, 상기 제2 클록은 상기 피드백 신호로부터 딜레이된 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수 회의 재동기화는 상기 위상 고정 루프 회로에 배치되는 제1 재동기화 로직과, 상기 디지털 디지털 변조기 회로에 배치되는 제2 재동기화 로직에 의해 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 재동기화 로직 및 상기 제2 재동기화 로직 각각은 D 플립플롭일 수 있다.
상기 과제를 해결하기 위한 본 발명의 시스템 온 칩의 일 태양은 기준 클록을 생성하는 발진기, 상기 기준 클록을 수신하고, 출력 클록을 생성하는 분수 분주형 위상 고정 루프, 및 상기 출력 클록을 수신하여 신호를 처리하는 적어도 하나의 로직을 포함하되, 상기 분수 분주형 위상 고정 루프는, 위상 고정 루프 회로와, 상기 위상 고정 루프 회로를 제어하는 디지털 변조기 회로를 포함하고, 상기 위상 고정 루프 회로는, 상기 기준 클록과 피드백 신호의 위상 차이에 대응되는 위상차 신호를 생성하는 위상 주파수 검출기와, 상기 위상차 신호에 대응되는 주파수를 갖는 상기 출력 클록을 생성하는 전압 제어 발진기와, 상기 출력 클록을 분주하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 위상 주파수 검출기에 제공하는 분주기를 포함하고, 상기 디지털 디지털 변조기 회로는, 상기 분주기를 제어하는 제어 신호를 생성하는 디지털 변조기를 포함하고, 상기 제어 신호는 복수 회의 재동기화를 거쳐 상기 분주기에 제공된다.
상기 과제를 해결하기 위한 본 발명의 전자 장치의 일 태양은 제1 주파수 대역의 신호를 처리하는 베이스밴드 IC, 제2 주파수 대역의 신호를 처리하는 RF IC, 및 상기 베이스 밴드 IC와 상기 RF IC 사이를 인터페이싱하는 DigRF 인터페이스를 포함하되, 상기 DigRF 인터페이스는 분수 분주형 위상 고정 루프를 포함하고, 상기 분수 분주형 위상 고정 루프는, 위상 고정 루프 회로와, 상기 위상 고정 루프 회로를 제어하는 디지털 변조기 회로를 포함하고, 상기 위상 고정 루프 회로는, 상기 기준 클록과 피드백 신호의 위상 차이에 대응되는 위상차 신호를 생성하는 위상 주파수 검출기와, 상기 위상차 신호에 대응되는 주파수를 갖는 상기 출력 클록을 생성하는 전압 제어 발진기와, 상기 출력 클록을 분주하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 위상 주파수 검출기에 제공하는 분주기를 포함하고, 상기 디지털 디지털 변조기 회로는, 상기 분주기를 제어하는 제어 신호를 생성하는 디지털 변조기를 포함하고, 상기 제어 신호는 복수 회의 재동기화를 거쳐 상기 분주기에 제공된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치에 의하면, 아날로그 블록의 위상 고정 루프 회로에 제2 재동기화 로직이 배치되고, 디지털 블록의 디지털 변조기 회로에 제1 재동기화 로직이 배치되어, 디지털 변조기 회로로부터 생성된 제어 신호는 복수 회의 재동기화를 거쳐 위상 고정 루프 회로에 제공될 수 있다.
이에 따라, 아날로그 블록과 디지털 블록 사이 인터페이스에서 타이밍 마진을 충분히 확보할 수 있어, 분수 분주형 위상 고정 루프의 오동작 가능성을 감소시키고, 신뢰도 높은 회로 동작을 보장할 수 있다. 또한, 아날로그 블록과 디지털 블록 각각에 재동기화 로직이 배치되므로, 제어 신호의 재동기화 여부도 보다 쉽게 검증할 수 있다.
도 1은 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 설명하기 위한 블록도이다.
도 2는 도 1의 위상 고정 루프 회로를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 1의 디지털 변조기 회로를 세부적으로 설명하기 위한 블록도이다.
도 4는 도 1의 분수 분주형 위상 고정 루프의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 포함하는 시스템 온 칩을 설명하기 위한 블록도이다.
도 6은 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 포함하는 전자 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프(100)는 위상 고정 루프 회로(110)와 디지털 변조기 회로(120)를 포함한다.
위상 고정 루프 회로(110)는 기준 클록(RCK)을 수신하여 출력 클록(OCK)을 생성할 수 있다. 출력 클록(OCK)의 주파수는 기준 클록(RCK)의 주파수보다 작을 수 있다. 구체적으로, 출력 클록(OCK)의 주파수와 기준 클록(RCK)의 주파수는 분수 분주비를 이룰 수 있다. 이러한 위상 고정 루프 회로(110)는 풀 커스텀(full custom)으로 설계될 수 있다.
디지털 변조기 회로(120)는 위상 고정 루프 회로(110)를 제어할 수 있다. 디지털 변조기 회로(120)는 위상 고정 루프 회로(110)를 제어하는 제어 신호를 생성하고, 제어 신호를 위상 고정 루프 회로(110)에 제공할 수 있다. 제어 신호는 목표 주파수에 대응될 수 있다. 이러한 디지털 변조기 회로(120)는 HDL(Hardware Description Language)을 이용하여 자동 합성될 수 있다.
위상 고정 루프 회로(110)는 아날로그 블록으로 구성되고, 디지털 변조기 회로(120)는 디지털 블록으로 구성될 수 있다. 이러한 혼합 신호 시스템 온 칩(mixed-signal system on chip)에서, 아날로그 블록과 디지털 블록은 일정 거리를 갖고 물리적으로 분리될 수 있다. 여기서, 아날로그 블록과 디지털 블록 사이의 거리는 최종 설계 단계에서 명확해질 수 있다. 아날로그 블록과 디지털 블록 사이의 거리가 너무 큰 경우, 신호 지연에 따라 분수 분주형 위상 고정 루프 회로(100)가 오동작할 수 있다. 따라서, 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이에서, 타이밍 마진(timing margin)을 충분히 확보할 수 있는 인터페이스를 설계하는 것이 요구된다.
본 발명의 일 실시예에서는, 복수의 재동기화 로직(116, 124)이 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이에 연결될 수 있다. 구체적으로, 아날로그 블록의 위상 고정 루프 회로(110)에는 제2 재동기화 로직(116)이 배치되고, 디지털 블록의 디지털 변조기 회로(120)에는 제1 재동기화 로직(124)이 배치될 수 있다. 디지털 변조기 회로(120)로부터 생성된 제어 신호는 복수 회의 재동기화를 거쳐 위상 고정 루프 회로(110)에 제공될 수 있다. 이에 따라, 디지털 변조기 회로(120)로부터 생성된 제어 신호는 적절한 타이밍을 유지하여 위상 고정 루프 회로(110)에 전달될 수 있다.
도 2는 도 1의 위상 고정 루프 회로를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 위상 고정 루프 회로(110)는 위상 주파수 검출기(111, Phase Frequency Detector; PFD), 차지 펌프(112, Charge Pump), 루프 필터(113, Loop Filter), 전압 제어 발진기(114, Voltage Controlled Oscillator; VCO), 분주기(115, divider) 및 제2 재동기화 로직(116)을 포함한다.
위상 주파수 검출기(111)는 기준 클록(RCK)과 피드백 신호(FCK)를 수신할 수 있다. 위상 주파수 검출기(111)는 기준 클록(RCK)의 주파수와 피드백 신호(FCK)의 위상을 검출할 수 있다. 위상 주파수 검출기(111)는 기준 클록(RCK)과 피드백 신호의(FCK) 위상을 비교하여, 기준 클록(RCK)과 피드백 신호(FCK)의 위상 차이를 검출할 수 있다. 위상 주파수 검출기(111)는 상기 위상 차이에 대응되는 위상차 신호를 생성할 수 있다. 구체적으로, 위상차 신호의 펄스폭은 상기 위상 차이에 비례할 수 있다.
위상 주파수 검출기(111)는 복수의 출력 단자를 구비할 수 있다. 복수의 출력 단자는 업(up) 단자와 다운(dowm) 단자를 포함할 수 있다. 위상 주파수 검출기(111)는 업 단자와 다운 단자를 사용하여 상기 위상 차이를 구분할 수 있다. 이러한 위상 주파수 검출기(111)는 디지털 블록으로 구성될 수 있다.
위상 주파수 검출기(111)에는 듀얼 모드 위상 주파수 검출기가 사용될 수 있으나, 이에 한정되는 것은 아니다. 위상 주파수 검출기(111)는 제1 주파수 모드 또는 제2 주파수 모드에서 동작할 수 있다. 예를 들어, 제1 주파수는 52MHz이고, 제2 주파수는 26MHz일 수 있으나, 이에 한정되는 것은 아니다.
차지 펌프(112)는 위상 주파수 검출기(111)로부터 위상차 신호를 수신할 수 있다. 차지 펌프(112)는 위상차 신호의 펄스폭에 대응되는 제어 전압을 생성할 수 있다. 구체적으로, 제어 전압의 전하량은 위상차 신호의 펄스폭에 비례할 수 있다. 예를 들어, 차지 펌프(112)에는 전류 스티어링(current steering) 모드형 차지 펌프가 사용될 수 있으나, 이에 한정되는 것은 아니다.
루프 필터(113)는 차지 펌프(112)로부터 제어 전압을 수신할 수 있다. 루프 필터(113)는 제어 전압을 축적 및 방출할 수 있다. 루프 필터(113)는 제어 전압을 필터링하여 스무스(smooth)하게 처리할 수 있다. 예를 들어, 루프 필터(113)에는 로우 패스 필터(Low Pass Filter; LPF)가 사용될 수 있으나, 이에 한정되는 것은 아니다.
전압 제어 발진기(114)는 루프 필터(113)로부터 필터링된 제어 전압을 수신할 수 있다. 전압 제어 발진기(114)는 제어 전압에 대응되는 주파수를 갖는 출력 클록(OCK)을 생성할 수 있다. 예를 들어, 전압 제어 발진기(114)는 다상(multi phase) 전압 제어 발진기일 수 있으나, 이에 한정되는 것은 아니다. 이러한 전압 제어 발진기(114)는 아날로그 블록으로 구성될 수 있다.
분주기(115)는 위상 주파수 검출기(111)와 전압 제어 발진기(114) 사이의 피드백 경로에 배치될 수 있다. 분주기(115)는 전압 제어 발진기(114)로부터 출력 클록(OCK)을 수신하고, 출력 클록(OCK)을 분주하여 피드백 신호(FCK)를 생성할 수 있다. 구체적으로, 분주기(115)는 제어 신호에 따라 출력 클록(OCK)을 분수(fractional) 분주할 수 있다. 분주기(115)는 피드백 신호(FCK)를 위상 주파수 검출기(111)에 제공할 수 있다. 예를 들어, 분주기(115)에는 디지털 카운터가 사용될 수 있으나, 이에 한정되는 것은 아니다. 전압 제어 발진기(114)로부터 수신된 출력 클록(OCK)은 디지털 카운터(115)의 클록으로 사용될 수 있다. 예를 들어, 디지털 카운터(115)는 3 비트 디지털 카운터일 수 있으나, 이에 한정되는 것은 아니다.
분주기(115)는 디지털 변조기 회로(120)로부터 생성된 제어 신호(CSD2)를 수신할 수 있다. 제어 신호(CSD2)는 제2 재동기화 로직(116)을 거쳐 분주기(115)에 제공될 수 있다. 분주기(115)는 딜레이 신호(DCK)를 디지털 변조기 회로(120)에 제공할 수 있다. 예를 들어, 딜레이 신호(DCK)는 피드백 신호(FCK)로부터 3*Tvco 딜레이된 신호일 수 있다. 여기서, Tvco는 전압 제어 발진기(114)의 주기 시간(cycle time)일 수 있다.
제2 재동기화 로직(116)은 디지털 변조기 회로(120)로부터 제어 신호(CSD1)를 수신할 수 있다. 제2 재동기화 로직(116)은 제어 신호(CSD1)을 클록에 따라 재동기화(retiming or resynchronization)하여 타이밍 마진을 확보할 수 있다. 제2 재동기화 로직(116)은 재동기화된 제어 신호(CSD2)를 분주기(115)에 제공할 수 있다. 예를 들어, 제2 재동기화 로직(116)으로 D 플립플롭(flipflop)이 사용될 수 있으나, 이에 한정되는 것은 아니다. D 플립플롭(116)은 분주기(115)로부터 피드백 신호(FCK)를 수신할 수 있다. 분주기(115)로부터 수신된 피드백 신호(FCK)는 D 플립플롭(116)의 클록으로 사용될 수 있다. 분주기(115)로부터 수신된 피드백 신호(FCK)로부터 반전된 신호가 D 플립플롭(116)의 클록으로 사용될 수 있다.
도 2에서 도면 부호 tc는 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이의 라우팅 딜레이(routing delay)를 나타낼 수 있다. 그리고, 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이의 라운드-트립(round-trip) 딜레이는 2*tc로 나타낼 수 있다.
도 2에는 명확하게 도시하지 않았으나, 위상 고정 루프 회로(110)는 출력 클록(OCK)을 조건에 따라 재분주하기 위한 디바이더를 더 포함할 수도 있다.
도 3은 도 1의 디지털 변조기 회로를 세부적으로 설명하기 위한 블록도이다.
도 3을 참조하면, 디지털 변조기 회로(120)는 부호 확장 블록(121, sign extension), 디지털 변조기(122), 가산기(123, adder) 및 제1 재동기화 로직(124)을 포함한다.
디지털 변조기(122)는 제어 워드(F)를 수신할 수 있다. 구체적으로, 부호 확장 블록(121)에 의해 부호 확장된 제어 워드(F)를 수신할 수 있다. 제어 워드(F)는 복수의 비트로 구성될 수 있다. 예를 들어, 제어 워드(F)는 20 비트일 수 있으나, 이에 한정되는 것은 아니다. 디지털 변조기(122)는 2의 보수(2’s complement) 형태의 제어 워드(F)를 수신할 수 있다. 제어 워드(F)는 목표 주파수의 분수(fractional) 부분을 정의할 수 있다.
예를 들어, 디지털 변조기(122)에는 델타 시그마 변조기(Delta Sigma Modulator; DSM)가 사용될 수 있으나, 이에 한정되는 것은 아니다. 델타 시그마 변조기(122)는 시그마 델타 변조기로 불리워질 수도 있다. 델타 시그마 변조기(122)는 3차(3rd order) 델타 시그마 변조기일 수 있다. 델타 시그마 변조기(122)는 제어 워드(F)에 따라 -1 내지 +1 범위의 값을 출력할 수 있다. 예를 들어, 출력 값은 “-1, 0, +1” 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 구체적으로, 델타 시그마 변조기(122)는 제어 워드(F)에 따라, 언더플로우(underflow) 조건은 “-1”을 출력하고, 오버플로우(overflow) 조건은 “+1”을 출력하고, 정상(normal) 조건은 “0”을 출력할 수 있다. 델타 시그마 변조기(122)는 분주기(115)로부터 딜레이 신호(DCK)를 수신할 수 있다. 분주기(115)로부터 수신된 딜레이 신호(DCK)는 델타 시그마 변조기(122)의 샘플링 클록으로 사용될 수 있다.
부호 확장 블록(121)은 선형 피드백 시프트 레지스터(Linear Feedback Shift Register; LFSR)를 포함하여 제어 워드(F)를 부호 확장할 수 있다.
가산기(123)는 디지털 변조기(122)의 출력 값에 디지털 값(N)을 가산할 수 있다. 디지털 값(N)은 복수의 비트로 구성될 수 있다. 디지털 값(N)은 목표 주파수의 정수(integer) 부분을 정의할 수 있다. 예를 들어, 디지털 값(N)은 6일 수 있으나, 이에 한정되는 것은 아니다. 디지털 값(N)은 레지스터(미도시)에 사전 저장될 수 있다. 가산기(123)는 디지털 변조기(122)의 출력 값에 디지털 값을 가산한 “N+(-1, 0, +1)”, 즉 제어 신호(CS)를 제2 재동기화 로직(124)에 제공할 수 있다. 제어 신호(CS)는 3 비트로 구성될 수 있다.
제1 재동기화 로직(124)은 제어 신호(CS)를 가산기(123)으로부터 수신할 수 있다. 제1 재동기화 로직(124)은 제어 신호(CS)을 클록에 따라 재동기화(retiming or resynchronization)하여 타이밍 마진을 확보할 수 있다. 제1 재동기화 로직(124)은 재동기화된 제어 신호(CSD1)을 위상 고정 루프 회로(110)에 제공할 수 있다. 예를 들어, 제1 재동기화 로직(124)으로 D 플립플롭이 사용될 수 있으나, 이에 한정되는 것은 아니다. D 플립플롭(124)은 분주기(115)로부터 딜레이 신호(DCK)를 수신할 수 있다. 분주기(115)로부터 수신된 딜레이 신호(DCK)는 D 플립플롭(124)의 클록으로 사용될 수 있다.
도 4는 도 1의 분수 분주형 위상 고정 루프의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 디지털 카운터(115)가 5, 3, 7의 순서로 카운팅하는 것을 예로 들어 설명하기로 한다. 재동기화된 제어 신호(CSD1, CSD2)들은 각각 3비트를 포함할 수 있으나, 설명의 편의를 위하여, 3비트 중 어느 하나의 비트만을 예시하여 설명하기로 한다.
먼저, 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이에 하나의 D 플립플롭(124)만이 배치되어 재동기화 하는 경우를 가정하자. 매 카운팅에서 피드백 신호(FCK)가 제1 레벨(예를 들어, 하이)인 때에 새로운 제어 신호가 디지털 카운터(115)에 로드될 수 있다. 따라서, 리로드 신호(reload)가 하이인 동안에, 제어 신호(CSD1)가 안정화되어야 분수 분주형 위상 고정 루프(100)가 정상적으로 동작할 수 있다.
제어 신호(CSD1)는 딜레이 신호(DCK)의 상승 에지(rising edge)로부터 2*tc+tdff1 딜레이된 후에 변화한다. 여기서, 2*tc는 상술한 바와 같이 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이의 라운드-트립 딜레이이다. 그리고, tdff1은 D 플립플롭(124)의 CK-to-Q 딜레이이다. 따라서, 디지털 카운터의 값이 5인 경우, 딜레이 2*tc+tdff1는 2*Tvco만큼 허용될 수 있다. 여기서, Tvco는 상술한 바와 같이 전압 제어 발진기(114)의 주기 시간이다. 이와 동일하게, 디지털 카운터의 값이 6, 7인 경우, 딜레이 2*tc+tdff1는 각각 3*Tvco, 4*Tvco만큼 허용될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프(100)와 같이, 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이에 복수의 D 플립플롭(116, 124)이 배치되어 재동기화 하는 경우를 가정하자.
제어 신호(CSD2)는 피드백 신호(FCK)의 하강 에지(falling edge)로부터 tdff2 딜레이된 후에 변화한다. 여기서, tdff2는 D 플립플롭(116)의 CK-to-Q 딜레이이다. 따라서, 디지털 카운(115)터의 값이 5, 6, 7인 경우, 딜레이 2*tc+tdff1는 각각 3*Tvco, 4*Tvco, 5*Tvco만큼 증가할 수 있다.
이에 따라, 위상 고정 루프 회로(110)와 디지털 변조기 회로(120) 사이 인터페이스에서 타이밍 마진을 충분히 확보할 수 있어, 분수 분주형 위상 고정 루프(110)의 오동작 가능성을 감소시키고, 신뢰도 높은 회로 동작을 보장할 수 있다. 또한, 아날로그 블록과 디지털 블록 각각에 재동기화 로직(116, 124)이 배치되므로, 제어 신호의 재동기화 여부도 보다 쉽게 검증할 수 있다.
도 5는 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 포함하는 시스템 온 칩을 설명하기 위한 블록도이다.
도 5를 참조하면, 시스템 온 칩(200)은 발진기(210, Oscillator), 분수 분주형 위상 고정 루프(220, Fractional PLL) 및 로직(230, Logic)을 포함한다.
발진기(210)는 기준 클록(RCK)을 생성할 수 있다. 예를 들어, 발진기(210)에는 수정 발진기(crystal oscillator)가 사용될 수 있으나, 이에 한정되는 것은 아니다.
분수 분주형 위상 고정 루프(220)는 발진기(210)로부터 기준 클록(RCK)을 수신하고, 출력 클록(OCK)을 생성할 수 있다. 예를 들어, 출력 클록(OCK)의 주파수와 기준 클록(RCK)의 주파수는 분수 분주비를 이룰 수 있다. 분수 분주형 위상 고정 루프(220)는 도 1 내지 도 4를 참조하여 설명한 분수 분주형 위상 고정 루프(100)와 실질적으로 동일하게 구성될 수 있다.
로직(230)은 분수 분주형 위상 고정 루프(220)로부터 출력 클록(OCK)을 수신할 수 있다. 로직(230)은 출력 클록(OCK)을 이용하여 각종 신호를 처리할 수 있다.
도 5에서는 명확하게 도시하지 않았으나, 시스템 온 칩(200)은 잘 알려진 다른 구성요소들을 더 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 포함하는 전자 장치를 설명하기 위한 블록도이다.
도 6을 참조하면, 전자 장치(300)는 베이스밴드 IC(310, Baseband IC) 및 RF IC(320, Radio Frequency IC)를 포함한다.
베이스밴드 IC(310)는 제1 주파수(예를 들어, 저주파) 대역의 신호를 처리할 수 있다. 베이스밴드 IC(310)는 모뎀 IC라고 불리워질 수도 있다. RF IC(320)는 제2 주파수(예를 들어, 고주파) 대역의 신호를 처리할 수 있다.
DigRF 인터페이스(330)는 베이스밴드 IC(310)과 RF IC(320) 사이를 인터페이싱할 수 있다. DigRF 인터페이스(330)는 인터페이싱을 수행하기 위한 DigRF 코어를 포함할 수 있다. 도 1 내지 도 4를 참조하여 설명한 분수 분주형 위상 고정 루프(100)는 DigRF 코어의 내부 구성요소로 제공될 수 있다.
도 6에서는 DigRF 인터페이스(330)를 별개의 구성요소로 도시하였으나, DigRF 인터페이스(330)는 베이스밴드 IC(310)와 RF IC(320) 각각의 내부 구성요소로 제공될 수도 있다.
이외에 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프(100)는 다양한 통신 시스템, 마이크로 프로세서, 디지털 시스템 등의 일부 구성요소로 제공될 수 있다.
도 7은 본 발명의 일 실시예에 따른 분수 분주형 위상 고정 루프를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(400)은 중앙 처리 장치(410, CPU), 인터페이스 장치(420, INTERFACE), 입출력 장치(430, I/O), 메모리 장치(440, MEM) 및 전원 공급 장치(450, POWER SUPPLY)를 포함한다.
중앙 처리 장치(410), 인터페이스 장치(420), 입출력 장치(430), 메모리 장치(440), 전원 공급 장치(450)는 버스(460)를 통하여 서로 결합될 수 있다. 버스(460)는 데이터들이 이동되는 통로에 해당한다.
중앙 처리 장치(410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함하여 데이터를 처리할 수 있다. 예를 들어, 중앙 처리 장치(410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 중앙 처리 장치(410)는 내부에 각종 하드웨어 디바이스(예를 들어, IP 코어)들을 더 포함할 수 있다. 중앙 처리 장치(410)는 내부 또는 외부에 위치한 캐시 메모리(cache memory)를 더 포함할 수도 있다.
인터페이스 장치(420)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 인터페이스 장치(420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다.
입출력 장치(430)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
메모리 장치(440)은 중앙 처리 장치(410)에 의해 처리되는 데이터를 저장하거나, 중앙 처리 장치(410)의 동작 메모리(Working Memory)로서 구동될 수 있다. 예를 들어, 메모리 장치(440)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM), LPDDR SDRAM(Low Power DDR SDRAM), LPSDR SDRAM(Low Power SDR SDRAM), Direct RDRAM(Rambus DRAM) 등과 같은 DRAM이거나, 임의의 휘발성 메모리 장치일 수 있다.
전원 공급 장치(450)는 외부에서 입력된 전원을 변환하여, 각 구성 요소(410~440)에 제공할 수 있다.
도 7에는 명확하게 도시하지 않았으나, 컴퓨팅 시스템(400)은 부트 이미지를 저장하는 비휘발성 메모리 장치를 더 포함할 수도 있다. 예를 들어, 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash Memory), PRAM(Phase Change RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등의 다양한 비휘발성 메모리 장치일 수 있다.
도 1 내지 도 4를 참조하여 설명한 분수 분주형 위상 고정 루프(100)는 중앙 처리 장치(410), 인터페이스 장치(420) 또는 메모리 장치(440)의 일부 구성요소로 제공될 수 있다.
실시예에 따라, 컴퓨팅 시스템(400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 연결되며, 그 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 분수 분주형 위상 고정 루프
110: 위상 고정 루프 회로
111: 위상 주파수 검출기
112: 차지 펌프
113: 루프 필터
114: 전압 제어 발진기
115: 분주기
116: 제2 재동기화 로직
120: 디지털 변조기 회로
121: 부호 확장 블록
122: 디지털 변조기
123: 가산기
124: 제1 재동기화 로직

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 위상 고정 루프 회로; 및
    상기 위상 고정 루프 회로를 제어하는 디지털 변조기 회로를 포함하되,
    상기 위상 고정 루프 회로는,
    기준 클록과 피드백 신호의 위상 차이에 대응되는 위상 차이에 대응되는 위상차 신호를 생성하는 위상 주파수 검출기;
    상기 위상차 신호에 대응되는 주파수를 갖는 출력 클록을 생성하는 전압제어 발진기; 및
    상기 출력 클록을 분주하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 위상 주파수 검출기에 제공하고, 상기 출력 클록을 분주하여 딜레이 신호를 생성하여 상기 딜레이 신호를 디지털 변조기 회로에 제공하는 분주기;
    상기 분주기로부터 출력된 상기 피드백 신호를 반전시켜 출력하는 인버터; 및
    상기 인버터에 의해 출력된 신호를 클록으로 수신하고, 상기 클록에 따라 제1 D플립플롭에서 수신한 제어신호를 재동기화하여 상기 분주기에 제공하는 제2 D플립플롭을 포함하고,
    상기 디지털 변조기 회로는,
    상기 분주기로부터 딜레이 신호를 제공받아 상기 분주기를 제어하는 제어 신호를 생성하는 디지털 변조기;
    상기 딜레이 신호를 클록으로 수신하고, 상기 클록에 따라 상기 제어 신호를 재동기화하여 상기 제2 D플립플롭에 제공하는 제1 D플립플롭을 포함하는 타이밍 마진을 넓히는 분수 분주형 위상 고정 루프.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 위상 고정 루프(Phase Locked Loop) 디지털 인터페이스에서 디지털 변조기와 분주기간의 타이밍 마진을 확보하여 PLL의 오동작을 방지하는 방법에 있어서,
    기준 클록을 생성하는 단계;
    상기 기준 클록을 수신하고, 출력 클록을 생성하는 단계;
    상기 출력 클록을 분주하여 피드백 신호를 생성하는 단계;
    상기 피드백 신호로부터 3*Tvco 만큼 딜레이 된 딜레이 신호를 생성하는 단계;
    상기 딜레이 신호를 클록으로 하여 디지털 변조기로부터 수신한 제어신호를 재동기화 하는 제1 재동기화 단계;
    상기 피드백 신호를 인버터에 의해 반전시켜 출력하는 단계;
    상기 인버터에 의해 반전된 피드백 신호를 클록으로 하여 상기 제1 재동기화 단계에 의해 재동기화된 제어신호를 재동기화 하는 제2 재동기화 단계;
    상기 제2 재동기화를 거친 제어신호를 분주기에 제공하는 단계를 포함하는 타이밍 마진을 확보하여 PLL의 오동작을 방지하는 방법.
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