KR100980499B1 - 프로그램 분주기의 지터 제거용 리타이밍부가 구비된위상고정루프 - Google Patents

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Abstract

본 발명은 위상고정루프(PLL : Phase Locked Loop)에 관한 것으로, 보다 상세하게는 전압제어발진기 출력신호의 위상을 분주하는 프로그램 분주기의 출력을 리타이밍(retiming)한 후 위상검출기로 전송하여 비교함으로써 분주기의 출력 지터로 인한 인밴드 노이즈를 제거할 수 있게 한 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프에 관한 것이다.
위상고정루프, 전압제어발진기, 프리스케일러, 프로그램 분주기, 위상검출기, 리타이밍.

Description

프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프{PHASE LOCKED LOOP HAVING RETIMING PART FOR JITTER REMOVING OF PROGRAMABLE FREQUENCY DIVIDER}
본 발명은 위상고정루프(PLL : Phase Locked Loop)에 관한 것으로, 보다 상세하게는 전압제어발진기 출력신호의 위상을 분주하는 프로그램 분주기의 출력을 리타이밍(retiming)한 후 위상검출기로 전송하여 비교함으로써 분주기의 출력 지터로 인한 인밴드 노이즈를 제거할 수 있게 한 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프에 관한 것이다.
일반적으로, 위상고정루프(100)는 입력신호와 출력신호의 위상차를 검출하고 전압제어발진기(VCO : Voltage Controlled Oscillator)를 제어하여 출력신호의 주파수를 일정하게 고정시키는 회로로서, 도 1에 도시된 바와 같이, 안정적인 기준주파수를 공급하는 기준분주기(110)와, 기준주파수와 메인분주기를 통해 분주된 출력주파수의 위상을 비교하여 펄스를 출력하는 위상검출기(120)와, 펄스폭에 비례하여 전하를 공급하는 전하펌프(130)와, 축적된 전하량의 변화에 의해 전압을 가변하는 루프필터(140)와, 가변된 전압에 의해 특정한 주파수를 출력하는 전압제어발진 기(150)와, 기준분주기의 출력과 메인분주기의 출력을 이용하여 주파수를 검출하는 적응주파수조절부(160), 및 상기 전압제어발진기의 출력주파수를 피드백시켜 분주하고 상기 위상검출기로 전달하는 메인분주기(170)를 포함하여 구성된다.
이때, 상기 기준분주기(100)는 외부 온도에 영향을 받지 않으면서 안정적인 기준주파수(fref)를 공급하는 온도보상수정발진기(TCXO : Temperature Compensated X-tal Oscillator)로 구성되며, 상기 위상검출기(PFD : Phase Frequency Detector)(120)는 상기 기준분주기에 의해 분주된 TCXO의 기준주파수와 메인분주기(main divider)를 통해 분주된 출력주파수를 비교하여 그 차이에 해당하는 펄스열을 출력하도록 구성된다.
상기 전하펌프(Charge Pump)(130)는 상기 위상검출기에서 출력되는 펄스폭에 해당하는 전하량만큼 밀거나 당겨서, 루프필터(Loop Filter)(140)에 병렬로 배치된 커패시터에 전하를 축적했다 방출하면서 전하량의 변화를 야기하고 그에 따라 상기 전압제어발진기(150)의 전압을 가변하여 공급하도록 구성된다. 그리고, 상기 전압제어발진기(VCO)(150)는 상기 루프필터에서 가변된 입력전압에 의해 특정 주파수를 출력하도록 구성된다.
상기 적응주파수조절부(AFC : Adaptive Frequency Calibration)(160)는 상기 전압제어발진기(VCO)의 주파수를 조절하는 것으로, 1/R로 분주된(161) 기준분주기의 주파수(fR2)와 1/N로 분주된(162) 메인분주기의 출력주파수(fN2)를 비교하는 주파수 비교기(163)와, 상기 전하펌프의 전압레벨(Vcp)을 감시하는 펌핑전압 감시회 로(165)와, 상기 주파수 비교기에서 비교 검출된 주파수에 의해 소정 비트의 주파수(AFCout)를 상기 전압제어발진기에 제공하고 전압제어발진기를 제어(GW1, GW2)하는 스테이트 머신(164)을 포함하여 구성된다.
상기 메인분주기(Main Divider)(170)는 상기 전압제어발진기의 출력주파수(fout)를 피드백시켜 수신하며 사전에 분주비들을 설정하는 프리스케일러(171)와, 상기 프리스케일러의 분주비를 동적으로 가변시키고 가변된 분주비로 상기 전압제어발진기(150)의 출력주파수(fout)를 분주하는 프로그램 분주기(172)와, 상기 기준분주기에 의해 분주된 기준주파수를 입력으로 받아 분주비의 가변을 위해 상기 프로그램 분주기에 분주데이터를 제공하는 시스마-델타 변조기(SDM : Σ-Δ Modulator)(173)를 포함하여 구성된다.
이러한 종래의 위상고정루프(PLL)에서는 상기 전압제어발진기의 출력신호가 상기 메인분주기에서 피드백(feedback)되어 프로그램 분주기에서 분주된 후, 상기 위상검출기로 전송되어(FMN2) 기준주파수(fref)와의 위상비교가 이루어졌다.
그에 따라, 상기 메인분주기, 특히 프로그램 분주기의 출력에서 발생되는 정적 위상 에러(static phase error) 및 지터(jitter), 또는 시그마-델타 변조기(SDM)의 노이즈로 인하여 전압제어발진기(VCO)의 인밴드 노이즈(Inband noise)가 나빠지게 되는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 프리스케일러 및 프로그램 분주기에서 분주가 완료된 전압제어발진기의 출력주파수를 위상검출기로 전송 전에 리타이밍하여 전송함으로써, 전압제어발진기의 출력단과 프로그램 분주기에서 생성되는 위상 에러와 지터를 제거하여 인밴드 노이즈의 성능을 개선할 수 있는 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프를 제공함에 있다.
상기 기술적 과제를 이루기 위한 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프는, 전압제어발진기의 출력주파수를 기준주파수와 비교하여 출력주파수를 일정하게 고정시키는 위상고정루프(PLL)에 있어서, 상기 전압제어발진기의 출력주파수(FVCO)를 피드백시켜 분주하고, 분주가 완료된 출력주파수를 리타이밍부로 전송하는 메인분주기; 및 상기 메인분주기에서 분주된 출력주파수를 리타이밍하고, 위상 비교를 위해 상기 위상검출기로 전송하는 리타이밍부를 더 포함하는 것을 특징으로 한다.
또한, 상기 메인분주기는, 상기 전압제어발진기의 출력주파수(FVCO)를 피드백시켜 수신하고 동적으로 가변되는 분주비로 분주하는 프리스케일러; 상기 프리스케일러에서 분주된 출력주파수를 분주하여 리타이밍부로 전달하는 프로그램 분주기; 및 상기 기준분주기에 의해 분주된 기준주파수를 입력으로 받아 분주비의 가변을 위해 상기 프로그램 분주기에 분주데이터를 제공하는 시그마-델타 변조기를 포함하는 것을 특징으로 한다.
또한, 상기 프로그램 분주기는, 상기 프리스케일러에서 분주된 출력주파수를 입력받아 프로그램 분주기의 분주비(1/N)로 분주하고, 분주된 출력주파수를 리타이밍부로 전송하는 제1카운터; 상기 프리스케일러에서 분주된 출력주파수를 입력받아 펄스를 카운트하여 상기 프리스케일러의 분주비를 변경하는 제2카운터; 및 상기 제1카운터의 출력과 제2카운터의 출력에 의해 상기 프리스케일러의 분주비를 변경하는 제어신호를 생성하여 상기 프리스케일러로 출력하는 컨트롤러를 포함하는 것을 특징으로 한다.
또한, 상기 리타이밍부는, 상기 제1카운터의 출력이 입력되는 제1플립플롭; 상기 전압제어발진기의 출력주파수(FVCO)를 딜레이 시키는 딜레이 셀; 및 상기 제1플립플롭의 출력이 입력되고 상기 딜레이 셀의 출력이 클럭 신호로 인가되며, 리타이밍된 신호를 상기 위상검출기로 전송하는 제2플립플롭을 포함하는 것을 특징으로 한다.
또한, 상기 제1플립플롭은 상기 프리스케일러의 출력을 클럭 신호로 입력 받고, 상기 제1카운터에서 분주된 프로그램 분주기의 출력을 입력신호로 수신하여 리타이밍한 후 제2플립플롭으로 출력하도록 구성되는 것을 특징으로 한다.
본 발명은 전압제어발진기의 출력주파수를 메인분주기에서 분주한 후 기준주파수와의 위상 비교 직전에 리타이밍하여 메인분주기에서의 지터를 제거하고, 이와 같이 지터가 제거된 신호의 위상을 기준주파수의 위상과 비교함으로써 인밴드 노이즈 성능을 현저히 개선할 수 있는 장점이 있다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
본 발명의 일 실시예에 따른 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프(200)는 도 2에 도시된 바와 같이, 안정적인 기준주파수를 공급하는 기준분주기(210)와, 기준주파수와 메인분주기를 통해 분주된 출력주파수의 위상을 비교하여 펄스를 출력하는 위상검출기(220)와, 펄스폭에 비례하여 전하를 공급하는 전하펌프(230)와, 축적된 전하량의 변화에 의해 전압을 가변하는 루프필터(240)와, 가변된 전압에 의해 특정한 주파수를 출력하는 전압제어발진기(250)와, 기준분주기의 출력과 메인분주기의 출력을 이용하여 전압제어발진기의 제어를 위한 주파수를 검출하는 적응주파수조절부(260)와, 상기 전압제어발진기의 출력주파수를 피드백시켜 분주하는 메인분주기(270), 및 상기 메인분주기에서 분주된 전압제어발진기의 출력주파수(FVCO)를 리타이밍하여 상기 위상검출기로 전송하는 리타이밍부(300)를 포함하여 구성된다.
이때, 상기 기준분주기(210)와, 위상검출기(220)와, 전하펌프(230)와, 루프필터(240)와, 전압제어발진기(250), 및 적응주파수조절부(260)는 통상의 위상고정루프와 동일하게 구성되므로 상세한 설명을 생략하고, 이하에서는 상기 메인분주기 에서 분주된 출력주파수를 리타이밍부로 전송하는 프로그램 분주기(272)와, 리타이밍부(300)의 구성을 중심으로 본 발명의 구성을 설명한다.
도 3은 본 발명에 따른 프로그램 분주기와 리타이밍부의 블록구성도이다.
도 3에 도시된 바와 같이, 상기 메인분주기(270)는 전압제어발진기의 출력주파수(FVCO)를 피드백시켜 수신하고 동적으로 가변되는 분주비(P/P+1)에 의해 분주하는 프리스케일러(Prescaler)(271)와, 상기 프리스케일러에서 분주된 출력주파수(FVCO)를 분주비(1/N)로 다시 분주하는 프로그램 분주기(272)와, 상기 기준분주기에 의해 분주된 기준주파수를 입력으로 받아 분주비의 가변을 위해 상기 프로그램 분주기에 분주데이터를 제공하는 시그마-델타 변조기(Σ-Δ Modulator)(273)를 포함하여 구성된다.
상기 프로그램 분주기(272)는 프리스케일러를 통해 전달되는 전압제어발진기(VCO)(250)의 출력주파수(FVCO)가 인가되는 제1카운터(A-Counter)(410), 제2카운터(B-Counter)(420), 및 플립플롭(DFF)(400)과, 상기 제1카운터와 제2카운터의 출력을 수신하고 상기 플립플롭을 통해 출력하여 상기 프리스케일러의 분주비를 가변시키는 컨트롤러(430)를 포함하여 구성된다.
이때, 상기 프리스케일러(271)는 프로그램 분주기로 직접 분주하기 어려운 높은 출력주파수(FVCO)를 분주하기 위한 것으로서, 프로그램 분주기(272)에서 1/N로 분주하기 전에 상기 출력주파수(FVCO)를 소정의 분주비로 먼저 분주하게 된다. 상기 실시예에서 프리스케일러(271)는 1/P과 1/(P＋1)의 분주비를 갖는 듀얼 모듈러스 프리스케일러로 구성되는 것이 바람직하며, 이러한 분주비로 분주된 출력주파수(FVCO)가 제1카운터(410)와 제2카운터(420)에 입력된다. 또한, 분주된 출력주파수를 동기시키기 위해 상기 프리스케일러(271)의 출력은 상기 프로그램 분주기에 구비된 플립플롭(DFF)(400)과, 리타이밍부를 이루는 제1플립플롭(DFF1)(310)의 클럭 입력단자로 입력된다.
상기 제1카운터(A-Counter)(410)는 프로그램 카운터로서 상기 프리스케일러에서 특정 분주비, 예를 들어 1/P 또는 1/(P+1)의 분주비로 분주된 출력주파수(FVCO)를 입력받아 프로그램 분주기(272)의 분주비(1/N)로 분주하여 출력(기존 Nout)하도록 구성된다.
또한, 상기 제2카운터(B-Counter)(420)는 프리스케일러의 분주비 제어용으로 사용되는 스왈로 카운터로서, 예를 들어, 상기 제2카운터가 처음 동작중인 경우 프리스케일러의 분주비는 1/(P+1)로 세트된다. 이후 상기 제2카운터가 S개의 펄스를 카운터하면 그 프리스케일러의 분주비가 1/P로 세트되게 함으로써 동적으로 가변시킨다.
그리고, 상기 컨트롤러(Control)(430)는 상기 제1카운터의 출력과 제2카운터의 출력을 이용하여 상기 프리스케일러의 분주비를 1/P와 1/(P+1)간에 변경하는 제어신호를 생성하고, 이러한 제어신호를 상기 프리스케일러에 구비된 플립플롭(DFF)(400)을 통하여 출력하여 프리스케일러에 인가하도록 구성된다.
상기 리타이밍부(300)는 상기 제1카운터(A-Counter)(410)의 출력이 입력되는 제1플립플롭(DFF1)(310)과, 상기 전압제어발진기(150)의 출력주파수(FVCO)를 딜레이 시키는 딜레이 셀(320)과, 상기 제1플립플롭의 출력이 입력되고 상기 딜레이 셀의 출력이 클럭 신호로 인가되는 제2플립플롭(330)을 포함하여 구성된다.
이때, 상기 제1플립플롭(DFF1)(310)은 상기 프리스케일러(271)의 출력을 클럭 신호로 입력받고, 상기 제1카운터(A-Counter)에서 분주된 프로그램 분주기(272)의 출력을 입력신호로 수신하여 출력하도록 구성됨으로써, 상기 프리스케일러의 출력을 이용하여 상기 프로그램 분주기의 출력을 리타이밍하도록 구성된다. 이와 같이 출력된 제1플립플롭(DFF1)(310)의 출력신호는 제2플립플롭(DFF2)(330)으로 입력된다.
상기 딜레이 셀(delay cell)(320)은 상기 제1플립플롭의 셋업이나 홀드 타임(setup or hold time)을 확보하기 위해 요구되며, 상기 전압제어발진기(VCO)에서 수신한 출력주파수(FVCO)를 입력받아 딜레이 시킨 후 제2플립플롭(DFF2)(330)으로 전달한다.
상기 제2플립플롭(DFF2)(330)은 상기 제1플립플롭(310)의 출력을 입력받고, 상기 딜레이 셀(320)에서 딜레이 시킨 전압제어발진기의 출력주파수(FVCO)를 클럭 신호로 입력받아, 리타이밍된 프로그램 분주기(272)의 출력신호(Retiming Nout)를 상기 위상검출기로 전송하도록 위상검출기(220) 일단에 연결되어 구성된다.
이와 같이, 상기 프리스케일러의 출력을 이용하여 프로그램 분주기에서 분주된 출력주파수를 일차적으로 리타이밍함으로써 위상검출기로 인가되는 출력주파수를 전체적으로 리타이밍할 수 있게 된다. 따라서, 상기 위상검출기에서의 펄스 비교시 기준주파수와 출력주파수의 펄스 차이가 적어 정적 위상 에러(static phase error)나 지터(jitter)의 특성이 나빠지고, 인밴드 노이즈(Inband noise)가 나빠지는 것을 방지할 수 있게 된다.
도 4는 프로그램 분주기의 출력을 리타이밍하지 않은 종래의 인밴드 위상 노이즈(Inband Phase Noise)의 측정 결과를 나타내는 것이고, 도 5는 프로그램 분주기의 출력을 리타이밍한 후의 인밴드 위상 노이즈(Inband Phase Noise)의 측정 결과를 나타낸다.
도 4 및 도 5에 도시된 그래프에서 알 수 있는 바와 같이, 프로그램 분주기 출력을 리타이밍 하지 않은 경우(즉, 도3의 기존 Nout)에는 인밴드 위상 노이즈가 약 -70 dBc였으나, 본 발명에 따라 상기 프로그램 분주기 출력을 리타이밍하여 분주기 출력의 지터를 제거한 경우(즉, 도 3의 Retiming Nout)에는 인밴드 위상 노이즈가 약 -80 dBc로 되어 리타이밍에 의해 대략 10 dBc가 좋아지므로 인밴드 노이즈의 성능이 개선됨을 확인할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래 위상고정루프의 구성도,
도 2는 본 발명에 따른 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프의 구성도,
도 3은 본 발명에 따른 리타이밍부의 상세 구성도,
도 4는 종래 위상고정루프에서의 인밴드 위상 노이즈의 측정 결과 파형도,
도 5는 본 발명에 따라 리타이밍한 위상고정루프에서의 인밴드 위상 노이즈의 측정 결과 파형도.
<도면의 주요 부분에 대한 부호의 설명>
200 - 위상고정루프 210 - 기준분주기
220 - 위상검출기 230 - 전하펌프
240 - 루프필터 250 - 전압제어발진기
260 - 적응주파수조절부 270 - 메인분주기
271 - 프리스케일러 272 - 프로그램 분주기
273 - 시그마-델타 변조기 300 - 리타이밍부
310 - 제1플립플롭 320 - 딜레이 셀
330 - 제2플립플롭 410 - 제1카운터
420 - 제2카운터 430 - 컨트롤러

Claims (5)

  1. 기준주파수를 공급하는 기준분주기와, 상기 기준주파수와 출력주파수의 위상 비교 펄스를 출력하는 위상검출기와, 상기 펄스폭에 비례하여 전하를 공급하는 전하펌프와, 축적된 전하량의 변화로 전압을 가변하는 루프필터와, 가변된 전압에 의한 특정 주파수를 출력하는 전압제어발진기, 및 상기 전압제어발진기의 제어를 위한 주파수를 검출하는 적응주파수조절부를 포함하는 위상고정루프에 있어서,
    상기 전압제어발진기의 출력주파수(FVCO)를 피드백시켜 분주하고, 분주가 완료된 출력주파수를 리타이밍부로 전송하는 메인분주기; 및
    상기 메인분주기에서 분주된 출력주파수를 리타이밍하고, 위상 비교를 위해 상기 위상검출기로 전송하는 리타이밍부를 더 포함하는 것을 특징으로 하는 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프.
  2. 제1항에 있어서,
    상기 메인분주기는,
    상기 전압제어발진기의 출력주파수(FVCO)를 피드백시켜 수신하고 1/P 또는 1/(P+1)의 분주비로 분주하는 프리스케일러;
    상기 프리스케일러에서 분주된 출력주파수를 분주하여 리타이밍부로 전달하는 프로그램 분주기; 및
    분주비의 가변을 위해 상기 기준분주기에 의해 분주된 기준주파수를 입력으로 받아 상기 프로그램 분주기에 분주데이터를 제공하는 시그마-델타 변조기를 포함하는 것을 특징으로 하는 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프.
  3. 제2항에 있어서,
    상기 프로그램 분주기는,
    상기 프리스케일러에서 분주된 출력주파수를 입력받아 프로그램 분주기의 분주비(1/N)로 분주하고, 분주된 출력주파수를 리타이밍부로 전송하는 제1카운터;
    상기 프리스케일러에서 분주된 출력주파수를 입력받아 펄스를 카운트하여 상기 프리스케일러의 분주비를 변경하는 제2카운터; 및
    상기 제1카운터의 출력과 제2카운터의 출력에 의해 상기 프리스케일러의 분주비를 변경하는 제어신호를 생성하여 상기 프리스케일러로 출력하는 컨트롤러를 포함하는 것을 특징으로 하는 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프.
  4. 제3항에 있어서,
    상기 리타이밍부는,
    상기 제1카운터의 출력이 입력되는 제1플립플롭;
    상기 전압제어발진기의 출력주파수(FVCO)를 딜레이 시키는 딜레이 셀; 및
    상기 제1플립플롭의 출력이 입력되고 상기 딜레이 셀의 출력이 클럭 신호로 인가되며, 리타이밍된 신호를 상기 위상검출기로 전송하는 제2플립플롭을 포함하는 것을 특징으로 하는 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프.
  5. 제4항에 있어서,
    상기 제1플립플롭은 상기 프리스케일러의 출력을 클럭 신호로 입력 받고, 상기 제1카운터에서 분주된 프로그램 분주기의 출력을 입력신호로 수신하여 리타이밍한 후 제2플립플롭으로 출력하도록 구성되는 것을 특징으로 하는 프로그램 분주기의 지터 제거용 리타이밍부가 구비된 위상고정루프.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101488177B1 (ko) * 2013-05-20 2015-02-04 부산대학교 산학협력단 분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치
KR20150130644A (ko) * 2014-05-13 2015-11-24 고려대학교 산학협력단 디지털 보상기를 갖는 스프레드 스펙트럼 클록 생성기 및 이를 이용한 클록생성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980043235A (ko) * 1996-12-02 1998-09-05 양승택 데이타 리타이밍 회로
KR19990031788A (ko) * 1997-10-14 1999-05-06 이계철 고속 비복귀 기록 데이터 복구장치
JP2003318872A (ja) 2002-04-19 2003-11-07 Nef:Kk リタイミング回路
KR100682279B1 (ko) 2005-07-14 2007-02-15 (주)에프씨아이 주파수 합성기의 적응 주파수 조정장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980043235A (ko) * 1996-12-02 1998-09-05 양승택 데이타 리타이밍 회로
KR19990031788A (ko) * 1997-10-14 1999-05-06 이계철 고속 비복귀 기록 데이터 복구장치
JP2003318872A (ja) 2002-04-19 2003-11-07 Nef:Kk リタイミング回路
KR100682279B1 (ko) 2005-07-14 2007-02-15 (주)에프씨아이 주파수 합성기의 적응 주파수 조정장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101488177B1 (ko) * 2013-05-20 2015-02-04 부산대학교 산학협력단 분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치
KR20150130644A (ko) * 2014-05-13 2015-11-24 고려대학교 산학협력단 디지털 보상기를 갖는 스프레드 스펙트럼 클록 생성기 및 이를 이용한 클록생성 방법
KR101601023B1 (ko) 2014-05-13 2016-03-09 고려대학교 산학협력단 디지털 보상기를 갖는 스프레드 스펙트럼 클록 생성기 및 이를 이용한 클록생성 방법

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