KR100418236B1 - 위상 동기 루프 - Google Patents

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Abstract

과도 반응 기간(transient reaction duration)을 짧게 하기 위하여, 본 발명에 따른 위상 동기 루프는 다운스트림 제 1 주파수 디바이더(FT1)에 접속된 전압 제어 발진기(VCO)를 제공한다. 상기 주파수 디바이더는 발진기 신호의 주파수를 분할하여 제 1 디바이더 출력 신호를 생성하고, 과도 반응 기간 과정 중에 상기 주파수 출력 신호를 위상 비교기(PFD)로 전달한다. 과도 반응 중에, 위상 검출기는 제 1 디바이더 출력 신호를 제 1 기준 신호와 비교한다. 과도 반응 이후에, 위상 비교기는 분할된 출력 신호를 제 2 기준 신호와 비교한다. 상기 위상 비교기(PFD)는 제어가능한 전하 펌프(CP)에 의해 출력 측이 전압 제어 발진기(VCO)와 접속된다.

Description

위상 동기 루프{PHASE-LOCKING LOOP}
이하 PLL(Phase-locked Loop)로도 지칭되는 위상 동기 루프는, 특히, 예를 들어, 멀티슬롯 운용되는 GSM(Groupe Speciale Mobile, Global System for Mobile Communication)과 같은 TDMA(Time Division Multiple Access) 이동 무선 시스템에서 사용될 수 있다. TDMA는 통신매체에 체계적으로 접근하기 위한 방법이다. 기본 아이디어는 이용가능한 대역폭을 개별 가입자들 사이에 균등하게 분할하는 것이다. 타임프레임은 가입자가 다수인 경우에 같은 크기의 타임슬롯으로 분할되며, 하나의 타임슬롯에 각 가입자가 할당된다. 이것은 250㎲보다 짧은 과도 회복 시간(transient recovery time)을 요구한다. 그러나, 통상적인 정수-N 위상 동기 루프로는 이러한 짧은 과도 회복 시간을 얻기 어렵다.
선행기술 US5,694,089는 PLL 주파수 신시사이저에 대해 개시하고 있다. 그 신시사이저는 기준 신호를 분할하기 위한 기준 디바이더를 포함한다. 또한, 신시사이저는 전압 제어 발진기의 출력 신호를 분할하는 RF 신호 디바이더를 포함한다. 주파수가 변화되면, 먼저 RF 신호 디바이더의 디바이더 값은 평균적으로 부분 디바이더 값(fractional divider value)만큼 주기적으로 변화된다. 주파수가 거의 변화 완료되면, RF 신호 디바이더는 통상적인 정수-N 디바이더의 작동 모드에서 동작한다. 이를 위해, 주파수는 부분 작동 모드(fractional operating mode)로 빨리 변화되어야 한다. 따라서 작동 모드에 따라 RF 신호 디바이더에는 다른 디바이더 값들이 로딩된다. 그러나, 이것은 새로운 디바이더 값들이 RF 신호 디바이더에 로딩되어야 하므로 과도 회복 프로세스가 늦어진다는 단점이 있다.
본 발명은 예를 들어 이동 무선에서 사용할 수 있는 위상 동기 루프에 관한 것이다.
도 1은 본 발명에 따른 위상 동기 루프의 제 1 실시예이다.
도 2는 본 발명에 따른 위상 동기 루프의 제 2 실시예이다.
본 발명은 과도 회복 기간이 매우 짧고, 간섭 신호 성분이 적은 위상 동기 루프를 제공하는 데 목적이 있다.
상기 목적은 청구항 1에 상술된 특징을 갖는 위상 동기 루프에 의해 달성된다.
본 발명에 따른 위상 동기 루프의 다른 바람직한 개선점들이 종속항에서 상술된다.
본 발명에 따른 위상 동기 루프는 발진기 신호를 생성하는 전압 제어 발진기(voltage controlled oscillator)를 포함한다. 또한, 발진기 신호의 주파수를 분할하여 제 1 디바이더 출력 신호를 생성해서 그 신호를 위상 동기 루프의 과도 회복 기간(transient recovery duration) 동안에 위상 비교기로 전달하는 제 1주파수 디바이더가 제공된다. 또한, 위상 동기 루프의 과도 회복 기간 이후에 제 1 디바이더 출력 신호의 주파수를 분할하여 이 제 2 디바이더 출력 신호를 위상 비교기로 전달하는 장치가 추가로 제공된다. 위상 비교기는 위상 동기 루프의 과도 회복 기간 동안에는 제 1 디바이더 출력 신호를 제 1 기준 신호와 비교하고, 위상 동기 루프의 과도 회복 기간 이후에는 제 2 디바이더 출력 신호를 제 2 기준 신호와 비교한다. 위상 비교기는 제어가능한 전하 펌프(charging pump)에 그 출력 측이 접속된다. 전하 펌프는 전압 제어 발진기에 그 출력 측이 접속된다.
본 발명의 바람직한 실시예에서, 위상 동기 루프의 장치는 제 2 디바이더 및 두 개의 입력단과 한 개의 출력단을 갖는 제 1 멀티플렉서를 구비한다. 제 1 디바이더의 출력은 제 1 멀티플렉서의 제 1 입력단에 접속되고, 제 2 디바이더의 출력단은 멀티플렉서의 제 2 입력단에 접속된다.
다른 바람직한 실시예에서는 기준 발진기에서 발생된 기준 발진기 신호로부터 제 1 및 제 2 기준 신호를 생성하는 제 3 및 제 4 주파수 디바이더가 제공된다.
바람직하게는 제 1 또는 제 2 기준 신호를 위상 비교기에 전달하는 제 2 멀티플렉서가 제공될 수 있다.
본 발명의 다른 바람직한 개선점에 있어서, 제 3 주파수 디바이더는 제 2 멀티플렉서의 제 1 입력단에 접속되고, 제 4 주파수 디바이더는 제 2 멀티플렉서의 제 2 입력단에 접속된다.
필터가 바람직하게 전하 펌프와 전압 제어 발진기 사이에 접속된다. 이것에 의해 간섭 신호 성분을 억제하는 것이 가능해진다.
필터는 저역 통과 필터일 수 있다.
바람직하게는 멀티플렉서를 제어하는 제어 장치가 제공된다.
또한, 제어 장치는 전하 펌프와 필터의 파라미터를 규정할 수도 있다.
본 발명의 다른 개선점에 있어서, 위상 동기 루프의 장치는 제 1 주파수 디바이더로부터 발생한 신호를 게이팅하는 제 1 게이팅 회로 및 제 1 게이팅 회로를 제어하는 블랭킹 로직(blanking logic)을 포함한다.
게이팅(gating) 회로는 제 1 입력단이 제 1 주파수 디바이더의 출력단에 접속되고, 제 2 입력단이 블랭킹 로직의 출력단에 접속되는 AND 게이트일 수 있다. 게이팅 회로의 출력은 위상 비교기에 접속된다.
제 2 게이팅 회로는 기준 신호를 게이팅하기 위해 제공될 수 있다. 이 경우에 있어서, 블랭킹 로직이 제 2 게이팅 회로를 제어한다.
제어 장치와 기준 신호가 블랭킹 로직을 함께 제어한다.
마지막으로, 제 1 주파수 디바이더는 누산기(accumulator)에 접속되고, 누산기에 저장된 값에 따라, 제 1 또는 제 2 값으로 주파수를 분할한다.
위상 동기 루프는 주파수 fVCO를 갖는 발진기 신호를 생성하는 전압 제어 발진기(VCO)를 포함한다. 이 발진기 신호는 주파수 fVCO를 디바이더 값 TW로 분할하는 제 1 주파수 디바이더(FT1)로 공급된다. 도 1에 도시한 실시예에서와 같이, 디바이더 값 TW는 14비트 폭을 갖는 라인을 거쳐 제 1 주파수 디바이더(FT1)로 로딩된다. 디바이더 값 TW는 일반적으로 위상 동기 루프의 초기화 동안 제 1 주파수 디바이더(FT1)에 로딩되고, 위상 동기 루프의 작동 상태와 관계없이 즉 과도 회복 기간 이후에도 그 값이 유지된다. 제 1 주파수 디바이더(FT1)에는 위상 동기 루프가 새로운 주파수에 로킹하고자 할 때에만 새 해당 디바이더 값 TW이 로딩된다. 제 1 주파수 디바이더(FT1)는 누산기 값 A가 저장되어 있는 누산기(accu)에 접속된다. 본 실시예에 있어서, 제 1 주파수 디바이더(FT1)는 누산기(accu)에 저장된 누산기 값 A에 따라 N 또는 N+1 중의 어느 하나에 이르기까지 계수하는 N/N+1 계수기이다.
N/N+1 계수기가 N 값 또는 N+1 값에 도달하면 N/N+1 계수기의 출력단에 신호가 나타나며, 그 신호는 특히 누산기(accu)의 입력단에 전달된다. N/N+1 계수기의 출력단에 나타나는 신호는 디지털 신호이다. 디지털 신호의 레벨 변화의 횟수가 누산기(accu)에 저장된 누산기 값(A)에 상응하면, 누산기(accu)는 N/N+1 계수기로 제어 신호를 공급하여 그에 따라 N/N+1 계수기는 이전에 N까지 계수했던 경우에는 N+1까지 계수하고 N+1까지 계수했던 경우에는 N까지 계수한다.
제 1 주파수 디바이더(FT1)의 출력 신호는 제 1 멀티플렉서(MUX1)의 입력단으로는 직접 공급되고, 멀티플렉서(MUX1)의 제 2 입력단으로는 제 2 주파수 디바이더(FT2)를 거쳐서 전달된다. 결과적으로, 주파수
또는
를 갖는 신호가 제 1 멀티플렉서(MUX1)의 제 1 입력단에 나타난다. 주파수
또는
를 갖는 신호는 제 1 멀티플레서(MUX1)의 제 2 입력단에 나타나며, 이 때, TW2는 제 2 주파수 디바이더(FT2)에 로딩된 디바이더 값이다.
도 1에 도시한 실시예에서, 디바이더 값 TW2는 5이다. 제 1 멀티플렉스(MUX1)의 출력단은 이하에서 위상 비교기로도 호칭되는 위상 검출기(PFD)로 연결된다.
기준 발진기로부터 생성되며 기준 주파수 fRef를 갖는 기준 발진기 신호는 제 3 주파수 디바이더(FT3)에 의해 디바이더 값 TWR로 분할된다. 디바이더 값 TWR은 7 비트 폭을 갖는 라인을 거쳐 제 3 주파수 디바이더(FT3)로 공급된다. 본 실시예에서, 제 3 주파수 디바이더(FT3)는 디바이더 값 TWR에 이르기까지 계수하는 계수기에 의해 구현된다. 이에 따라, 디바이더 값 TWR로 분할된 주파수
를 갖는 기준 발진기 신호가 제 3 주파수 디바이더(FT3)의 출력단에 나타나며, 이 신호는 제 2 멀티플렉서(MUX)의 제 1 입력단으로 전달된다. 이 분할된 주파수 신호는 제 4 주파수 디바이더(FT4)에 의해 더 분할되어 제 2 멀티플렉서(MUX2)의 제 2 입력단으로 전달된다. 본 실시예에서, 제 4 주파수 디바이더(FT4)는 디바이더 값이5인 디바이더에 의해 구현된다. 제 2 멀티플렉서(MUX2)의 출력단은 위상 검출기(PFD)의 제 2 입력단에 접속된다.
제어 로직(CL)은 두 멀티플렉서(MUX1 및 MUX2)를 제어하여, 디바이더 값 TWR에 의해 분할된 주파수
를 갖는 기준 발진기 신호가 디바이더 값 TW로 분할된 주파수
또는
를 갖는 발진기 신호와 위상 동기 루프의 과도 회복 단계(phase) 동안에 비교된다. 만일 두 신호 사이의 위상 차이가 더 이상 존재하지 않거나 사전에 결정된 값 미만이면, 안정 상태에 도달하여 위상 동기 루프가 저주파수
및
에서 작동하게 될 것임을 위상 검출기(PFD)의 해당 출력 신호가 변환 제어부(US)를 거쳐 제어 로직(CL)에게 통지한다.
다시 말해서, 위상 비교기(PFD)는 이들 저주파수를 서로 비교한다. 위상 검출기(PFD)의 입력단에 나타난 두 주파수 사이의 제어 차이는 전하 펌프(CP)를 제어하며, 여기서, 전하 펌프(CP)는 루프 필터(LF)를 거쳐서 전압 제어 발진기(VCO)를 구동하는 출력 전류를 생성한다.
제어 로직(CL)은 그 출력 측이 전하 펌프(CP)와 루프 필터(LF)에 접속된다.전하 펌프(CP)와 루프 필터(LF)의 파라미터는 제어 장치(CL)에 의해 이 제어 라인을 거쳐 추가적으로 규정될 수 있다.
위상 동기 루프의 과도 회복 상태에서 고주파수가 서로 비교되므로, 제어 루프가 더 빨리 안정화될 수 있다. 그러나, 발진기 신호의 스펙트럼의 의사 측선(spurious side lines)을 피하기 위해서, 과도 회복 이후에 제 2 주파수 디바이더(FT2) 또는 제 4 주파수 디바이더(FT4)에 의해 추가적으로 분할되는 주파수가 각각 비교되어야 한다. 이것은 안정 상태에서 간섭을 피할 수 있게 한다. 변환 작동은 해당 제어 신호를 두 멀티플렉서(MUX1 및 MUX2)로 전달하는 제어 로직(CL)을 통해 제어된다.
본 발명에 따른 위상 동기 루프는 과도 회복 프로세스 동안에는 부분-N 모드(fractional-N mode)에서 작동하고, 안정 상태에서는 정수-N 모드(integer-N mode)에서 작동한다.
루프 필터(LF)의 필터 파라미터 및 전하 펌프(CP)의 충전 파라미터를 최적화하기 위해, 제어 로직(CL)은 해당 제어 신호를 전하 펌프(CP) 및 루프 필터(LF)로 전송할 수 있다. 그러므로, 예를 들어, 안정 상태에서와는 다른 제한 주파수가 과도 회복 과정 동안에 루프 필터(LF)를 위해 필요할 수 있다.
제 3 주파수 디바이더(FT3)는 예를 들어, 하방 계수기(down-counter)일 수 있다. 이는 제 1 주파수 디바이더(FT1)에도 적용된다.
네 개의 주파수 디바이더(FT1, FT2, FT3 및 FT4)의 디바이더 값들은 각각의 경우에 거의 동일한 주파수들이 위상 검출기(PFD)의 입력단에서 서로 비교될 수 있도록 설정된다.
제 1 주파수 디바이더(FT1)의 디바이더 사이클은 N에 의한 분할이 얼마나 자주 일어나고, N+1에 의한 분할이 얼마나 자주 일어나는지를 규정하는 누산기 값 A에 따라 반복된다. 제 1 주파수 디바이더(FT1)는 원리적으로는 정수 디바이더 값 TW로만 분할할 수 있으므로, 변환이 디바이더 값과 N 및 N+1 사이에서 누산기(accu)에 의해 주기적으로 일어나서, 특정시간 동안 평균적으로 N과 N+1 사이에 있게 되는 디바이더 값에 의한 분할이 이루어지며, 이는 부분 디바이더 비율(fractional divider ratio)에 해당한다. 값 N은 디바이더 값(TW)에 의해 정의된다.
PLL은 주파수 디바이더(FT1, FT2, FT3 및 FT4)에 의해 규정된 주파수에서 작동한다.
만일 변화되어 제 1 주파수 디바이더(FT1) 및 제 3 주파수 디바이더(FT3)로 각각 로딩되는 디바이더 값 TW 및 TWR에 의해 새 주파수가 설정되면, 상대적으로 큰 위상 에러가 발생하는 과도 회복 프로세스가 수행된다. 이 위상 에러는 변환 제어부(US)에서 검출되어 제어 로직(CL)으로 전달된다. 그러면, 제어 로직(CL)은 제 2 주파수 디바이더(FT2) 및 제 4 주파수 디바이더(FT4)에 의해 추가로 분할되지 않은 두 고주파 분할 신호가 각각 위상 검출기(PFD)에 전달되도록 두 개의 멀티플렉서(MUX1 및 MUX2)를 스위칭한다. 따라서, 위상 검출기(PFD)에서의 비교 주파수는 두 개의 주파수 디바이더(FT2 및 FT4)에 로딩된 디바이더 값, 본 실시예서는 인수 5 만큼 증가된다. 그러므로, 단위 시간 당 다섯 배의 위상 비교가 실행된다. 과도회복은 이 수단에 의해 가속화될 수 있다. 또한, 이 작동 모드에서, 전하 펌프(CP) 및 루프 필터(LF)에 대한 전류는 제어 로직(CL)에 의해 대응적으로 설정될 수 있다. 안정하게 위상을 제어하여 새로운 새 희망 주파수로의 빠른 과도 회복을 확실하게 하기 위해 이들 수단이 사용될 수 있다.
값 N 및 N+1 사이의 변환에 의해 이 작동 모드에서 발생하는 간섭과 관련된 갑작스러운 위상 변화를 피하기 위해, 비교 주파수는 과도 회복 이후에는 인수 5 만큼 감쇠된다. 비교 주파수를 감쇠시키는 인수는 외부 경계 조건에 의존하며, 각각의 요건에 맞춰 조절되어야 한다.
만일 위상 동기 루프에서 주파수의 새 희망 값이 설정되면, 이것은 위상 검출기(PFD)를 거쳐서 변환 제어부(US)를 거쳐 제어 로직(CL)으로 전달된다. 만일 위상 에러가 설정 값 미만이면, 두 개의 멀티플렉서(MUX1 및 MUX2)가 변환되어 제 1 주파수 디바이더(FT1) 및 제 3 주파수 디바이더(FT3)의 신호들이 다시 5로 분할되고, 전하 펌프(CP)의 전류가 다시 설정되어 루프 필터(LF)가 다시 변환된다.
도 2는 본 발명에 따른 위상 동기 루프의 제 2 실시예를 나타낸다. 구성 요소 위상 검출기(PFD), 변환 제어부(US), 제어 로직(CL), 전하 펌프(CP), 루프 필터(LF) 및 전압 제어 발진기(VCO)는 도 1에 도시한 구성 요소들에 상응한다. 도 2의 제 1 주파수 디바이더(FT1), 제 3 주파수 디바이더(FT3) 및 누산기(accu) 또한 도 1에 도시한 주파수 디바이더(FT1 및 FT3) 및 누산기(accu)에 상응한다.
도 2에서, 제 1 주파수 디바이더(FT1)의 출력단은 누산기(accu) 및 제 1 게이팅 회로(AS1) 모두에 접속된다. 제 1 게이팅 회로(AS1)는 제 3 주파수디바이더(FT3)와 함께 블랭킹 로직(AL)에 의해 제어 되며, 블랭킹 로직(AL)은 제어 로직(CL)에 의해 구동된다. 제 3 주파수 디바이더(FT3)는 그 출력 측이 위상 검출기(PFD)에 접속되어 있는 2 게이팅 회로(AS2)의 입력부에 접속된다. 두 게이팅 회로(AS1 및 AS2)는 예를 들어, AND 게이트일 수 있다. 블랭킹 로직(AL)은 두 게이팅 회로(AS1 및 AS2)와 함께 제 1 디바이더(FT1)의 출력 신호의 어떤 신호 성분들 또는 제 3 주파수 디바이더(FT3)의 출력 신호의 어떤 신호 성분들이 각각 위상 검출기(PFD)에 전달될 것인지를 제어한다. 제 1 주파수 디바이더(FT1) 또는 제 3 주파수 디바이더(FT3)의 각 출력 신호의 특정한 신호 성분들을 대상으로 하는 억제함으로써, 감쇠된 주파수를 갖는 신호들이 위상 검출기(PFD)로 공급될 수 있다.
게이팅 회로(AS1 및 AS2)는 디바이더(FT1 및 FT3)의 각각의 출력단과 위상 검출기 입력단 사이에 접속된 게이트 회로들이다. 그러므로, 매 n번째 펄스만이 위상 검출기(PFD)로 전달된다. 따라서, GSM에서와 같이 부분 모드 5인 경우에는, 모든 5번째 펄스만이 위상 검출기(PFD)로 공급된다. 원리적으로, 게이팅 회로(AS1 및 AS2)는 도 1에서의 두 멀티플레서(MUX1 및 MUX2)와 관련되어 있는 두 주파수 디바이더(FT2 및 FT4)와 같은 방식으로 작동한다. 두 게이팅 회로(AS1 및 AS2)의 제어는 하나 이상의 펄스에 대한 특정 순간에 두 게이팅 회로(AS1 및 AS2)를 개방하는 디바이더에 의해 수행된다. 두 게이팅 회로(AS1 및 AS2)는 부분-N 모드에서 작동하지 않는다. 제 1 주파수 디바이더(FT1) 및 제 3 주파수 디바이더(FT3)로부터의 각 계수 펄스는 위상 검출기(PFD)로 전달된다. 정수-N 모드로 변환된 후에, 제 1 및 제 2 게이팅 회로(AS1 및 AS2)가 구동되고, 매 n번째 펄스(n=2, ... 16 또는 그 이상)만이 위상 검출기(PFD)로 스위칭된다. 그러므로, 제 1 주파수 디바이더(FT1) 및 제 3 주파수 디바이더(FT3)의 디바이더 비율은 인수 n에 의해 증가된다.
제 1 주파수 디바이더(FT1) 및 제 3 주파수 디바이더(FT3) 이외에, 단 하나의 디바이더만을 더 필요로 한다는 점에서 도 2의 실시예가 장점을 갖는다. 이 디바이더는 블랭킹 로직(AL)의 일부이다. 부분-N 모드의 특정 해결방안으로, 이미 존재하는 모듈러스 계수기가 이를 위해 이용될 수 있다.

Claims (15)

  1. 위상 동기 루프에 있어서,
    발진기 신호를 생성하는 전압 제어 발진기(VCO),
    상기 발진기 신호의 주파수(fVCO)를 분할하고, 그로부터 제 1 디바이더 출력 신호를 생성하여 상기 위상 동기 루프의 과도 회복 기간 동안 위상 비교기(PFD)로 상기 제 1 디바이더 출력 신호를 전달하는 제 1 주파수 디바이더(FT1),
    상기 위상 동기 루프의 과도 회복 기간 이후에 상기 제 1 디바이더 출력 신호의 주파수를 분할하여 상기 위상 비교기(PFD)로 전달하는 장치(FT2, MUX1, AS1, AL),
    상기 위상 동기 루프의 과도 회복 기간 이후에 제 2 기준 신호를 생성하기 위해 제 1 기준 신호의 주파수를 분할하는 추가 장치(FT4, MUX2, AS2, AL)를 포함하며,
    상기 위상 비교기(PFD)는 상기 위상 동기 루프의 상기 과도 회복 기간 동안에는 상기 제 1 디바이더 출력 신호를 상기 1 기준 신호와 비교하고, 상기 위상 동기 루프의 상기 과도 회복 기간 이후에는 상기 분할된 디바이더 출력 신호를 상기 2 기준 신호와 비교하며,
    상기 위상 비교기(PFD)는 그 출력 측이 제어 가능한 전하 펌프(CP)에 접속되어 있고,
    상기 전하 펌프(CP)는 그 출력 측이 상기 전압 제어 발진기(VCO)에 접속되어 있고,
    상기 제 1 주파수 디바이더(FT1)는 누산기(accu)에 접속되어 있고, 상기 누산기(accu)에 저장된 값 A에 따라서, 제 1 또는 제 2 값(N, N+1)으로 주파수를 분할하며,
    상기 과도 회복 기간 동안에는 부분-N 모드에서 작동하고, 상기 과도 회복 기간 이후에는 정수-N모드에서 작동하도록 설계된
    위상 동기 루프.
  2. 제 1 항에 있어서,
    상기 장치는 제 2 디바이더(FT2)와 두 개의 입력단 및 한 개의 출력단을 갖는 제 1 멀티플렉서(MUX1)를 구비하며, 상기 제 1 디바이더(FT1)의 출력단이 상기 제 1 멀티플렉서(MUX1)의 상기 제 1 입력단에 접속되고, 상기 제 2 디바이더(FT2)의 출력단이 상기 제 1 멀티플렉서(MUX1)의 상기 제 2 입력단에 접속되는
    위상 동기 루프.
  3. 제 1 항 또는 제 2 항에 있어서,
    기준 발진기로부터 발생한 기준 발진기 신호로부터 상기 제 1 및 제 2 기준 신호를 생성하는 제 3 및 제 4 주파수 디바이더(FT3 및 FT4)를 포함하는
    위상 동기 루프.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 또는 상기 제 2 기준 신호를 상기 위상 비교기(PFD)로 전달하는 제 2 멀티플레서(MUX2)를 포함하는
    위상 동기 루프.
  5. 제 4 항에 있어서,
    상기 제 3 주파수 디바이더(FT3)가 상기 제 2 멀티플렉서(MUX2)의 제 1 입력단에 접속되고, 제 4 주파수 디바이더(FT4)를 거쳐서 상기 멀티플렉서(MUX2)의 제 2 입력단에 접속되는
    위상 동기 루프.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 전하 펌프(CP) 및 상기 전압 제어 발진기 사이에 접속되는 필터(LF)를 포함하는
    위상 동기 루프.
  7. 제 6 항에 있어서,
    상기 필터(LF)가 저역 통과 필터인
    위상 동기 루프.
  8. 제 4 항에 있어서,
    상기 멀티플렉서(NUX1 및 MUX2)를 제어하는 제어 장치를 포함하는
    위상 동기 루프.
  9. 제 8 항에 있어서,
    상기 제어 장치가 전하 펌프(CP) 및 상기 필터(LP)의 파라미터를 추가적으로 규정하는
    위상 동기 루프.
  10. 제 1 항에 있어서,
    상기 장치가 상기 제 1 주파수 디바이더(FT1)로부터 발생한 상기 신호를 게이팅하는 제 1 게이팅 회로(AS1) 및 상기 제 1 게이팅 회로(AS1)를 제어하는 블랭킹 로직(AL)을 포함하는
    위상 동기 루프.
  11. 제 10 항에 있어서,
    상기 게이팅 회로(AS1)는 그 제 1 입력단이 상기 제 1 주파수 디바이더(FT1)의 상기 출력단에 접속되고, 그 제 2 입력단이 상기 블랭킹 로직(AL)의 출력단에접속되어 있으며, 그 출력단이 상기 위상 비교기(PFD)에 접속되어 있는 AND 게이트인
    위상 동기 루프.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 기준 신호를 게이팅하는 제 2 게이팅 회로(AS2)가 제공되며, 상기 블랭킹 로직(AL)이 상기 제 2 게이팅 회로(AS2)를 제어하는
    위상 동기 루프.
  13. 제 12 항에 있어서,
    상기 제어 장치(CL) 및 상기 기준 신호가 블랭킹 로직(AL)을 함께 제어하는
    위상 동기 루프.
  14. 제 3 항에 있어서,
    상기 제 1 또는 상기 제 2 기준 신호를 상기 위상 비교기(PFD)로 전달하는 제 2 멀티플레서(MUX2)를 포함하는
    위상 동기 루프.
  15. 제 14 항에 있어서,
    상기 멀티플렉서(NUX1 및 MUX2)를 제어하는 제어 장치를 포함하는
    위상 동기 루프.
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