KR20120032951A - 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법 - Google Patents

위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법 Download PDF

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Abstract

위상 고정 루프 기반의 주파수 합성기는 입력 기준 신호를 위상 지연시켜 복수의 출력 기준 신호를 생성하고, 전압 제어 발진기의 출력 주파수를 소수 분주한 주파수로부터 소수 분주한 주파수보다 낮은 주파수를 가지는 복수의 비교 신호를 생성하며, 복수의 출력 기준 신호와 복수의 비교 신호의 위상 및 주파수 비교를 통해 전압 제어 발진기의 출력 주파수를 제어한다.

Description

위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법{FREQUENCY SYNTHESIZER BASED ON PHASE LOCKED LOOP AND METHOD FOR OPERATING THEREOF}
본 발명은 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법에 관한 것이다.
주파수 합성기는 근래의 디지털 통신에서 널리 사용되고 있다. 디지털 통신 시스템의 RF 출력단에서 주파수 합성기를 구현하는 방법으로는 위상 고정 루프(Phase Locked Loop, PLL)를 이용하고 있다.
도 1은 종래 PLL 기반의 주파수 합성기를 나타낸 도면이다.
도 1을 보면, PLL 기반의 주파수 합성기는 위상 주파수 검출기(Phase Frequency Detector, PFD)(10), 전하 펌프(Charge Pump, CP)(20), 루프 필터(Loop Filter, LF)(30), 제어 전압 발진기(Voltage Controled Oscillator, VCO)(40) 및 분주기(50)를 포함한다.
PFD(10)는 기준 주파수(Fref)와 비교 주파수(Fdiv)의 위상 차와 주파수 차를 검출하고, 이에 대응하는 펄스 신호를 출력한다. CP(20)는 PFD(10)로부터 출력되는 펄스 신호에 대응하는 제어 전류를 생성하여 LP(30)로 출력한다. LP(40)는 제어 전류로부터 고주파 성분을 제거하고, 제어 전류에 비례하는 제어 전압을 VCO(40)로 출력한다. VCO(40)는 LP(40)로부터 출력되는 제어 전압에 비례하는 출력 주파수(Fout)를 출력한다. 분주기(50)는 VCO(40)의 출력 주파수(Fout)를 분주비(N)로 나누어 비교 주파수(Fdiv)로서 PFD(10)로 피드백한다.
이러한 부궤환 동작의 결과로써, PLL 기반의 주파수 합성기는 기준 주파수(Fref)와 비교 주파수(Fdiv)가 같은 주파수 및 같은 위상이 되도록 동작한다. 그러므로, VCO(40)의 출력 주파수(Fout)는 수학식 1과 같이 표현된다.
[수학식 1]
Fout=N*Fref
여기서, N은 분주기(50)의 분주율이고, N은 양의 정수이다.
그러므로, PLL 기반의 주파수 합성기는 기준 주파수(Fref)보다 주파수가 N배 높은 출력 주파수(Fout)를 얻을 수 있다. 이러한 이유로, 출력 주파수(Fout)는 N 간격으로 변경될 수 있다. 이러한 PLL 기반의 주파수 합성기는 해상도를 높이기 위해서는 기준 주파수(Fref)를 낮춰야 한다. 그런데, 기준 주파수(Fref)를 낮추면 LP(40)의 컷오프 주파수를 낮춰야 하며, 결과적으로 대역 내 위상 노이즈(In-band noise)가 증가하고 고정 시간(lock time)이 증가하게 된다.
이러한 정수 분주율 주파수 합성기의 결함을 보상하기 위해, 분수분주형(fractional-N) PLL이 제시되었다. 분수분주형 PLL 중 시그마 델타 변조기(Sigma-Delta Modulator)를 이용한 분수분부형 PLL은 분주비가 정수가 아닌 소수점을 가진다. 따라서, 기준 주파수(Fref)를 낮추지 않고도 주파수 합성기의 해상도를 높일 수가 있다. 그런데, 시그마 델타 변조기에 의해 발생하는 양자화 노이즈는 시그마 델타 변조기의 동작 주파수의 함수로써 결국 LP(40)의 컷오프 주파수를 제한하는 역할을 한다. 다시 말해, LP(40)의 컷오프 주파수가 높으면 시그마 델타 변조기의 노이즈가 필터링되지 않고 출력 주파수(Fout)에 전달되어 전체 위상 잡음 특성을 저하시킨다.
본 발명이 해결하고자 하는 기술적 과제는 위상 잡음을 줄일 수 있는 주파수 합성기를 제공하는 것이다.
본 발명의 실시 예에 따르면, 위상 고정 루프 기반의 주파수 합성기가 제공된다. 위상 고정 루프 기반의 주파수 합성기는 전압 제어 발진기, 다중 신호 생성기, 소수 분주기, 펄스 생성기, 복수의 위상 주파수 검출기, 복수의 전하 펌프, 그리고 루프 필터를 포함한다. 전압 제어 발진기는 제어 전압을 이용하여 출력 주파수를 제어한다. 다중 신호 생성기는 입력 기준 신호를 이용하여 상기 입력 기준 신호와 동일 주파수 및 상이한 위상을 가지는 복수의 출력 기준 신호를 생성한다. 소수 분주기는 상기 출력 주파수를 분주하여 출력한다. 펄스 생성기는 상기 소수 분주기에 의해 분주된 주파수의 신호를 이용하여 상기 분주된 주파수보다 낮은 비교 주파수를 가지는 복수의 비교 신호를 생성한다. 복수의 위상 주파수 검출기는 상기 복수의 출력 기준 신호와 상기 비교 신호의 위상 차 및 주파수 차에 따른 펄스 신호를 출력한다. 복수의 전하 펌프는 상기 위상 주파수 검출기의 펄스 신호에 대응하는 제어 전류를 생성한다. 그리고 루프 필터는 상기 복수의 전하 펌프에 의해 생성된 제어 전류로부터 상기 제어 전압을 생성하여 상기 전압 제어 발진기로 출력한다.
본 발명의 다른 실시 예에 따르면, 위상 고정 루프 기반의 주파수 합성기의 동작 방법이 제공된다. 이 동작 방법은, 입력 기준 신호의 한 주기를 m개의 위상으로 나눈 m개의 출력 기준 신호를 생성하는 단계, 시그마-델타 변조기의 제어에 따라 전압 제어 발진기의 출력 주파수를 소수 분주하는 단계, 소수 분주된 주파수의 신호를 m개의 비교 신호로 분리하는 단계, 상기 m개의 출력 기준 신호와 상기 m개의 비교 신호의 위상 및 주파수 비교에 따른 m개의 펄스 신호를 생성하는 단계, 상기 m개의 펄스 신호를 이용하여 제어 전압을 생성하는 단계, 그리고 상기 제어 전압을 이용하여 상기 출력 주파수를 제어하는 단계를 포함한다.
본 발명의 실시 예에 의하면, 낮은 동작 속도의 위상 주파수 검출기를 사용함으로써 이상 주파수 검출기에서 생성되는 위상 잡음을 줄일 수 있고, 이와 아울러 고속 동작의 시그마 델타 변조기를 사용함으로써 고주파 양자화 잡음을 감소시킬 수 있다.
이와 같이, 시그마 델타 변조기의 고주파 양자화 노이즈를 감소시킴으로써, 루프 필터의 컷오프 주파수를 높게 설정할 수 있고, 이로 인해 대역 내 위상 잡음과 고정 시간(lock time)을 줄일 수가 있다.
도 1은 종래 PLL 기반의 주파수 합성기를 나타낸 도면이고,
도 2는 본 발명의 제1 실시 예에 따른 PLL 기반의 주파수 합성기를 나타낸 도면이고,
도 3은 도 2의 소수 분주기의 개략적인 구성도이고,
도 4는 본 발명의 제2 실시 예에 따른 PLL 기반의 주파수 합성기를 나타낸 도면이고,
도 5는 본 발명의 실시 예에 따른 다중 신호 생성기를 나타낸 도면이고,
도 6은 도 4에 도시된 다중 신호 생성기의 출력 기준 신호를 나타낸 도면이고,
도 7은 본 발명의 실시 예에 따른 펄스 생성기의 일 예를 나타낸 도면이고,
도 8은 도 4에 도시된 펄스 생성기의 출력 신호를 나타낸 도면이며,
도 9는 도 4의 PFD에서 위상이 락킹(locking)된 상태를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2는 본 발명의 제1 실시 예에 따른 PLL 기반의 주파수 합성기를 나타낸 도면이고, 도 3은 도 2의 소수 분주기의 개략적인 구성도이다.
도 2를 참고하면, 위상 고정 루프(Phase Locked Loop, PLL) 기반의 주파수 합성기(100)는 다중 신호 생성기(110), 위상 주파수 검출기(Phase Frequency Detector, PFD)(120), 전하 펌프(Charge Pump, CP)(130), 루프 필터(Loop Filter, LF)(140), 제어 전압 발진기(Voltage Controled Oscillator, VCO)(150), 분수 분주기(160) 및 버퍼(170)를 포함한다.
다중 신호 생성기(110)는 입력 기준 신호(RS)를 이용하여 출력 기준 신호(RS')를 생성하고, 출력 기준 신호(RS')를 PFD(120)로 출력한다. 입력 기준 신호(RS)는 주기를 가지는 클록 신호일 수 있다. 이때, 출력 기준 신호(RS')의 기준 주파수(Fref')는 입력 기준 신호(RS)의 기준 주파수(Fref)보다 높게 설정된다.
PFD(120)는 출력 기준 신호(RS')와 비교 신호(CS)의 위상 차와 주파수 차를 검출하고, 위상 차와 주파수 차에 대응하는 펄스 신호(PS)를 CP(130)로 출력한다. 펄스 신호(PS)는 예를 들면, 위상 차와 주파수 차에 따라 업(UP) 또는 다운(DOWN)되는 신호일 수 있다. 즉, 출력 기준 신호(RS')의 기준 주파수(Fref')가 비교 신호(CS)의 비교 주파수(Fdiv)보다 위상이 빠른 경우 업 신호가 발생되며, 이는 VCO(150)의 발진 신호(Sout)의 출력 주파수(Fout)가 기준 주파수(Fref')보다 느리게 동작하고 있으므로 발진 신호(Sout)의 출력 주파수(Fout)를 높이기 위함이다. 반면, 비교 신호(CS)의 비교 주파수(Fdiv)가 기준 신호(RS')의 기준 주파수(Fref')보다 위상이 빠른 경우에는 다운 신호가 발생된다.
CP(130)는 펄스 신호(PS)에 대응하는 제어 전류(Icp)를 LF(140)로 출력한다.
LF(140)는 일종의 저역통과필터(Low Pass Filter, LPF)로서, 제어 전류(Icp)를 이용하여 제어 전압(Vc)을 생성하고, 제어 전압(Vc)을 VCO(150)로 출력한다.
이러한 LF(140)는 병렬로 연결되는 복수의 커패시터(도시하지 않음)를 포함할 수 있다.
즉, 양의 펄스 신호(PS)가 입력되면, CP(130)는 펄스 폭에 비례하는 전류를 LF(140)의 커패시터로 출력하여 커패시터에 전하를 더 많이 축적시킨다. 그러면, 제어 전압(Vc)이 증가한다. 반면, 음의 펄스 신호(PS)가 입력되면, CP(130)는 펄스 폭에 비례하는 전류에 의해 LF(140)의 커패시터에 축적된 전하를 감소된다. 그러면, 제어 전압(Vc) 또한 감소된다.
VCO(150)는 제어 전압(Vc)에 비례하는 출력 주파수(Fout)를 생성하고, 출력 주파수(Fout)의 발진 신호(Sout)를 출력한다. 이때, 발진 신호(Sout)로서 차동 신호가 출력될 수 있다.
소수 분주기(160)는 VCO(150)의 발진 신호(Sout)를 피드백 받아, 발진 신호(Sout)의 출력 주파수(Fout)를 소수 분주하여 PFD(120)로 출력한다.
버퍼(170)는 VOC(150)의 발진 신호(Sout)를 저장하며, 이렇게 저장된 VOC(150)의 발진 신호(Sout)를 이용하여 주파수 및 지터 특성을 확인할 수 있다.
도 3을 참고하면, 소수 분주기(160)는 프리스케일러(162), 프로그램 분주기(164) 및 델타 시그마 변조기(Signa-Delta Modulator, SDM)(166)를 포함한다.
프리스케일러(162)는 VCO(150)의 발진 신호(Sout)를 피드백 받으며, 발진 신호(Sout)의 출력 주파수(Fout)를 설정된 분주비로 분주한다. 즉, 발진 신호(Sout)의 출력 주파수(Fout)가 높은 경우, 프로그램 분주기(164)에서 분주가 어려우므로, 프리스케일러(162)는 발진 신호(Sout)의 출력 주파수(Fout)를 미리 1/2, 1/3 등으로 분주하여 발진 신호(Sout)의 출력 주파수(Fout)를 낮춘다.
프로그램 분주기(164)는 SDM(630)의 출력 비트 신호에 따라 가변하는 분주비를 가지며, 프리스케일러(162)에 의해 분주된 주파수(Fpre)를 가변하는 분주비로 분주하여 PFD(120)로 출력한다.
SDM(166)은 프로그램 분주기(164)의 분주비를 조절한다. 즉, 프로그램 분주기(164)의 분주비를 가변시키기 위한 출력 비트 신호를 프로그램 분주기(164)로 출력한다.
예를 들어, SDM(166)은 출력 비트 신호로서 "0" 또는 "1"을 출력하며, "0"의 출력 비트 신호를 수신한 프로그램 분주기(164)는 N의 분주비로 주파수(Fpre)를 분주하고, "1"의 출력 비트 신호를 수신한 프로그램 분주기(164)는 (N+1)의 분주비로 주파수(Fpre)를 분주할 수 있다. 이렇게 함으로써, 소수 분주가 가능하게 된다.
(N+1) 분주가 발생한 비율을 Nfrc라고 할 때, VCO(150)의 출력 주파수(Fout)는 수학식 2와 같이 표현될 수 있다.
[수학식 2]
Fref'=Fout/(N+Nfrc)
Fout=(N+Nfrc)*Fref
여기서, N은 정수, 0≤Nfrc≤1이다.
이와 같이, 소수 분주기(160)를 이용하면, PLL 기반의 주파수 합성기(100)의 해상도를 높일 수가 있다.
SDM(166)은 고주파 양자화 노이즈(quantization noise)를 고역 통과시키기 때문에, LF(140)에서 고역 통과된 잡음을 제거한다. 이러한 SDM(166)의 고주파 양자화 노이즈로 인해 LF(140)의 루프 대역폭을 증가시키는 데 한계가 있다.
그런데, 본 발명의 제1 실시 예와 같이, 다중 신호 생성기(110)를 사용하여 기준 신호(RS')의 기준 주파수(Fref')를 높게 하면, SDM(630)의 동작 속도가 빨라지는 효과를 유발하여 상대적인 고주파 양자화 노이즈를 줄일 수가 있다.
즉, PLL 기반의 주파수 합성기(100)에서 SDM(166)은 결국 기준 신호(RS')의 기준 주파수(Fref')에 동기를 맞추어 동작하므로, 기준 신호(RS')의 기준 주파수(Fref')를 높게 하면, SDM(166)의 동작 속도가 증가되고, 이로 인해 고주파 양자화 노이즈가 줄어든다.
이로 인해, LP(140)의 컷오프 주파수를 높게 설정할 수 있으며, LF(140)의 루프 대역폭을 증가시킬 수가 있다. 또한, 고정 시간(lock time)은 LP(140)의 컷오프 주파수에 반비례하므로, 루프 대역폭을 증가시키면 고정 시간을 줄일 수가 있다.
또한, 상대적으로 낮은 분주비(N)로 전체 루프가 동작하여, 분주비에 비례하는 특성을 가지는 대역 내 위상 잡음을 낮추는 효과가 있다.
그런데, 기준 신호(RS')의 기준 주파수(Fref')를 높게 하면, SDM(630)의 고주파 양자화 노이즈를 줄일 수는 있지만, 비교 주파수(Fdiv)가 높아짐으로써 PFD(120)의 노이즈가 증가된다. 따라서, PFD(120)의 노이즈 또한 줄일 수 있는 실시 예에 대해서 도 4 내지 도 9를 참고로 하여 자세하게 설명한다.
도 4는 본 발명의 제2 실시 예에 따른 PLL 기반의 주파수 합성기를 나타낸 도면이다. 도 5는 본 발명의 실시 예에 따른 다중 신호 생성기를 나타낸 도면이고, 도 6은 도 4에 도시된 다중 신호 생성기의 출력 기준 신호를 나타낸 도면이다. 또한, 도 7은 본 발명의 실시 예에 따른 펄스 생성기의 일 예를 나타낸 도면이고, 도 8은 도 4에 도시된 펄스 생성기의 출력 신호를 나타낸 도면이다. 그리고 도 9는 도 4의 PFD에서 위상이 락킹(locking)된 상태를 나타낸 도면이다.
도 4를 참고하면, PLL 기반의 주파수 합성기(100')는 다중 신호 생성기(110'), 복수의 PFD(1201~120m), 복수의 CP(1301~130m), LF(140), VCO(150), 소수 분주기(160), 버퍼(170) 및 펄스 생성기(180)를 포함한다.
다중 신호 생성기(110')는 입력 기준 신호(RS)를 위상 지연시켜 m개의 출력 기준 신호(RS1~RSm)를 생성하고, 출력 기준 신호(RS1~RSm)를 대응하는 PFD(1201~120m)로 출력한다. 이때, m개의 출력 기준 신호(RS1~RSm)를 합하면, 도 1의 출력 기준 신호(RS')가 생성될 수 있다.
도 5를 참고하면, 다중 신호 생성기(110')로서 지연 고정 루프(Delay Lock Loop)가 사용될 수 있다.
지연 고정 루프는 위상 검출기(112), CP(114), 커패시터(C1) 및 복수의 지연 셀(DC1~DCm)을 포함한다.
복수의 지연 셀(DC1~DCm)은 순차적으로 연결되어 있다. 즉, 앞단에 위치한 지연 셀(DC1)의 출력 신호가 뒷단에 위치한 지연 셀의 입력 신호로 입력된다. 이때, 복수의 지연 셀(DC1~DCm) 중 맨 앞단에 위치한 지연 셀(DC1)로는 기준 신호(RS)가 입력될 수 있다.
그리고 복수의 지연 셀(DC1~DCm) 중 마지막 단에 위치한 지연 셀(DCm)의 출력 기준 신호(RSm)가 위상 검출기(112)로 입력된다.
이러한 복수의 지연 셀(DC1~DCm)은 기준 신호(RS)의 한 주기의 1/m의 값만큼 입력 신호를 지연시켜 출력하도록 설정되어 있다.
그러면, 위상 검출기(112)는 마지막 단에 위치한 지연 셀(DCm)의 출력 기준 신호(RSm)와 기준 신호(RS)의 위상을 비교하여 펄스 신호를 출력하고, CP(114)는 펄스 신호에 대응하는 전류를 커패시터(C1)로 출력하여 커패시터(C1)를 충전하거나 방전시킨다. 충전 또는 방전된 커패시터(C1)의 전압은 복수의 지연 셀(DC1~DCm)로 각각 입력되며, 복수의 지연 셀(DC1~DCm)은 기준 신호(RS)의 한 주기의 1/m의 값만큼 입력 신호를 지연시켜 출력하되, 커패시터(C1)의 전압(V1)에 따라 출력 기준 신호(RS1~RSm)를 제어한다.
이러한 루프 동작에 따라 마지막 단에 위치한 지연 셀(DCm)의 출력 신호(RSm)와 입력 기준 신호(RS)의 위상이 락킹이 되면, 복수의 지연 셀(DC1~DCm)의 출력 기준 신호(RS1~RSm)는 도 6과 같이 입력 기준 신호(RS)의 한 주기를 m개의 위상으로 나눈 신호로 나타난다.
한편, 복수의 지연 셀(DC1~DCm)의 출력 기준 신호(RS1~RSm)를 합하면, 다중 신호 생성기(도 2의 110)로부터 출력되는 출력 기준 신호(RS')로 사용할 수 있다.
다시, 도 4를 보면, 펄스 생성기(180)는 소수 분주기(160)에 의해 분주된 주파수(Fdiv)의 신호를 이용하여 출력 기준 신호(RS1~RSm)와 비교하기 위한 비교 신호(CS1~CSm)를 생성하여 PFD(1201~120m)로 출력한다. 이때, 비교 신호(CS1~CSm)는 도 7과 같을 수 있다.
즉, 펄스 생성기(180)는 분주된 주파수(Fdiv)의 상승 에지(rising edge)에서 동기하여 각각 분주된 주파수(Fdiv)의 1/m의 주파수(Fdiv1~Fdivm)를 가지는 펄스 신호(CS1~CSm)를 각각 생성하고, 이를 대응하는 PFD(1201~120m)로 출력한다.
펄스 생성기(180)의 일 예로서, 도 8을 참고하면, 펄스 생성기(180)는 카운터(182), 지연기(184) 및 역다중화기(186)를 포함한다.
카운터(182)는 분주된 주파수(Fdiv)의 신호에 의거하여 출력 제어 신호를 생성하여 역다중화기(186)의 출력을 제어한다.
지연기(184)는 분주된 주파수(Fdiv)의 신호를 지연시키는 역할을 수행한다. 즉, 지연기(184)는 카운터(182)의 출력 제어 신호와 동기를 맞추기 위해 사용된다.
역다중화기(186)는 m개의 출력 단자를 가지며, 지연기(184)를 통해 전달되는 분주된 주파수(Fdiv)의 신호를 카운터(182)의 출력 제어 신호에 따라 m개의 Fdiv/m 주파수의 신호로 분리하여 대응하는 출력 단자로 출력한다.
다시, 도 4를 참고하면, PFD(1201~120m)는 기준 신호(RS1~RSm)와 비교 신호(CS1~CSm)를 입력받아 위상 차와 주파수 차를 검출하고, 위상 차와 주파수 차에 대응하는 펄스 신호(PS1~PSm)를 CP(1301~130m)로 출력한다.
CP(1301~130m)는 대응하는 PFD(1201~120m)의 펄스 신호(PS1~PSm)로부터 제어 전류(Icp1~Icpm)를 생성하여 LF(140)로 출력한다.
LF(140)는 제어 전류(Icp1~Icpm)를 이용하여 제어 전압(Vc)을 생성하고, 제어 전압(Vc)을 VCO(150)로 출력한다.
앞서 설명한 것처럼, 펄스 신호(CS1~CSm)의 주파수(Fdiv1~Fdivm)는 분주된 주파수(Fdiv)의 1/m에 해당하므로, PFD(1201~120m)의 노이즈를 제1 실시 예에 비해 줄일 수가 있다.
또한, SDM(166)의 동작 주파수 또한 m배 빨라지게 되므로, SDM(166)에 의한 고주파 양자화 노이즈를 줄일 수 있고, 이로 인해 LF(140)의 컷오프 주파수를 올릴 수가 있어 대역 내 위상 잡음을 개선시킬 수가 있다.
이러한 본 발명의 제2 실시 예에 따른 PLL 기반의 주파수 합성기(100')는 펄스 신호(CS1~CSm)와 기준 신호(RS1~RSm)이 PFD(1201~120m)와 CP(1301~130m) 및 LF(400)를 거치면서 VCO(150)의 발진 신호(Sout)의 출력 주파수(Fout)가 안정화될 수 있다. 즉, 도 9에 도시한 바와 같이, PFD(1201~120m)에서 펄스 신호(CS1~CSm)와 기준 신호(RS1~RSm)의 위상이 락킹될 때까지 루프가 반복되면서 VCO(150)의 발진 신호(Sout)의 출력 주파수(Fout)가 안정화될 수가 있다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (8)

  1. 위상 고정 루프 기반의 주파수 합성기에 있어서,
    제어 전압을 이용하여 출력 주파수를 제어하는 전압 제어 발진기,
    입력 기준 신호를 이용하여 상기 입력 기준 신호와 동일 주파수 및 상이한 위상을 가지는 복수의 출력 기준 신호를 생성하는 다중 신호 생성기,
    상기 출력 주파수를 분주하여 출력하는 소수 분주기,
    상기 소수 분주기에 의해 분주된 주파수의 신호를 이용하여 상기 분주된 주파수보다 낮은 비교 주파수를 가지는 복수의 비교 신호를 생성하는 펄스 생성기,
    상기 복수의 출력 기준 신호와 상기 비교 신호의 위상 차 및 주파수 차에 따른 펄스 신호를 출력하는 복수의 위상 주파수 검출기,
    상기 위상 주파수 검출기의 펄스 신호에 대응하는 제어 전류를 생성하는 복수의 전하 펌프, 그리고
    상기 복수의 전하 펌프에 의해 생성된 제어 전류로부터 상기 제어 전압을 생성하여 상기 전압 제어 발진기로 출력하는 루프 필터
    를 포함하는 위상 고정 루프 기반의 주파수 합성기.
  2. 제1항에 있어서,
    상기 복수의 출력 기준 신호는 상기 입력 기준 신호의 한 주기를 복수의 위상으로 나눈 복수의 신호에 각각 대응하는 위상 고정 루프 기반의 주파수 합성기.
  3. 제2항에 있어서,
    상기 다중 신호 생성기는 지연 고정 루프(Delay Lock Loop)를 포함하는 위상 고정 루프 기반의 주파수 합성기.
  4. 제1항에 있어서,
    상기 비교 주파수는 상기 분주된 주파수를 m으로 나눈 값에 해당하며,
    상기 m은 상기 비교 신호의 개수인 위상 고정 루프 기반의 주파수 합성기.
  5. 제4항에 있어서,
    상기 펄스 생성기는,
    상기 분주된 주파수의 신호를 기반으로 출력 제어 신호를 생성하는 카운터, 그리고
    m개의 출력 단자를 가지며, 상기 분주된 주파수의 신호를 상기 출력 제어 신호에 따라 m개의 비교 주파수의 비교 신호로 분리하여 상기 m개의 출력 단자를 통해 출력하는 위상 고정 루프 기반의 주파수 합성기.
  6. 제1항에 있어서,
    상기 소수 분주기는,
    상기 출력 주파수를 제1 분주비로 분주하는 프리스케일러,
    출력 비트 신호에 따라 상기 제1 분주기로 분주된 주파수를 제2 분주기 또는 제3 분주기로 분주하여 출력하는 프로그램 분주기, 그리고
    상기 프로그램 분주기로 상기 출력 비트 신호를 출력하는 시그마-델타 변조기를 포함하는 위상 고정 루프 기반의 주파수 합성기.
  7. 위상 고정 루프 기반의 주파수 합성기의 동작 방법에 있어서,
    입력 기준 신호의 한 주기를 m개의 위상으로 나눈 m개의 출력 기준 신호를 생성하는 단계,
    시그마-델타 변조기의 제어에 따라 전압 제어 발진기의 출력 주파수를 소수 분주하는 단계,
    소수 분주된 주파수의 신호를 m개의 비교 신호로 분리하는 단계,
    상기 m개의 출력 기준 신호와 상기 m개의 비교 신호의 위상 및 주파수 비교에 따른 m개의 펄스 신호를 생성하는 단계,
    상기 m개의 펄스 신호를 이용하여 제어 전압을 생성하는 단계, 그리고
    상기 제어 전압을 이용하여 상기 출력 주파수를 제어하는 단계
    를 포함하는 위상 고정 루프 기반의 주파수 합성기의 동작 방법.
  8. 제7항에 있어서,
    상기 비교 신호의 비교 주파수는 상기 소수 분주된 주파수를 m으로 나눈 값에 해당하는 위상 고정 루프 기반의 주파수 합성기의 동작 방법.
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