KR100644816B1 - 위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기 - Google Patents

위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기 Download PDF

Info

Publication number
KR100644816B1
KR100644816B1 KR1020040105702A KR20040105702A KR100644816B1 KR 100644816 B1 KR100644816 B1 KR 100644816B1 KR 1020040105702 A KR1020040105702 A KR 1020040105702A KR 20040105702 A KR20040105702 A KR 20040105702A KR 100644816 B1 KR100644816 B1 KR 100644816B1
Authority
KR
South Korea
Prior art keywords
frequency
signal
counter
pulse
sigma
Prior art date
Application number
KR1020040105702A
Other languages
English (en)
Other versions
KR20060067189A (ko
Inventor
이자열
김귀동
권종기
김종대
강진영
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020040105702A priority Critical patent/KR100644816B1/ko
Publication of KR20060067189A publication Critical patent/KR20060067189A/ko
Application granted granted Critical
Publication of KR100644816B1 publication Critical patent/KR100644816B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 위상고정루프를 이용한 Fractional-N 주파수 합성기에 관한 것이다. 본 발명에 따른 주파수 합성기는 고차 시그마-델타 변조기, 펄스-스왈로우 방식의 다중모드 분주기, 저위상잡음을 갖는 부궤환 방식의 LC-공조 전압제어발진기를 포함한다. 이러한 구성에 의해, 본 발명의 시그마-델타 Fractional-N 주파수 합성기는 시그마-델타에 의한 노이즈 쉐이핑과 우수한 스퓨리어스 억제 기능을 가진다.
fractional-N 주파수 합성기, 위상고정루프, 시그마-델타, 펄스-스왈로우, 다중모드 분주기, LC-공조 전압제어발진기

Description

위상고정루프를 이용한 시그마-델타 ＦＮ 주파수 합성기{Low-power low-phase noise sigma-delta fractional-N frequency synthesizer using phase-locked loop}
도 1은 본 발명의 바람직한 실시예에 따른 시그마-델타 Fractional-N 주파수 합성기를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 펄스/스왈로우 다중모드 분주기의 구성예를 나타내는 블록도이다.
도 3은 도 2에 도시된 듀얼-모듈러스 프리스케일러에 사용가능한 D 플립플롭에 대한 상세 회로도이다.
도 4는 도 2에 도시된 3비트 카운터에 사용가능한 플립플롭의 상세 회로도이다.
도 5는 도 1에 도시된 브시오의 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 시그마-델타 FN 주파수 합성기 20: 분주기
30: 위상-주파수 검파기 40: 전하펌프
50: 루프필터 60: 브시오
61: LC-tank 공진기 62: 저주파 차동 증폭기
70: 버퍼
80: 펄스-왈로우 다중모드 분주기
81: 듀얼모듈러스 프리스케일러 82: 3비트 카운터
83: 제어회로 84: 멀티플렉서
본 발명은 위상고정루프(phase-locked loop: PLL)를 이용한 시그마-델타 fractional-N 주파수 합성기에 관한 것이다.
최근 이동통신 서비스가 급증함에 따라 대량의 온-칩 RF(radio frequency) 송수신기에 대한 요구가 커지고 있다. 소형 이동통신 단말기에 장착되는 RF 부품은 기존의 조립형 부품에서 원-칩화된 부품으로 대치되고 있다. 그것은 배터리 수명을 늘리고 소형 단말기의 부피를 더 줄이기 위해서 저전력이면서 부피가 작은 부품을 더욱 필요로 하기 때문이다. 현재, 나노급 CMOS공정을 사용한 RF 및 아날로그 부품이 출시되고 있다.
주파수 합성기는 RF 송수신기의 로컬 주파수 생성에 사용되며, 로컬 주파수의 순수성이 주파수의 효율적인 활용과 통화품질에 영향을 미치기 때문에 위상잡음과 스퓨리어스 신호를 줄이는 것이 요구된다.
종래의 Integer-N 주파수 합성기는 기준 주파수와 동일한 주파수 채널 폭을 갖는다. 그래서 주파수 채널 폭이 작은 경우에는, integer-N 주파수 합성기의 주파수 정착시간이 길고, 또한 대역 내의 위상잡음이 카운터의 분주비가 증가할 수록 열화된다. 따라서, 고속 동작을 요구하는 시스템이나 고순도의 로컬 주파수 신호를 요구하는 시스템에는 integer-N 주파수 합성기가 부적합하다.
종래의 고차 시그마-델타 fractional-N(FN) 주파수 합성기는 주파수 채널 간격보다 더 큰 기준 주파수를 사용하기 때문에 분주비가 낮다. 또한 고차 시그마-델타 변조기의 랜덤성(random)과 잡음 쉐이핑(noise shaping) 기능에 의해서 스퓨리어스 성분이 억압되고 루프대역내의 잡음이 쉐이핑된다. 그리고 큰 기준주파수를 사용함으로써 루프대역을 넓게 할 수 있어 채널간의 스위칭 속도가 빠르다. 게다가, 고차 시그마-델타 변조기에 의해 서로 다른 분주비 사이를 빠르게 선택해서 음극과 양극 위상차를 연속적으로 발생시켜서 스퓨리어스 성분과 위상잡음을 줄인다.
그러나, 종래의 시그마-델타 FN 주파수 합성기는 주파수 채널 폭과 관련하여 유연성에 기술적인 한계가 있으며, 정착시간의 단축과 저전력화가 더욱 요구되고 있다.
본 발명의 목적은 주파수 채널 폭에 무관한 유연성 있으며, 종래 기술에 비해 정착시간이 짧은 주파수 합성기를 제공하는 것이다.
본 발명의 또 다른 목적은 양자화기와 시그마-델타 변조기를 통해 저전력, 낮은 위상잡음 및 낮은 스퓨리어스 특성를 갖는 주파수 합성기를 제공하는 것이다.
본 발명의 또 다른 목적은 분수(fractional) 분주기법에 의해 소형화된 주파수 합성기를 제공하는 것이다.
본 발명의 또 다른 목적은 프로그램할 수 있는 다중모드 분주기(Multimodulus Divider)를 제공함으로써 더 넓은 분주비와 소형화된 제어회로를 갖는 주파수 합성기를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 제 1 측면은, 위상고정루프를 이용한 시그마-델타 Fractional-N 주파수 합성기용 펄스-스왈로우 다중모드 분주기(pulse-swallow multi-modulus divider)로서, 입력 신호를 모드 제어 신호(mode-control signal)에 따라 분주하는 듀얼 모듈러스 프리스케일러(dual-modulus prescaler); 상기 듀얼 모듈러스 프리스케일러에 의해 분주된 신호를 분주하는 카운터(counter); 상기 카운터에 의해 분주된 신호를 선택하는 멀티플렉서; 및 분주비 설정 신호와 상기 카운터의 출력 신호를 입력으로 받아 상기 듀얼 모듈러스 프리스케일러에 상기 모드 제어 신호를 공급하고, 상기 카운터 및 상기 멀티플렉서에 제어 신호를 공급하는 제어 회로를 포함하는 펄스-스왈로우 다중모드 분주기를 제공한다.
바람직하게, 상기 카운터는 상기 제어 회로에 출력 신호를 전달하고, 상기 제어 회로는 상기 카운터의 상기 출력 신호에 따라 복수개의 제어 신호를 발생시킨 다.
본 발명의 제 2 측면은, 기준 주파수를 분주하는 기준 분주기(divider); 위상과 주파수를 검파하는 위상-주파수 검파기(phase-frequency detector); 펄스 형태의 전하를 DC 전압으로 변환시켜주는 루프필터(loop-filter); 상기 위상-주파수 검파기의 출력 신호에 따라서 전하를 상기 루프필터 안으로 밀어내거나 상기 루프필터로부터 끌어당기는 전하펌프(charge-pump); 상기 루프 필터의 출력 신호에 따라서 서로 다른 주파수를 발생시키는 브시오(voltage-controlled oscillator: VCO); 상기 브시오의 출력 주파수 신호를 주파수 세팅 신호에 따라서 분주하는 펄스-스왈로우 다중모드 분주기; 및 상기 펄스-스왈로우 다중모드 분주기의 분주비를 세팅하는 덧셈기와 시그마-델타 변조기(sigma-delta modulator)를 포함하는 시그마-델타 fractional-N 주파수 합성기를 제공한다.
바람직하게, 상기 펄스-스왈로우 다중모드 분주기는 본 발명의 제 1 측면에 따른 펄스-스왈로우 다중모드 분주기이다.
또한, 상기 브시오는, 부성저항을 발생시키는 한 쌍의 스위칭 소자; 발진 주파수를 결정하며, 상기 스위칭 소자의 게이트 노드에서의 저주파 잡음을 차단하고 고주파 전력을 결합시켜는 LC-탱크(tank) 공진기; 상기 저주파 잡음을 샘플링하는 저항; 상기 저주파 잡음을 상기 저항과 함께 검파해서 상기 스위칭 소자의 게이트로 부궤환시키는 차동형 연산증폭기; 및 내부 전류원의 열잡음을 단락시키고 고주파에서 정궤환을 발생시키는 캐패시터를 포함한다.
이하, 첨부된 도면을 참조하여 종래의 기술을 비교하면서 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 시그마-델타 FN(Fractional-N) 주파수 합성기를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 주파수 합성기(10)는 고품질의 로컬 주파수 생성을 위하여 기준 분주기(20), 위상-주파수 검파기(30), 전하펌프(40), 루프필터(50), 브시오(60), 출력 버퍼(70), 펄스-스왈로우 다중모드 분주기(80), 3차 시그마-델타 변조기(90) 및 덧셈기(98)를 포함한다.
구체적으로, 분주기(20)는 기준 주파수나 브시오(60)의 출력 주파수를 주어진 분주율에 따라서 분주한다.
위상-주파수 검파기(30)는 분주기(20)에 의해 분주된 기준 주파수 신호와 펄스-스왈로우 다중모드 분주기(80)의 출력 신호 사이의 위상차를 검파해서 위상 에러 신호를 발생시킨다. 예를 들면, 위상 에러 신호는 업-다운 신호를 포함한다.
전하펌프(40)는 위상-주파수 검파기(30)의 위상 에러 신호에 따라서 전하 펄스를 발생시켜 루프필터(50)에 전달한다.
루프필터(50)는 전하펌프(40)로부터 주입되는 전하 펄스에 상응하는 제어 전압을 발생시킨다. 제어 전압은 브시오(60)의 출력 주파수를 제어하기 위한 것이다.
브시오(60)는 LC-탱크 공진기를 내장하고 있으며, 루프필터(50)의 제어 전압에 따라서 서로 다른 주파수를 갖는 고주파 신호, 즉 발진 주파수를 발생시킨다.
덧셈기(98)는 주파수 세팅 신호와 시그마-델타 변조기(90)의 출력 신호를 더 한다. 다시 말하면, 덧셈기(98)는 주파수 세팅 데이터의 정수 부분과 시그마-델타 변조기(90)의 시그마 델타 출력 신호를 더한다. 여기서, 주파수 세팅 신호는 주파수 합성기(10)의 주파수를 설정해 주기 위한 신호로 덧셈기(98)로 입력되는 신호와 시그마-델타 변조기(90)로 입력되는 신호로 구분된다.
펄스-스왈로우 다중모드 분주기(80)는 덧셈기(98)의 출력 신호에 따라서 브시오(60)의 출력 신호를 분주시킨다. 다시 말하면, 펄스-스왈로우 다중모드 분주기(80)는 브시오(60)의 발진 주파수를 주파수 세팅 신호에 따라서 기준 주파수 또는 더 높은 주파수의 주기 동안에 여러 개의 분주비로 분주시킨다.
시그마-델타 변조기(90)는 주파수 세팅 신호에 따라서 -3, -2, -1, 0, +1, +2, +3의 7개의 출력 신호 발생 횟수를 조정한다.
상술한 구성에 의해, 3차 시그마-델타 변조기(90)는 N-비트의 어큐뮬레이터(accumulator)로 구성되며, N-비트의 입력과 3-비트의 출력신호를 갖는다. 여기서, 3차 시그마-델타 변조기(90)는 어큐뮬레이터 3개가 연속으로 연결되며, 낮은 주파수에 있는 양자화 노이즈를 높은 주파수 대역으로 밀어냄으로써 루프대역 내의 잡음을 줄이고, 또한 출력신호의 정(+), 부(-) 대칭성에 의해 스퓨리어스 성분을 억압시킨다.
상기 주파수 합성기의 위상고정루프가 고정될 때 출력 주파수는 하기의 수학식 1과 같이 표현된다.
Figure 112004058947315-pat00001
여기서, N은 펄스-스왈로우 다중모드 분주기의 분주비로 정수를 나타내며, F는 시그마-델타 변조기의 입력신호에 의해 설정되는 분수 분주비를 나타내고, Fref는 기본 분주기에 의해 분주된 기준 주파수를 나타낸다.
위의 수학식 1로부터 알 수 있듯이, 시그마-델타 변조기의 입력 비트수와 기준 주파수를 크게 할수록 주파수 해상도가 높아진다. 따라서 분주율을 효과적으로 줄일 수 있다.
이와 같이, 본 발명에 따르면 온-칩 브시오(VCO)를 포함하고 위상고정루프를 이용하는 시그마-델타 Fractional-N 주파수 합성기가 제공된다. 또한, 기준 주파수를 융통성 있게 사용하면서 분주기의 소형화 및 고속 동작을 가능케하는 분수 분주기법을 사용하고, 게다가 분수 분주기법에 의해 발생되는 스퓨리어스 신호의 크기를 줄여주면서 저주파 잡음을 쉐이핑(shaping)시켜주는 시그마-델타 변조기를 포함한 주파수 합성기가 제공된다.
도 2는 도 1에 도시된 펄스-스왈로우 다중모드 분주기의 구성예를 나타내는 블록도이다.
도 2를 참조하면, 펄스-스왈로우 다중모드 분주기(80)는 덧셈기의 출력 신호에 따라서 브시오의 출력 신호(fosc)를 분주시키기 위하여 듀얼 모듈러스 프리스케 일러(81), 3비트 카운터(82), 멀티플렉서(84) 및 제어회로(83)를 포함한다. 또한, 펄스-스왈로우 다중모드 분주기(80)의 분주비는 N-3에서 N+4까지 설정될 수 있다. 여기서 N은 12 ~ 35사이의 정수 값을 가진다.
구체적으로, 듀얼 모듈러스 프리스케일러(81)는 브시오의 출력 신호를 제어회로(83)의 제어 신호에 따라서 분주한다. 다시 말해서, 듀얼 모듈러스 프리스케일러(81)는 브시오로부터 입력되는 입력 신호를 제어회로(83)의 모드 제어 신호(MC)에 따라서 고속으로 듀얼모드로 분주시킨다. 예를 들면, 듀얼 모듈러스 프리스케일러(81)는 제어회로(83)의 모드 제어 신호(MC)에 따라서 브시오의 출력 주파수(fosc)를 4 또는 5로 분주한다.
3-비트 카운터(82)는 프로그램할 수 있는 플립플롭 3단으로 구성된 3-비트 프로그램머블 카운터(3-bit programmable counter)로 형성되며, 프로그램된 상태에 따라 듀얼 모듈러스 프리스케일러(81)에서 분주되고 출력되는 신호를 받아서 1 ~ 8까지 분주한다. 또한, 3비트 카운터(82)는 제어회로(83)에 출력 신호(Q1, Q2, Q3 )를 전달하고, 제어회로(83)의 제어신호(C1, C2, C3)에 따라서 듀얼 모듈러스 프리스케일러(81)와 함께 4 ~ 40의 분주비를 갖는다. 이러한 구성에 의해, 3비트 카운터(82)는 제어 회로(83)의 제어 신호(C1, C2, C3)에 따라서 듀얼 모듈러스 프리스케일러(81)와 함께 브시오의 출력 신호(fosc)를 N-3, N-2, N-1, N, N+1, N+2, N+3으로 분주한다. 여기서, N은 정수로 제어 신호(C1, C2, C3)에 의해 12 ~ 32까지 세팅된 다.
멀티플렉서(84)는 3비트 카운터(82)에 의해 분주된 신호를 선택해준다. 즉, 멀티플렉서(84)는 제어 신호에 따라서 원하는 분주로 나누어진 신호 중 하나(fdiv)를 선택해서 위상-주파수 검파기에 보낸다.
제어회로(83)는 덧셈기의 출력 신호 즉, 분주비 설정 신호에 따라서 제어 신호를 생성하여 듀얼 모듈러스 프리스케일러(81), 3비트 카운터(82) 및 멀티플렉서(84)에 제공한다. 또한, 제어회로(83)는 3비트 카운터(82)의 출력 신호(Q1, Q2, Q 3)와 덧셈기의 출력 신호를 입력으로 받아서 펄스-스왈로우 다중모드 분주기(10)의 분주비를 결정하고 멀티플렉서(84)의 입력을 선택하기 위한 제어 신호(MC, C1, C2,C3)를 발생시킨다. 그리고 발생된 제어 신호를 듀얼 모듈러스 프리스케일러(81), 3비트 카운터(82) 및 멀티플렉서(84)에 공급한다.
상술한 바와 같이, 본 발명에 따르면 주파수 세팅 신호에 따라서 기준 주파수 또는 더 높은 주파수의 주기 동안에 브시오의 발진 주파수를 여러 개의 분주비로 분주할 수 있는 펄스-스왈로우 다중모드 분주기가 제공된다.
도 3은 도 2에 도시된 듀얼-모듈러스 프리스케일러에 사용가능한 D 플립플롭에 대한 상세 회로도이다.
도 3을 참조하면, 듀얼 모듈러스 프리스케일러(81)는 변형된 TSPC(true-single-phase-clock) D-플립플롭(DFF)으로 구성된다. TSPC DFF은 제 1 그룹의 트랜 지스터(P0, P1, P2, P3, P4, P5, P6)와 제 2 그룹의 트랜지스터(N0, N1, N2, N3, N4)를 구비하고, 제 1 입력(D), 제 2 입력(ck) 및 출력(Q)을 가진다. 그리고 TSPC DFF의 회로에서 두 트랜지스터(P0, N0)는 출력 Q의 상태에 따라서 온-오프(on-off)되어 다른 두 트랜지스터(P1, N1)이 풀 스윙(pull swing)하도록 기능한다. Vdd는 회로에 공급되는 동작 전압을 나타내고, GND는 그라운드를 나타낸다.
도 4는 도 2에 도시된 3비트 카운터에 사용가능한 플립플롭에 대한 상세 회로도이다.
도 4를 참조하면, 3비트 카운터(82)는 인버터로 구성된 플립플롭으로 이루어진다. 3비트 카운터(82)는 차동형 클럭 신호(ck, ckb)에 의해 인버터(IN1)가 입력을 받고 출력을 내보낸다. 여기서, 제어 신호(C1 ,C2)는 제어회로에서 발생되는 신호이다. 이를 위해, 3비트 카운터(82)는 제 1 그룹의 트랜지스터(P1, P2, P3, P4, P5, P6)와 제 2 그룹의 트랜지스터(N1, N2, N3, N4, N5, N6)를 구비하고, 차동형 클럭 신호(ck, ckb)를 입력으로 하고 제어 신호(C1, C2)에 의해 제어되는, 인버터로 구성된 플립플롭을 구비한다. 이러한 구성에 의해, 3비트 카운터(82)는 제어 신호(C1, C2)에 따라서 인버터 플립플롭이 프로그램밍되도록 동작한다. 즉, 1에서 8까지 카운터한다.
도 5는 도 1에 도시된 브시오에 대한 상세 회로도이다.
도 5를 참조하면, 브시오(60)는 발진 주파수를 결정하는 LC-탱크 공진기 (61), 발진기의 저주파 잡음을 억압하는 차동형 연산증폭기(62), 부성저항을 발생시키는 NMOS 트랜지스터(N0, N2), 캐패시터(Cf1, Cf2), 저주파 잡음을 샘플링하는 저항(Rf1, Rf2), 및 20/80의 버퍼(63, 64)로 구성된다. 이것은 브시오(60)가 저위상잡음을 갖는 부궤환 방식의 LC-공조 전압제어발진기로 형성되어 있음을 나타낸다.
구체적으로, LC-tank 공진기(61)는 브시오(60)의 발진 주파수를 결정하는 부분으로, 온-칩 나선형 인덕터(L1, L2)와, 바랙터 다이오드(varactor diode: VD1, VD2), 그리고 스위칭 소자(N0, N2)의 게이트 노드에서의 저주파 잡음을 차단하고 고주파 전력을 결합시키는 공진기용 캐패시터(Cc1, Cc2)로 구성된다. 여기서 온-칩 나선형 인덕터(L1, L2)는 패키징시 사용되는 본딩 와이어로 대치될 수 있고, 바랙터 다이오드(VD1, VD2)는 발진주파수를 조정하는 역할을 한다.
차동형 연산증폭기(62)는 스위칭 소자(N0, N2)의 저주파 잡음을 저항(Rf1, Rf2)과 함께 검파해서 다시 스위칭 소자(N0, N2)의 게이트로 부궤환시키고, 그것에 의해 저주파 잡음을 억압시키는 역할을 한다. 이를 위해, 차동형 연산증폭기(62)는 저주파 잡음을 증폭시키는 NMOS 트랜지스터(N1, N3)와 부하로 사용되는 트랜지스터(P1, P2)로 구성되며, 저주파 잡음을 입력받아서 스위칭 소자(N0, N2)의 게이트로 궤환시켜준다.
캐패시터(Cf1, Cf2)는 전류원(Is1, Is2, Is3)의 열잡음을 단락시키고 고주파에서 정궤환을 발생시키는 역할을 한다.
이와 같이, 본 발명에 따르면 차동쌍구조의 저주파 잡음을 억압할 수 있는 차동형 연산증폭기가 구비된 브시오를 이용하여 저위상잡음의 주파수 합성기를 구현할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상과 같이, 본 발명의 위상고정루프를 이용한 시그마-델타 fractional-N 주파수 합성기는 분수 분주기법에 의해 발생되는 스퓨리어스와 양자화에 의한 양자화 노이즈를 시그마-델타 변조기로 억압한다. 또한, 프로그램가능한 플립플롭을 이용함으로 더 많은 수의 분주비를 갖는다. 또한, 차동형 연산증폭기를 이용하여 차동쌍구조의 저주파 잡음을 억압한다. 게다가, 분수 분주기법에 의해 주파수 합성기의 출력 주파수를 빠르게 변화시킬 수 있으며, 간소화된 펄스-스왈로우 다중모드 분주기로 저전력 저잡음의 특성을 갖는다.

Claims (7)

  1. 위상고정루프를 이용한 시그마-델타 Fractional-N 주파수 합성기용 펄스-스왈로우 다중모드 분주기에 있어서,
    입력 신호를 모드 제어 신호에 따라 분주하는 듀얼 모듈러스 프리스케일러;
    상기 듀얼 모듈러스 프리스케일러에 의해 분주된 신호를 분주하는 카운터;
    상기 카운터에 의해 분주된 신호를 선택하는 멀티플렉서; 및
    분주비 설정 신호와 상기 카운터의 출력 신호를 입력으로 받아 상기 듀얼 모듈러스 프리스케일러에 상기 모드 제어 신호를 공급하고 상기 카운터 및 상기 멀티플렉서에 제어 신호를 공급하는 제어 회로를 포함하는 펄스-스왈로우 다중모드 분주기.
  2. 제 1 항에 있어서,
    상기 카운터는 상기 제어 회로에 출력 신호를 전달하고, 상기 제어 회로는 상기 카운터의 상기 출력 신호에 따라 복수개의 분주비 제어 신호를 발생시키는 펄스-스왈로우 다중모드 분주기.
  3. 제 1 항에 있어서,
    상기 듀얼 모듈러스 프리스케일러는 변형된 TSPC D-플립플롭을 포함하는 펄스-스왈로우 다중모드 분주기.
  4. 제 1 항에 있어서,
    상기 카운터는 3비트 프로그래머블 카운터인 펄스-스왈로우 다중모드 분주기.
  5. 기준 주파수를 분주하는 기준 분주기;
    위상과 주파수를 검파하는 위상-주파수 검파기;
    펄스 형태의 전하를 DC 전압으로 변환시켜주는 루프필터;
    상기 위상-주파수 검파기의 출력 신호에 따라서 전하를 상기 루프필터 안으로 밀어내거나 상기 루프필터로부터 끌어당기는 전하펌프;
    상기 루프필터의 출력 신호에 따라서 서로 다른 주파수를 발생시키는 브시오;
    상기 브시오의 출력 주파수 신호를 주파수 세팅 신호에 따라서 분주하는 펄스-스왈로우 다중모드 분주기; 및
    상기 펄스-스왈로우 다중모드 분주기의 분주비를 세팅하는 덧셈기와 시그마-델타 변조기를 포함하되,
    상기 펄스-스왈로우 다중모드 분주기는, 입력 신호를 모드 제어 신호에 따라 분주하는 듀얼 모듈러스 프리스케일러; 상기 듀얼 모듈러스 프리스케일러에 의해 분주된 신호를 분주하는 카운터; 상기 카운터에 의해 분주된 신호를 선택하는 멀티플렉서; 및 분주비 설정 신호와 상기 카운터의 출력 신호를 입력으로 받아 상기 듀얼 모듈러스 프리스케일러에 상기 모드 제어 신호를 공급하고 상기 카운터 및 상기 멀티플렉서에 제어 신호를 공급하는 제어 회로를 구비하는 시그마-델타 fractional-N 주파수 합성기.
  6. 제 5 항에 있어서,
    상기 펄스-스왈로우 다중모드 분주기는 제 2 항 내지 제 4 항 중 어느 한 항에 기재된 펄스-스왈로우 다중모드 분주기인 시그마-델타 fractional-N 주파수 합성기.
  7. 제 5 항에 있어서,
    상기 브시오는,
    부성저항을 발생시키는 한 쌍의 스위칭 소자;
    발진 주파수를 결정하며, 상기 스위칭 소자의 게이트 노드에서의 저주파 잡음을 차단하고 고주파 전력을 결합시켜는 LC 탱크 공진기;
    상기 저주파 잡음을 샘플링하는 저항;
    상기 저주파 잡음을 상기 저항과 함께 검파해서 상기 스위칭 소자의 게이트로 부궤환시키는 차동형 연산증폭기; 및
    내부 전류원의 열잡음을 단락시키고 고주파에서 정궤환을 발생시키는 캐패시터를 포함하는 시그마-델타 fractional-N 주파수 합성기.
KR1020040105702A 2004-12-14 2004-12-14 위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기 KR100644816B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040105702A KR100644816B1 (ko) 2004-12-14 2004-12-14 위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040105702A KR100644816B1 (ko) 2004-12-14 2004-12-14 위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기

Publications (2)

Publication Number Publication Date
KR20060067189A KR20060067189A (ko) 2006-06-19
KR100644816B1 true KR100644816B1 (ko) 2006-11-15

Family

ID=37161786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040105702A KR100644816B1 (ko) 2004-12-14 2004-12-14 위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기

Country Status (1)

Country Link
KR (1) KR100644816B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101206436B1 (ko) 2010-09-29 2012-11-29 전자부품연구원 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100955873B1 (ko) * 2007-12-20 2010-05-04 한국과학기술원 스퍼를 감소시킨 올-디지털 피엘엘 및 이를 이용한 발진신호 발생 방법
KR101533679B1 (ko) 2008-03-11 2015-07-03 삼성전자주식회사 개선된 구조를 갖는 플립플롭, 이를 이용한 주파수 분주기및 알 에프 회로
KR101327100B1 (ko) * 2011-11-11 2013-11-07 엘지이노텍 주식회사 주파수 분주기, 이를 포함하는 위상 동기 루프 회로 및 그 제어 방법
US8860479B2 (en) * 2013-03-15 2014-10-14 Intel Corporation Integrated clock differential buffering
CN112130482A (zh) * 2020-08-24 2020-12-25 南开大学深圳研究院 一种分别量化信号低频成分和高频成分的量化系统和方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020022273A (ko) * 2000-09-19 2002-03-27 윤종용 저전력 및 저잡음 분주 시스템
KR20020028418A (ko) * 2000-10-10 2002-04-17 윤종용 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020022273A (ko) * 2000-09-19 2002-03-27 윤종용 저전력 및 저잡음 분주 시스템
KR20020028418A (ko) * 2000-10-10 2002-04-17 윤종용 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101206436B1 (ko) 2010-09-29 2012-11-29 전자부품연구원 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법
US8373469B2 (en) 2010-09-29 2013-02-12 Korea Electronics Technology Institute Phase-locked loop based frequency synthesizer and method of operating the same

Also Published As

Publication number Publication date
KR20060067189A (ko) 2006-06-19

Similar Documents

Publication Publication Date Title
US6219397B1 (en) Low phase noise CMOS fractional-N frequency synthesizer for wireless communications
US6614319B2 (en) Phase-locked loop circuit of fractional frequency-dividing type
Lee et al. A/spl Sigma/-/spl Delta/fractional-N frequency synthesizer using a wide-band integrated VCO and a fast AFC technique for GSM/GPRS/WCDMA applications
JP4064338B2 (ja) デルタシグマ型分数分周ｐｌｌシンセサイザ
US20140362952A1 (en) Frequency Shift Keying Transmitter
WO2004049575A1 (ja) Ｐｌｌ回路
WO2008014282A2 (en) Multi-modulus divider retiming circuit
US20090201094A1 (en) Phase comparison circuit and pll synthesizer using the same
US20070008040A1 (en) Digital phase locked loop, method for controlling a digital phase locked loop and method for generating an oscillator signal
US8368440B2 (en) Phase-locked-loop circuit including digitally-controlled oscillator
KR100644816B1 (ko) 위상고정루프를 이용한 시그마-델타 ｆｎ 주파수 합성기
US20030085743A1 (en) Phase locked loop circuit
EP0809363A2 (en) Control circuit for PLL synthesizer apparatus
US10715156B1 (en) PLL for continuous-time delta-sigma modulator based ADCs
KR100266746B1 (ko) 낮은 위상 노이즈를 갖는 무선 통신용 씨모오스 프랙셔날 -앤주파수 합성기
CN110506394B (zh) 频率产生器
JP4037212B2 (ja) 半導体装置
CN115801002B (zh) 小数分频频率综合器及芯片
Ravi et al. 8 GHz, 20mW, fast locking, fractional-N frequency synthesizer with optimized 3/sup rd/order, 3/5-bit IIR and 3/sup rd/order 3-bit-FIR noise shapers in 90nm CMOS
Chen et al. A 5.2 GHz CMOS fractional-n frequency synthesizer with a MASH delta-sigma modulator
JP5670123B2 (ja) Ｐｌｌシンセサイザ
Osmany et al. An integrated fractional-N frequency synthesizer for software-defined radio applications
Miletic et al. Bandwidth Expansion in Sigma-Delta PLLs Using Multiphase VCOs
JP2005223542A (ja) 分数分周周波数シンセサイザー
Cheng et al. A 6-GHz integer frequency synthesizer for SATA III applications in 0.18-μm CMOS technology

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee