CN111149299B - 使用分数n pll的片上系统时钟相位管理 - Google Patents

Abstract

一种时钟分布架构被提供，其中来自多个分数N PLL的输出时钟信号具有已知的相位关系，因为每个分数N PLL被配置为响应于参考时钟信号的对应边缘而开始相位累加。

Description

使用分数N PLL的片上系统时钟相位管理

相关申请的交叉引用

本申请要求于2017年9月21日提交的美国专利申请第15/711,918号的优先权及其权益。

技术领域

本申请涉及分数N(fractional-N)锁相环(PLL)，并且更具体地涉及多个分数NPLL的相位对准。

背景技术

诸如片上系统(SoC)的集成电路通常包括由对应时钟信号计时的子系统(诸如，接收器和发射器)。为了保持各种子系统被同步，常规的SoC包括参考时钟发射器，该参考时钟发射器将参考时钟提供给多个PLL。每个PLL将输出时钟信号提供给对应的子系统。在图1中示出了用于SoC 100的时钟分布架构示例。SoC 100包括n个子系统：从第一子系统105、接着第二子系统110等、到最后的第n子系统115。每个子系统由对应的时钟信号计时。因此，第一子系统105由第一时钟信号clk1计时，第二子系统110由第二时钟信号clk2计时等等，使得第n子系统115由第n时钟信号clkn计时。每个时钟信号由分数N PLL产生。第一分数N PLL(PLL1)产生第一时钟信号clk1，第二分数N PLL(PLL2)产生第二时钟信号clk2等等，使得第n分数N PLL(PLL_n)产生第n时钟信号clkn。响应于来自参考时钟源120(诸如，晶体振荡器)的参考时钟信号Fref，每个分数N PLL产生其时钟信号。

在SoC 100中使用分数N PLL在用于子系统的计时的频率方面提供了更大的灵活性。相反地，来自整数N(integer-N)PLL的时钟频率与参考时钟具有整数关系。但是，分数NPLL从此类整数关系解放(untether)子系统计时，使得子系统时钟频率可以与参考时钟具有非整数关系。尽管分数N PLL因此提供了有利的频率灵活性，但它们的使用在各个子系统时钟之间引入了相位模糊。尤其是，当对应的子系统在休眠操作模式或睡眠操作模式中时，每个分数N PLL被关闭是常规的，以启用SoC 100的低功率操作。因此，每个分数N PLL仅在诸如通过多比特启用信号125命令而启用时才操作。由于在分数N PLL中的分数分频，针对子系统的计时频率将具有相位关系，该相位关系取决于特定子系统何时被启用而变化。该随机相位关系在许多应用中是有问题的。例如，在多输入多输出(MIMO)操作期间的上行链路和下行链路中，已知的相位关系避免不必要的通道估计。此外，在子系统之间的非期望的耦合可以通过针对子系统计时的最优相位关系而被最小化。另外，当子系统计时具有已知的相位关系时，跨时钟域的数据和信号切换被简化。

因此，在本领域中存在针对时钟相位管理的需要，其中来自分数N PLL的输出时钟信号具有已知的相位关系。

发明内容

为了提供在来自多个分数N PLL的输出时钟信号之间的已知相位关系，每个分数NPLL被配置为响应于参考时钟信号的对应边缘而开始相位累加，以便开始驱动输出时钟信号。例如，第一分数N PLL可以响应于参考时钟信号的第一边缘而开始。类似地，第二分数NPLL可以响应于参考时钟信号的第二边缘而开始，等等。以这种方式，每个分数N PLL具有与参考时钟信号同步的已知起始时间。在操作期间，每个分数N PLL调整其输出时钟信号以与参考时钟信号相位对准。因此，所产生的输出时钟信号有利地拥有彼此已知的相位关系。此外，每个分数N PLL可以被配置为通过已知的起始相位或偏移来偏移相位累加。

这些和其他有利特征可以通过以下详细描述而被更好地理解。

附图说明

图1图示了用于SoC的常规时钟分布架构，其中子系统由分数N PLL计时。

图2图示了根据本公开的一方面的用于SoC的时钟分布架构，其中由分数N PLL子系统计时的时钟具有已知相位关系。

图3图示了根据本公开的一方面的用以在图2的SoC中生成触发信号的计数器。

图4图示了根据本公开的一方面的针对在图2的SoC中的分数N PLL的图。

图5图示了根据本公开的一方面的对图5的分数N PLL进行修改以包括后分频器。

图6是根据本公开的一方面的用于同步多个分数N PLL以使得其输出时钟信号具有已知相位关系的示例方法的流程图。

通过参考以下的详细描述，本公开的实施例及其优点被最好地理解。应当理解的是，类似的附图标记被用于标识在一个或多个附图中图示的类似元件。

具体实施方式

一种时钟分布架构被提供，其中来自多个分数N PLL的输出时钟信号具有已知的相位关系。为了将这种相位关系提供给输出时钟信号，每个分数N PLL接收具有参考时钟信号的触发信号。触发信号标识在参考时钟信号中的特定时钟边缘(上升边缘或下降边缘)。每个分数N PLL响应于由分数N PLL的触发信号标识的参考时钟信号边缘而开始操作。因为用于分数N PLL的起始时间与参考时钟信号的特定边缘同步，所以一旦分数N PLL实现锁定，则分数N PLL的输出时钟信号将具有已知的相位关系。为了在调谐用于输出时钟信号的相位关系方面提供额外的灵活性，在每个分数N PLL内的累加器可以由预编程的相位加载或偏移。在受益于已知相位关系的各种应用(诸如，MIMO操作和跨时钟域的数据或信号切换)中，所产生的在来自各个分数N PLL的输出时钟信号之间的已知相位关系非常有利。

在图2中示出了用于SoC 200的时钟分布架构。SoC 200包括关于图1的SoC 100讨论的、从第一子系统105到第n子系统115的n个(多个)子系统。然而，子系统的计时以这种方式被改变，即，尽管对应的多个时钟信号由分数N PLL产生，但是对应的多个时钟信号彼此都具有已知的相位关系。尤其是，第一分数N PLL 210利用时钟信号clk1来计时第一子系统105。类似地，第二分数N PLL 215利用时钟信号clk2来计时第二子系统110等等，使得第n分数N PLL220利用时钟信号clkn来计时第n子系统115。多个(n个)时钟信号(从时钟信号clk1到时钟信号clkn)彼此具有已知的相位关系。

为了提供这种已知的相位关系，参考时钟源205(例如，晶体振荡器(XO))将参考时钟Fref连同对应的触发信号一起分布给每个分数N PLL。例如，第一分数N PLL 210接收第一触发信号Trigger1。类似地，第二分数N PLL 215接收第二触发信号Trigger2等等，使得第n分数N PLL 220接收第n触发信号Triggern。如本文将进一步说明的，每个触发信号将参考时钟信号中的对应边缘(上升或下降)标识给对应的分数N PLL。每个分数N PLL被配置为通过在被标识的参考时钟信号的时钟边缘开始操作来响应对应的触发信号。由于每个分数N PLL与参考时钟信号的相应边缘同步地开始操作，因此一旦使能的分数N PLL实现锁定，则时钟信号clk1至clkn就拥有预定义或已知的相位关系。为了在调谐或调整子系统计时的所需相位关系方面提供额外的灵活性，每个分数N PLL可以被配置为将开始或初始相位加载到其相位累加中，如将在本文中进一步说明的。然而，将意识到，在备选实施例中，可以省略分数N PLL中的这种相位负载，但是子系统的计时仍将具有预定的或已知的相位关系。

如图3所示，为了产生触发信号，参考时钟源205可以包括计数器300。每个触发信号都具有对应的计数(目标值)。计数器300可以响应于参考时钟信号的上升边缘或下降边缘而递增其计数。备选地，计数器300可以响应于参考时钟信号的上升边缘和下降边缘二者而递增其计数。当计数达到对应的目标值时，每个触发信号被断言。例如，当计数达到第一目标值(target_value1)时断言第一触发信号，当计数等于第二目标值(target_value2)时断言第二触发信号等等，使得当计数等于第n目标值(target_valuen)时断言第n触发信号。回到图2，用于触发信号的目标值可以通过控制总线而被加载到参考时钟源205中。

每个分数N PLL被配置为检测对应触发信号的断言。在一个实施例中，在参考时钟源205中的脉冲吞咽器(pulse swallower)电路(未示出)可以吞咽参考时钟的脉冲以用作对应的分数N PLL的触发信号，使得不需要单独的通道或导线来将触发信号传导到分数NPLL。备选地，触发信号可以是在分隔的通道或引线上被携带到每个分数N PLL的脉冲信号。在这种实施例中，每个分数N PLL可以被配置为使用参考时钟的时钟边缘来采样其脉冲触发信号。在检测到经采样的脉冲触发信号后，分数N PLL在对应的参考时钟边缘处开始操作。

在图4中示出了更详细的分数N PLL 400的示例。分数N PLL400包括模拟部分410，模拟部分410用于生成子系统输出时钟信号405，该子系统输出时钟信号405用于计时对应的子系统(图2)。输出时钟信号405在反馈分频器中被分频，以形成经分频的时钟信号(Fdiv)，该经分频的时钟信号(Fdiv)与在相位检测器(PFD)420中的参考时钟信号(Fref)进行比较。取决于经分频的时钟信号是领先于还是滞后于参考时钟信号，相位检测器420断言上信号(Up)或下信号(Dn)。如果上信号被断言，则电荷泵425充电电荷泵输出信号(Icp)，或者如果下信号被断言，则电荷泵425放电电荷泵输出信号。在环路滤波器430中滤波之后，电荷泵输出信号变为控制压控振荡器VCO 435的频率的调谐控制电压Vtune。如果反馈分频器415除以常数整数N，则模拟部分410形成常规的整数PLL。然而，分数N PLL 400还包括数字部分440，该数字部分440转换或抖动由分数分频器415使用的整数N，以影响期望的整数加上在参考时钟信号的频率与用于输出时钟信号405的子系统计时信号频率之间的某个分数关系。

为了执行由反馈分配器415使用以分频输出时钟信号405的整数N的递增或抖动，数字部分440包括相位累加器或相位控制电路445。如在分数N PLL领域中已知的，在参考时钟信号频率与输出时钟信号频率之间的关系的分数部分可以由比率(K/M)表示，其中K和M是正整数。这个比率也可以由分数F来表示。M是用于在相位控制电路445中计数的模数，而K是被连续地添加到相位累加器计数的增量。因此，相位控制电路445接收因子N.F，以标识整数分频器N和分数部分F。在一个实施例中，反馈分频器415可以被配置为每次在相位控制电路445中的模数N计数溢出时除以N+1而不是N。但是，这种分数N PLL操作随后容易在用于输出时钟信号405的频谱中产生不被期望的杂散。为了减少这种杂散，数字部分440还可以包括三角积分调制器(delta-sigma modulator，DSM)450，该DSM 450进一步通过反馈除数415使除数N的递增抖动。

然而，应当理解的是，分数N PLL 400仅仅是一个实施例。例如，通过利用时间数字转换器来替换相位检测器420，模拟部分410可以被构建以用于数字操作。类似地，在备选实施例中可以省略DSM450。但是，不管这些修改如何，相位控制电路445被配置为使分数N PLL400保持在空闲或睡眠操作模式，直到分数N PLL 400的触发信号455被断言为止，随后，分数N PLL 400开始激活操作，以将在期望分数关系N.F处的输出时钟405与参考时钟信号频率同步。因此，每个分数N PLL 400在用于参考时钟信号的对应时钟边缘处开始其相位累加。由于跨SoC 200(图2)中的各种分数N PLL的相位累加因此在用于参考时钟信号的特定时钟边缘处开始，所以计时各个子系统的输出时钟信号都将具有已知的相位关系。相反，在常规SoC 100中，分数N PLL的启用或触发将对于参考时钟信号具有未知关系，使得用于子系统的计时的相位关系未知且不受控制。为了进一步限定或调谐用于子系统的计时的相位关系，每个相位控制电路445可以被配置为通过由变量N0.F0表示的初始相位来加载或偏移其相位累加。例如，假设模数M为16并且增量K为3。若没有相位偏移，则相位累加将以0、3、6、9、12、15进行，然后溢出。但当相位偏移为1时，相位累加将以1、4、7、10、13进行，然后溢出。以这种方式，用于输出时钟信号405的相位关系可以通过在分数N PLL 400中的特定一个分数N PLL(或所有的分数N PLL 400)中的期望相位偏移或负载而被调整。在一些实施例中，模拟部分410可被视为形成用于响应于在数字部分440中的相位累加而产生具有参考时钟信号的频率的非整数倍的频率的输出时钟信号的装置。

用于来自分数N PLL的输出时钟的有利相位关系可以在分数N PLL中实践，该分数N PLL包括用于分频输出时钟(诸如，用于形成用于RF应用的本地振荡器(LO)信号)的后分频器。在图5中示出了包括本地振荡器部分505的示例分数N PLL 500。模拟部分410如关于图4的分数N PLL 400讨论的工作。然而，来自模拟部分410的输出时钟信号405在后分频器515中被分频，以形成经后分频的输出时钟信号510。例如，后分频器515可以将输出时钟除以2、除以3或除以4等等，以形成经后分频的输出时钟信号510。回到SoC 200，在子系统的计时中的这种后分频可能破坏期望的已知相位关系。例如，关于除以二的后分频，一个子系统时钟信号可以与另一个子系统时钟信号相位差0度或180度，使得相位关系变得不确定。为了保持已知的相位关系，经后分频的时钟信号510由寄存器520采样，该寄存器520由来自反馈分频器415的经分频的时钟信号计时。与图4的数字部分440相比，通过添加数字相位校正器电路525和加法器530来修改用于分数N PLL 500的数字部分535。数字相位校正器电路525从寄存器520接收数据输出，以采样经后分频的时钟信号510的相位。取决于采样相位，数字相位校正器电路525通过将DSM 450的输出添加到加法器530中来调整反馈分频的抖动。然后，反馈分频器415响应于来自加法器530的求和输出信号而调整其分频。在这种方式中，反馈分频被调整以保持用于子系统的计时所期望的相位关系。参考回到图2，注意一些分数N PLL可能采用后分频，而其他PLL可能不采用后分频。下面将讨论用于时钟分布架构的操作的示例方法。

图6是同步来自多个分数N PLL的输出时钟信号、以使得输出时钟信号具有已知的相位关系的示例方法的流程图。该方法从响应于参考时钟信号的边缘的相位累加而触发第一分数N锁相环(PLL)的动作600开始。在参考时钟信号的特定边缘处触发分数N PLL 400或500是动作600的示例。此外，该方法包括将第一分数N PLL的输出时钟信号除以整数除数、以形成经分频的反馈时钟信号的动作605，该整数除数响应于相位累加而被调整。在分数NPLL 400或500中的反馈分频器415中的分频是动作605的示例。最后，该方法包括将经分频的反馈时钟信号与参考时钟信号进行比较、以保持输出时钟信号与参考时钟信号的相位对准的动作610。这种相位对准的示例由相位检测器420、电荷泵425、环路滤波器430和VCO435执行。然而将理解的是，如上文所述，可以数字地执行这种相位对准。

因此，将可以被理解的是，在不脱离本发明的范围的情况下，可以对本公开的材料、装置、配置和设备的使用方法进行许多修改、替换和变化。鉴于此，本公开的范围不应被限制于本文所图示和描述的特定实施例的范围，因为该特定实施例仅仅是本公开的一些示例，相反，本公开的范围应该与下文所附权利要求及其功能等同物的范围完全相称。

Claims (18)

1.一种分数N锁相环PLL，包括：

相位控制电路，被配置为响应于参考时钟信号的标识的边缘而开始相位累加，其中所述相位控制电路被配置为接收触发信号，所述触发信号标识所述参考时钟信号的所述标识的边缘；

反馈分频器，被配置为将输出时钟信号除以整数除数以形成经分频的反馈时钟信号，所述整数除数响应于所述相位累加而被调整；以及

振荡器，被配置为响应于控制信号而在输出频率处驱动所述输出时钟信号，使得所述输出时钟信号与所述参考时钟信号相位对准。

2.根据权利要求1所述的分数N PLL，其中所述相位控制电路包括三角积分调制器。

3.根据权利要求1所述的分数N PLL，其中所述相位控制电路还被配置为通过相位偏移来偏移所述相位累加。

4.根据权利要求3所述的分数N PLL，其中所述相位控制电路还被配置为从外部源接收所述相位偏移。

5.根据权利要求1所述的分数N PLL，其中所述参考时钟信号的所述边缘是上升边缘。

6.根据权利要求1所述的分数N PLL，其中所述参考时钟信号的所述边缘是下降边缘。

7.根据权利要求1所述的分数N PLL，还包括：

相位检测器，被配置为将所述经分频的反馈时钟信号与所述参考时钟信号进行比较，以检测所述经分频的反馈时钟信号是领先于所述参考时钟信号还是滞后于所述参考时钟信号。

8.根据权利要求7所述的分数N PLL，还包括：

电荷泵，被配置为响应于通过所述相位检测器的检测而充电电荷泵输出信号或放电电荷泵输出信号；以及

环路滤波器，被配置为将所述电荷泵输出信号进行滤波以形成控制电压，其中所述振荡器是压控振荡器，所述压控振荡器被配置为对所述控制电压作出响应。

9.根据权利要求1所述的分数N PLL，还包括：

后分频器，用于分频所述输出时钟信号以形成经后分频的输出时钟信号；以及

数字相位校正器电路，被配置为响应于所述经后分频的输出时钟信号的相位而调整所述相位累加。

10.一种时钟相位管理方法，包括：

接收用以标识参考时钟信号的边缘的触发信号；

响应于所述参考时钟信号的被标识的所述边缘，开始相位累加；以及

将用于第一分数N锁相环PLL的输出时钟信号除以除数以形成经分频的反馈时钟信号，所述除数响应于所述相位累加而被调整；以及

将所述经分频的反馈时钟信号与所述参考时钟信号进行比较，以保持所述输出时钟信号与所述参考时钟信号对准。

11.根据权利要求10所述的方法，其中接收所述触发信号包括：检测在所述参考时钟信号中的吞咽脉冲。

12.根据权利要求10所述的方法，其中接收所述触发信号包括：接收响应于所述参考时钟信号的所述边缘而被采样的脉冲信号。

13.根据权利要求10所述的方法，还包括：

后分频所述输出时钟信号，以形成经后分频的输出时钟信号；

采样所述经后分频的输出时钟信号的相位；以及

响应于所述经后分频的输出时钟信号的所述相位的所述采样，调整所述相位累加。

14.根据权利要求10所述的方法，还包括：

利用相位偏移来开始所述相位累加。

15.一种分数N锁相环PLL，包括：

相位控制电路，被配置为响应于参考时钟信号的标识的边缘而开始相位累加，其中所述相位控制电路被配置为接收触发信号，所述触发信号标识所述参考时钟信号的所述标识的边缘；以及

用于响应于所述相位累加而产生输出时钟信号的装置，所述输出时钟信号具有的频率是用于所述参考时钟信号的频率的非整数倍。

16.根据权利要求15所述的分数N PLL，其中所述相位控制电路包括三角积分调制器。

17.根据权利要求15所述的分数N PLL，还包括：

后分频器，用于分频所述输出时钟信号以形成经后分频的输出时钟信号；以及

数字相位校正器电路，被配置为响应于所述经后分频的输出时钟信号的相位而调整所述相位累加。

18.根据权利要求15所述的分数N PLL，其中所述分数N PLL被集成到片上系统集成电路中。