CN102959868A - 累加器型n分数锁相环频率合成器及其控制方法 - Google Patents

累加器型n分数锁相环频率合成器及其控制方法 Download PDF

Info

Publication number
CN102959868A
CN102959868A CN201280001729XA CN201280001729A CN102959868A CN 102959868 A CN102959868 A CN 102959868A CN 201280001729X A CN201280001729X A CN 201280001729XA CN 201280001729 A CN201280001729 A CN 201280001729A CN 102959868 A CN102959868 A CN 102959868A
Authority
CN
China
Prior art keywords
signal
mentioned
phase
fractional
error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280001729XA
Other languages
English (en)
Other versions
CN102959868B (zh
Inventor
市原荣蔵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Microdevices Corp
Original Assignee
Asahi Kasei EMD Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei EMD Corp filed Critical Asahi Kasei EMD Corp
Publication of CN102959868A publication Critical patent/CN102959868A/zh
Application granted granted Critical
Publication of CN102959868B publication Critical patent/CN102959868B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

实现一种抑制了因周期性地切换分数分频器的分频数而产生的分数杂散的累加器型N分数锁相环频率合成器及其控制方法。在累加器型N分数锁相环频率合成器(100)中，使用来自累加器(120)的误差信号来生成脉冲信号，该脉冲信号与出现在参考信号和分数分频器(112)的输出信号之间的分数相位误差成比例，该分数分频器(112)用于将累加器型N分数锁相环频率合成器的输出级的VCO(115)的输出反馈给前级侧，使用该脉冲信号控制UP信号和DN信号的脉宽以降低出现在从相位检测器(140)输出的UP信号与DN信号之间的分数相位误差，由此抑制因周期性地切换分数分频器(112)的分频数而产生的分数杂散。

Description

累加器型N分数锁相环频率合成器及其控制方法
技术领域
本发明涉及一种N分数锁相环频率合成器，特别涉及一种使用累加器来控制分数分频数的累加器型N分数锁相环频率合成器及其控制方法。
背景技术
N分数锁相环频率合成器是具有如下特征的PLL(锁相环)：对压控振荡器(以下称为VCO)的输出进行分频的反馈分频数是小数分频。在此，在图23中示出一般的N分数锁相环频率合成器的一例。
在图23中，N分数锁相环频率合成器1700由用于检测参考信号与反馈信号的相位差的相位检测器1711、相位检测器1711后级的充电泵1713、更后级的低通滤波器(以下称为LPF)1714、低通滤波器1714后级的VCO 1715、对VCO 1715的输出进行分频的分数分频器1712以及Σ-Δ调制器1720构成，被称为Σ-Δ型N分数锁相环频率合成器。
相位检测器1711检测参考信号与作为分数分频器1712的输出的反馈信号的相位差并输出给充电泵1713。充电泵1713将与相位差相应的电荷量输出给LPF 1714。
VCO 1715根据LPF 1714的输出来改变输出频率。分数分频器1712以既定的分频比对VCO 1715的输出信号进行分频并输出给相位检测器1711。
Σ-Δ调制器1720根据反馈分频数的分子和分母的设定值来在时间上进行切换以将分数分频器1712中的分频数设为N分频和N+1分频中的某一个。
例如，当将参考信号的频率设为Fref、将反馈分频数设为N+NUM/DEN(N、NUM、DEN分别为整数)时，VCO 1715的输出信号的振荡频率FVCO表示为如下公式：
FVCO=Fref×(N+NUM/DEN)………(1)
若将式(1)变形，则获得如下公式：
FVCO=Fref×{(NUM/DEN)×(N+1)+(1-NUM/DEN)×N}…(2)按照式(2)的时间比例来切换将N分频、N+1分频的分频数，由此分数分频器1712实现小数分频。
另外，通过使用Σ-Δ调制来非周期性地切换反馈分频数，因此具有如下优点：难以产生作为与进行切换的周期相应的固有杂散的分数杂散。
然而，在参照图23进行说明的上述方式中，由Σ-Δ调制器1720将分数杂散噪声整形至高频侧，因此需要由构成PLL的LPF1714来去除该噪声成分。因而，在该Σ-Δ型N分数锁相环频率合成器中存在需要LPF的截止频率低频域化的问题。
在此，PLL具有作为LPF的功能，但是当从作为PLL的结构要素的LPF、VCO的角度看时，PLL作为高通滤波器(以下称为HPF)而发挥功能。因而，从作为结构要素的LPF、VCO产生的低频的噪声成分通过该PLL的作为LPF的功能被去除。因此，作为该PLL的功能的LPF的截止频率越高，越能够有效地去除低频的噪声成分。
根据上述的情况，在Σ-Δ型N分数锁相环频率合成器中存在以下问题：不能充分地去除从构成PLL的LPF、VCO产生的低频的噪声，结果是导致N分数锁相环频率合成器的输出信号的性能(抖动)劣化。
图24是表示作为与图23不同的现有例的使用了累加器的方式的N分数锁相环频率合成器的图。
在图24中，N分数锁相环频率合成器1800由检测参考信号与反馈信号的相位差的相位检测器1811、相位检测器1811后级的充电泵1813、再后级的低通滤波器(以下称为LPF)1814、低通滤波器1814后级的VCO 1815、对VCO 1815的输出进行分频的分数分频器1812以及周期性地切换分数分频器1812的分频数的累加器1820构成，被称为累加器型N分数锁相环。
在累加器型N分数锁相环中采用如下方式：根据累加器1820的输出来周期性地切换分数分频器1812的分频数，由此实现小数分频数。在该方式中，不具有如图23的方式中那样的Σ-Δ调制器，因此不需要去除高频域的噪声，能够提高LPF的截止频率。因而，优点在于能够充分地去除从构成PLL的LPF、VCO产生的低频的噪声，能够提高输出信号的性能(抖动)。
非专利文献1：S.E.Meninger and M.H.Perrott，“A 1MHzBandwidth 3.6-GHz 0.18um CMOS Fractional-N SynthesizerUtilizing a Hybrid PFD/DAC structure for Reduced BroadbandPhase Noise、”IEEE J.Solid-state Circuits，vol.41、pp.966-980、April 2006.
发明内容
发明要解决的问题
然而，在参照图24所说明的以往的累加器型N分数锁相环频率合成器中具有如下问题：由于周期性地切换分数分频器的分频数，因此即使锁定时在参考信号与反馈信号之间也产生周期性的相位误差(以下称为分数相位误差)，由此导致产生与进行切换的周期相应的分数杂散。
本申请的发明是鉴于上述那样的情况而完成的，其目的在于提供一种分数杂散少的累加器型N分数锁相环频率合成器及其控制方法。
用于解决问题的方案
为了解决上述课题，在此，提出如下列举出的技术。
(1)根据本发明的某个方式，提供一种累加器型N分数锁相环频率合成器，具备：VCO；分数分频器，其安插于上述VCO的输出信号的反馈路径，生成小数分频数的分频器输出信号；累加器，其对上述分数分频器提供用于周期性地切换该小数分频数的分频数的溢出信号；以及相位检测器，其检测上述分频器输出信号与既定的参考信号的相位差，并根据检测出的该相位差来生成向上述VCO输入的控制用输入信号，该累加器型N分数锁相环频率合成器的特征在于，上述累加器生成具有分数相位误差信息的误差信号，上述相位检测器使用上述误差信号来校正上述分频器输出信号与上述参考信号的相位差。其中，上述累加器生成具有分数相位误差信息的误差信号，上述相位检测器使用上述误差信号来修正上述分频器输出信号与上述参考信号的相位差。
(2)上述相位检测器能够将上述相位差生成为UP信号和DN信号，并将生成的该UP信号和DN信号提供给用于生成上述控制用输入信号的充电泵。
(3)上述相位检测器能够具备：分数相位误差脉冲发生电路，其根据上述分频器输出信号和上述误差信号来生成具有与分数相位误差成比例的脉宽的相位误差脉冲信号，并且生成反馈信号；频率和相位检测器，其生成具有与上述参考信号和上述反馈信号之间的频率差和相位差成比例的脉宽的频率和相位检测输出信号；以及分数相位误差去除电路，其根据上述相位误差脉冲信号生成降低了包含在上述频率和相位检测输出信号中的分数相位误差的上述UP信号和上述DN信号。
(4)上述分数相位误差去除电路能够具备取上述频率和相位检测输出信号与上述相位误差脉冲信号的逻辑和的逻辑电路。
(5)上述分数相位误差去除电路能够逻辑电路，该逻辑电路包含使用上述相位误差脉冲信号来去除包含在上述频率和相位检测输出信号中的分数相位误差的NOT电路和NOR电路。
(6)上述分数相位误差去除电路能够使用上述相位误差脉冲信号即UPC信号和DNC信号实施
UP信号=UPX信号+(DNX_N信号×DNC信号)
DN信号=UPC信号+(DNC_N信号×DNX信号)
的逻辑运算来去除出现在上述频率和相位检测输出信号中所包含的两个输出信号即UPX信号和DNX信号之间的分数相位误差，在此，DNX_N信号=DNX信号的反转信号、DNC_N信号=DNC信号的反转信号。
(7)上述分数相位误差脉冲发生电路能够具备：延迟电路，其根据上述分频器输出信号生成上述反馈信号和延迟信号，该延迟信号相对于上述反馈信号有既定的时间延迟；相位偏移电路，其根据上述反馈信号、上述延迟信号以及上述误差信号来生成相位调整信号；以及相位差检测电路，其生成具有与上述反馈信号和上述相位调整信号之间的相位差成比例的脉宽的上述相位误差脉冲信号。
(8)上述分数相位误差脉冲发生电路能够具备：延迟电路，其根据上述分频器输出信号生成上述反馈信号和延迟信号，该延迟信号相对于上述反馈信号有既定的时间延迟；相位偏移电路，其根据上述反馈信号、上述延迟信号以及上述误差信号来生成相位调整信号；以及相位差检测电路，其生成作为上述相位误差脉冲信号的UPC信号和DNC信号，该相位误差脉冲信号具有与上述反馈信号和上述相位调整信号之间的相位差成比例的脉宽。
(9)上述延迟电路能够根据输入到自己的输入信号，生成上述反馈信号和相对于上述反馈信号延迟了上述输出信号的周期的上述延迟信号。
(10)上述相位偏移电路能够被提供上述反馈信号和上述延迟信号，通过根据上述误差信号对上述反馈信号实施相位偏移来生成上述相位调整信号。
(11)上述分数相位误差脉冲发生电路能够具备：延迟电路，其根据上述误差信号生成相对于上述反馈信号延迟了上述VCO的输出周期的1/M的整数倍的延迟信号，其中，M为自然数；以及相位差检测电路，其生成具有与上述反馈信号和上述延迟信号的相位差成比例的脉宽的上述相位误差脉冲信号。
(12)上述延迟电路能够根据上述误差信号从上述分频器输出信号和延迟上述VCO的输出周期的1/M的整数倍而得到的多个信号中选择一个信号，其中，M为自然数。
(13)上述误差信号能够是在上述溢出信号的每次发生周期内逐渐变化的信号。
(14)根据本发明的其它方式，提供一种累加器型N分数锁相环频率合成器，其特征在于，具备：累加器；以及相位检测器，其根据来自上述累加器的误差信号生成降低了出现在参考信号与分频器输出信号之间的分数相位误差的UP信号和DN信号。
(15)根据本发明的另一其它方式，提供一种累加器型N分数锁相环频率合成器的控制方法，其特征在于，控制相位检测器，使其根据来自累加器的误差信号生成降低了出现在参考信号与分频器输出信号之间的分数相位误差的UP信号和DN信号。
发明的效果
根据本发明，能够实现分数杂散少的累加器型N分数锁相环频率合成器。
附图说明
图1是表示作为本发明的实施方式的累加器型N分数锁相环频率合成器的框图。
图2是例示出适用于图1的累加器型N分数锁相环频率合成器的累加器的框图。
图3是沿时间序列按每个周期来表示小数分频的设定值为9/4的情况下的图2的累加器的输出的图。
图4是例示出适用于图1的累加器型N分数锁相环频率合成器的相位检测器的框图。
图5是例示出在图1的累加器型N分数锁相环频率合成器中表示小数分频的设定值为9/4的情况下的与相位检测器的输入输出相关的各信号的时序图的一例的图。
图6是表示适用于图4的相位检测器的分数相位误差脉冲发生电路的一例的框图。
图7是例示出适用于图6的分数相位误差脉冲发生电路的延迟电路的电路图。
图8是例示出适用于图6的分数相位误差脉冲发生电路的相位偏移电路的电路图。
图9是例示出适用于图6的分数相位误差脉冲发生电路的相位差检测电路的框图。
图10是例示出适用于图9的相位差检测电路的频率和相位检测器的电路图。
图11是例示出适用于图4的相位检测器的频率和相位检测器的电路图。
图12是表示适用于图4的相位检测器的分数相位误差去除电路的一例的电路图。
图13是表示适用于图4的相位检测器的分数相位误差去除电路的一例的电路图。
图14是表示小数分频的设定值为9/4的情况下的与图6的分数相位误差脉冲发生电路的输入输出有关的各信号的时序图。
图15是例示出适用于图4的相位检测器的分数相位误差脉冲发生电路的一例的框图。
图16是例示出用于获得延迟了VCO的输出周期的1/8倍的整数倍的八个VCO输出信号的VCO的框图。
图17是例示出适用于图15的分数相位误差脉冲发生电路的延迟电路的电路图。
图18是例示出适用于图1的累加器型N分数锁相环频率合成器的相位检测器的框图。
图19是表示适用于图18的相位检测器的分数相位误差脉冲发生电路的一例的框图。
图20是例示出适用于图19的分数相位误差脉冲发生电路的相位差检测电路的框图。
图21是表示适用于图18的相位检测器的分数相位误差去除电路的一例的电路图。
图22是例示出在图1的累加器型N分数锁相环频率合成器中表示小数分频的设定值为9/4的情况下的与相位检测器的输入输出相关的各信号的时序图的一例的图。
图23是表示一般的Σ-Δ型N分数锁相环频率合成器的框图。
图24是表示以往的累加器型N分数锁相环频率合成器的框图。
具体实施方式
以下通过详细说明本发明的实施方式来明确本发明。
图1是表示作为本发明的实施方式的累加器型N分数锁相环频率合成器的框图。
在图1中，累加器型N分数锁相环频率合成器100具有检测参考信号和反馈信号的相位差的相位检测器140、相位检测器140后级的充电泵113、再后级的LPF 114、LPF 114后级的VCO115、对VCO 115的输出进行分频的分数分频器112以及累加器120，这些按照上述的顺序与参照图24说明的N分数锁相环频率合成器1800中的相位检测器1811、充电泵1813、LPF 1814、VCO1815、分数分频器1812以及累加器1820依次对应。
该累加器型N分数锁相环频率合成器100根据累加器120所生成的溢出信号来周期性地切换安插在VCO 115的反馈路径中的分数分频器112的分频数来获得小数分频数的反馈信号，由相位检测器来检测该反馈信号与既定的参考信号的相位差，根据检测出的该相位差来形成上述VCO的控制用输入信号，在这些方面与参照图24说明的累加器型N分数锁相环频率合成器1800相同。
而且，本例的累加器型N分数锁相环频率合成器100的一个特征在于，如在后面详细叙述的那样，向相位检测器140输入来自累加器120的误差信号、来自VCO 115的VCO输出信号。
接着，参照附图说明该累加器型N分数锁相环频率合成器100中的累加器120、分数分频器112以及相位检测器140。
图2是例示出适用于图1的累加器型N分数锁相环频率合成器100的累加器120的框图。
在图2中，累加器120使用加法器121来对以分子/分母表示的小数值和误差信号进行加法运算。在加法器121的后级的饱和处理电路122中判断相加信号ADD大于1还是小于1，如果小于1则发出设一侧的输出ER=ADD且设另一侧的输出CA=0的输出。另一方面，如果相加信号ADD等于或大于1，则发出设一侧的输出ER=ADD-1且设另一侧的输出CA=1的输出。
饱和处理电路122的一侧的输出ER被输入至触发器(FF)123，另一侧的输出CA被输入至触发器(FF)124，对这些触发器123和124分别输入时钟信号CLK。而且，触发器123与时钟信号CLK同步地将饱和处理电路122的一侧的输出ER作为误差信号而输出。同样地，触发器124与时钟信号CLK同步地将饱和处理电路122的另一侧的输出CA作为溢出信号而输出。
图3是沿时间序列按每个周期来表示向累加器120输入的输入信号(分子/分母)为9/4的情况下的图2的累加器120的输出的图。即，在图3中，一览显示累加器120输出的各信号的时间周期。如通过图3容易理解那样，对于溢出信号，周期性地输出信号为00010001…。由此，将分数分频器的分频数切换为22232223…，在对所输入的时钟的边沿计数九次的期间作出四次的时钟边沿。由此实现9/4的小数分频。另一方面，从累加器120输出的溢出之前的累加信息作为误差信号而输出为1/4、2/4、3/4、0、1/4、2/4、3/4、0…。上述误差信号的值是将VCO115的输出信号的周期以该值为单位进行表述的值。
此外，上述误差信号不是累加器120中的累加处理的结果值与某些基准值的差(偏差)，而是用于使用该值对成为调整对象的信号实施相位调整的相位调整用的信号，但是如后述那样，该值对应于成为相位调整对象的信号与成为基准的参考信号的偏差。
如通过以上理解那样，累加器120构成为：累加值以用既定的自然数分割VCO 115的输出信号的周期而得到的时间间隔逐渐变化，且生成以VCO 115的输出周期循环地变化的相位调整用的误差信号并提供给相位检测器140，并且每当该累加值达到既定的饱和值时生成参照图3说明的溢出信号，并将该溢出信号提供给分数分频器112。
图4是例示出适用于图1的累加器型N分数锁相环频率合成器100的相位检测器140的框图。
图4的相位检测器140是频率和相位检测器141、分数相位误差脉冲发生电路142以及分数相位误差去除电路143如图示那样连接而构成的。
而且，该相位检测器140构成为：修正并检测从分数分频器112提供的作为反馈信号的分频器输出信号与既定的参考信号的相位差，使其反映从上述累加器120提供的误差信号和VCO115的输出信号的值来降低分数相位误差。关于其结构和作用在后面参照附图进一步详细说明。
分数相位误差脉冲发生电路142根据来自分数分频器112的分频器输出信号、来自VCO 115的VCO输出信号以及来自累加器120的误差信号，生成向频率和相位检测器141输入的反馈信号和提供给分数相位误差去除电路143的与分数相位误差成比例的相位误差脉冲信号。
另外，在频率和相位检测器141中，针对既定的参考信号和来自分数相位误差脉冲发生电路142的反馈信号这两个信号，比较它们的频率和相位，生成作为比较结果的与差相应的UPX信号和DNX信号。该UPX信号与DNX信号之间包含分数相位误差。
并且，在分数相位误差去除电路143中，根据来自分数相位误差脉冲发生电路142的相位误差脉冲信号，来通过对来自频率和相位检测器141的具有分数相位误差的UPX信号以及DNX信号的脉宽进行控制来获得降低了分数相位误差的UP信号以及DN信号。而且，将获得的该UP信号和DN信号提供给充电泵113(图1)。
接着，参照图5，进一步说明图1的累加器型N分数锁相环频率合成器100的相位检测器140。
图5是作为图1的累加器型N分数锁相环频率合成器100的相位检测器140而应用参照图4所说明的相位检测器140并表示将小数分频的设定设为9/4的情况下的与相位检测器140的输入输出有关的各信号的时序图。
如参照图5理解那样，在累加器型N分数锁相环频率合成器100中，在参考信号与反馈信号之间产生周期性的相位误差(分数相位误差)，只在来自频率和相位检测器141的两个输出中的DNX信号输出脉冲信号。该脉冲信号传播到LPF 114而成为分数杂散的原因。
如将图5与所说明的图3进行对照而容易理解那样，累加器120的误差信号成为分数相位误差信息。即，当以VCO 115的输出周期为单位时，分数相位误差成为1/4、2/4、3/4、0、1/4、2/4、3/4、0…。利用来自累加器120的误差信号具有分数相位误差信息这一点，在分数相位误差脉冲发生电路142中如所说明的那样生成与分数相位误差成比例的相位误差脉冲信号。
分数相位误差去除电路143采用如下方法：将UPX信号和DNX信号这两者与上述相位误差脉冲信号逻辑相加而获得的信号作为UP信号和DN信号向充电泵113输出；以及将UPX信号和DNX信号这两者逻辑减去上述相位误差脉冲信号而获得的信号作为UP信号和DN信号向充电泵113输出。
在前述的取逻辑和的方式中，在该N分数锁相环频率合成器100锁定的状态下，输出到充电泵113的UP信号和DN信号的分数相位误差的脉宽变为相同(参照图5的UP信号(1)和DN信号(1))，因此在锁定状态下不从充电泵113向LPF 114输出电荷，VCO 115的输入电压不会周期性地变动。
另外，在后述的逻辑减的方式中，在该N分数锁相环频率合成器100锁定的状态下，输出到充电泵113的UP信号和DN信号都不包含分数相位误差(参照图5的UP信号(2)和DN信号(2))，因此在该情况下也同样地，在锁定状态下不从充电泵113向LPF114输出电荷，VCO 115的输入电压不会周期性地变动。
如上所述，能够大幅地降低作为参照图24所说明的以往的累加器型N分数锁相环中的问题的分数杂散。
因此，在本实施方式中的累加器型N分数锁相环频率合成器中，与通过新设置的其它的充电泵的输出来抵消产生分数杂散的来自充电泵的周期性的电荷输出的其它方法相比，本实施方式不需要其它的充电泵电路，因此不产生两个充电泵之间的电流量、动作时刻的一致性的问题，因此分数杂散的降低效果更显著。
另外，在图1的实施方式中，与参照图23所说明的Σ-Δ型N分数锁相环频率合成器相比，其特征点在于实现了分数杂散自身的降低。因而，不需要Σ-Δ型N分数锁相环频率合成器中所需的LPF的截止频率的低频带化，因此能够有效地去除从构成LPF、VCO的要素产生的低频的噪声成分，能够提高作为该N分数锁相环频率合成器的输出信号的性能(抖动)。
并且，在一般的Σ-Δ型N分数锁相环频率合成器中，需要将进行分数分频时的分母的值设为固定值，存在以下问题：无法不伴随频率误差地作出任意的频率。与此相对，在本实施方式中，特征在于采取累加器型N分数锁相环频率合成器的方式，因此还兼具有能够不伴随频率误差地作出任意的频率的优异特征。
图6是表示适用于图4的相位检测器140的分数相位误差脉冲发生电路142的一例的框图。
图6的分数相位误差脉冲发生电路142是延迟电路144、相位偏移电路145以及相位差检测电路146如图示那样连接而构成的。在延迟电路144中，所输入的分频器输出信号成为相对于反馈信号具有某个延迟量的延迟信号而输出。期望反馈信号与延迟信号的相位差为固定值。VCO 115的输出信号通过分数分频器112被进行N分频或者N+1分频，因此反馈信号与延迟信号的相位差如所说明的图5中那样最大也不会超过VCO 115的振荡周期。然而，更期望延迟信号与参考信号的相位差与VCO 115的振荡周期相同。
此外，上述的分数分频器112是进行N分频或者N+1分频的双模频率分频器的例子，但是不限于该例，能够采用N分频和N+2分频等各种的规格。在设为N分频和N+2分频的规格的情况下，更期望延迟信号与参考信号的相位差与VCO 115的振荡周期的两倍相同。
在图6的分数相位误差脉冲发生电路142中的设置于上述延迟电路144的后级的相位偏移电路145中，根据从作为延迟电路144的输出的延迟信号、反馈信号以及从累加器120提供的误差信号来生成作为输出信号的相位调整信号。
在图6的分数相位误差脉冲发生电路142中的设置于上述延迟电路144和相位偏移电路145的后级的相位差检测电路146中，生成相位误差脉冲信号，该相位误差脉冲信号具有与作为该相位差检测电路146的两个输入的反馈信号和相位调整信号的上升沿之间的相位差相应的脉宽。
图7是例示出适用于图6的分数相位误差脉冲发生电路142的延迟电路144的电路图。
通过图7的延迟电路144，能够生成相对于反馈信号延迟了VCO 115的振荡周期的延迟信号。此外，延迟电路的结构不限于图7中例示的结构。
图8是例示出适用于图6的分数相位误差脉冲发生电路142的相位偏移电路145的电路图。
图8的相位偏移电路145构成为具备跨导值根据电流而可变的两个跨导放大器(147a、147b)和比较器148。反馈信号和延迟信号预先被转换为CML(电流型逻辑电路)的差动信号。根据误差信号来控制各自的跨导值。例如在误差信号如上述那样为1/4的情况下，能够通过将反馈信号侧和延迟信号侧的跨导值的比设为1：3来获得期望的相位偏移量。此外，相位偏移电路145的结构不限于图8中例示的结构。
图9是例示出适用于图6的分数相位误差脉冲发生电路142的相位差检测电路146的框图。在图9的相位差检测电路146中，应用构成图4的相位检测器140的频率和相位检测器141a。此外，相位差检测电路的结构也不限于图9中例示的结构。
图10是例示出适用于图9的相位差检测电路146的频率和相位检测器141a的电路图。
在图10的频率和相位检测器141a中，构成为两个触发器与AND电路如图示那样连接。根据该结构，能够生成相位误差脉冲信号，该相位误差脉冲信号具有与作为该频率和相位检测器141a的两个输入的参考信号和反馈信号的上升沿之间的相位差相应的脉宽。此外，频率和相位检测器141a的结构也不限于图10中例示的结构。
图11是例示出适用于图4的相位检测器140的频率和相位检测器141的电路图。
在图11的频率和相位检测器141中，构成为两个触发器与AND电路如图示那样连接。根据该结构，能够生成相位误差脉冲信号，该相位误差脉冲信号具有与作为该频率和相位检测器141的两个输入的参考信号和反馈信号的上升沿之间的相位差相应的脉宽。此外，频率和相位检测器141的结构也不限于图11中例示的结构。
图12是表示适用于图4的相位检测器140的分数相位误差去除电路143的一例的电路图。将从频率和相位检测器141输出的UPX信号和DNX信号两者与来自分数相位误差脉冲发生电路142的相位误差脉冲信号逻辑相加而获得的信号作为UP信号和DN信号输出。
图13是表示适用于图4的相位检测器140的分数相位误差去除电路143的其它例的电路图。在该分数相位误差去除电路143中，对从图11的频率和相位检测器141输出的UPX信号和DNX信号这两个信号进行从这两个信号中分别逻辑减去通过分数相位误差脉冲发生电路142提供的相位误差脉冲信号来获得UP信号和DN信号。此外，分数相位误差去除电路143的结构不限于图12、图13中例示的结构。
接着，同时参照图6和下面的图14进一步说明分数相位误差脉冲发生电路142。
图14是表示小数分频的设定值为9/4的情况下的与图6的分数相位误差脉冲发生电路142的输入输出有关的各信号的时序图。
分数相位误差脉冲发生电路142根据延迟电路144中作为其两个输入的分频器输出信号和VCO输出信号，生成向频率和相位检测器141输入的反馈信号、相对于反馈信号延迟了VCO 115的振荡周期的上述延迟信号。
在分数相位误差脉冲发生电路142中的相位偏移电路145中，通过在作为其两个输入的反馈信号与延迟信号的上升沿之间进行相位偏移来生成作为本电路145的输出的相位调整信号。例如，来自累加器120的误差信号以VCO 115的输出信号的一个周期为单位，在其1/4的情况下在反馈信号与延迟信号的上升沿之间的刚好上述的1/4的位置处生成相位调整信号的上升沿。在接下来的步骤中，误差信号为2/4的情况下，在反馈信号与延迟信号的上升沿之间的刚好正中间的位置处生成相位调整信号的上升沿。在相位差检测电路146中，生成相位误差脉冲信号，该相位误差脉冲信号具有与作为该相位差检测电路146的两个输入的反馈信号和相位调整信号之间的上升沿之间的相位差相应的脉宽。
如通过以上理解那样，能够通过图6中例示的分数相位误差脉冲发生电路142生成相位误差脉冲信号，该相位误差脉冲信号与出现在作为频率和相位检测器141的输出的UPX信号与DNX信号之间的分数相位误差相应。因而，能够依据该相位误差脉冲信号来进行用于修正分数相位误差的适当的相位调整。
图15是表示适用于图4的相位检测器140的分数相位误差脉冲发生电路142的其它的例子的框图。
图15的分数相位误差脉冲发生电路142a是延迟电路144a与相位差检测电路146如图示那样连接而构成的。该分数相位误差脉冲发生电路142a中的与所说明的图6中的分数相位误差脉冲发生电路142的不同点在于：应用构成为被输入来自累加器120的误差信号和延迟了VCO 115的输出周期的1/M(M为自然数)的整数倍的多个VCO输出信号的延迟电路144a，以及没有相位偏移电路145。在延迟电路144a中，根据来自累加器120的误差信号，来生成相对于向频率和相位检测器141输出的反馈信号延迟了VCO 115的输出周期的1/M(M为自然数)的整数倍的延迟信号。在相位差检测电路146中生成相位误差脉冲信号，该相位误差脉冲信号具有与作为该相位差检测电路146的两个输入的反馈信号和延迟信号的上升沿之间的相位差相应的脉宽。
图16是例示出获得延迟了VCO 115的输出周期的1/8倍的整数倍的八个VCO输出信号的VCO的框图。在图16的例中，VCO 115构成延迟元件四级级联连接的差动环形振荡器。根据图16的结构，能够容易地获得延迟了VCO 115的输出周期的1/8倍的整数倍的精度高的八个VCO输出信号VCOn(n=1~8)。
图17是例示出适用于图15的分数相位误差脉冲发生电路142的延迟电路144a的电路图。
图17的延迟电路144a是两个触发器(FF)与开关如图示那样连接而构成的，采取能够进行控制以根据来自累加器120的误差信号来选择性地接通与VCOn(n=2~8)连接的开关中的一个的结构。
接着，同时参照图16和图17说明延迟电路144a和分数相位误差脉冲发生电路142a。在根据来自累加器120的误差信号只接通了与VCO 2连接的开关的情况下，能够获得相对于反馈信号延迟了VCO 115的输出周期的1/8倍的延迟信号。同样地，在只接通了与VCO 3连接的开关的情况下，能够获得相对于反馈信号延迟了VCO 115的输出周期的2/8倍的延迟信号。
如通过以上理解那样，在分数相位误差为VCO 115的输出周期的1/8倍的整数倍的情况下，能够通过根据来自累加器120的误差信号来控制与VCOn(n=2~8)连接的开关，来获得相对于反馈信号延迟了分数相位误差的延迟信号。
接着，能够通过由相位差检测电路146生成具有与作为其两个输入的反馈信号和延迟信号的上升沿之间的相位差相应的脉宽的相位误差脉冲信号，来生成与分数相位误差相同的相位误差脉冲信号。由此，在本实施方式中，一个特征在于不需要如图6那样的相位偏移电路145，能够以元件数量少的结构来构成分数相位误差脉冲发生电路。
以上，在分数相位误差为VCO 115的输出周期的1/8倍的整数倍的情况下进行了说明，但是在分数相位误差不是VCO 115的输出周期的1/8倍的整数倍的情况下，也只要选择使两者成为近似的值的延迟量即可。
在该情况下，不能完全地去除分数杂散，但是通过增多VCO 115的级数来将延迟量的步幅设定为细小到一定程度，实际运用中能够起到足够降低分数杂散的效果。
图18是表示适用于图1的累加器型N分数锁相环频率合成器100的相位检测器140的其它的例子的电路图。
图18的相位检测器140b是频率和相位检测器141、分数相位误差脉冲发生电路142b以及分数相位误差去除电路143b如图示那样连接而构成的。
而且，该相位检测器140b构成为修正并检测作为从分数分频器112(图1)提供的反馈信号的分频器输出信号与既定的参考信号的相位差，使其反映从上述累加器120提供的误差信号和VCO 115的输出信号的值来降低分数相位误差。关于其结构和作用在后面参照附图进一步详细说明。
分数相位误差脉冲发生电路142b根据来自分数分频器112的分频器输出信号、来自VCO 115的VCO输出信号以及来自累加器120的误差信号，生成向频率和相位比较器141输出的反馈信号、提供给分数相位误差去除电路143b的与分数相位误差成比例的相位误差脉冲信号(UPC信号、DNC信号)。
另外，在频率和相位检测器141中，针对既定的参考信号和来自分数相位误差脉冲发生电路142b的反馈信号这两个信号，比较它们的频率和相位，并生成作为比较结果的与差相应的UPX信号和DNX信号。在该UPX信号与DNX信号之间包含分数相位误差。
并且，在分数相位误差去除电路143b中，根据来自分数相位误差脉冲发生电路142b的相位误差脉冲信号(UPC信号、DNC信号)，来获得通过对来自频率和相位检测器141的具有分数相位误差的UPX信号和DNX信号的脉宽进行控制降低了分数相位误差而得到的UP信号和DN信号。而且，将获得的该UP信号和DN信号提供给充电泵113(图1)。
图19是表示适用于图18的相位检测器140b的分数相位误差脉冲发生电路142b的其它的例子的框图。
关于图19的分数相位误差脉冲发生电路142b，与所说明的图6中的分数相位误差脉冲发生电路142的不同点在于相位差检测电路146的输出(相位误差脉冲信号)是两个输出。
图20是例示出适用于图19的分数相位误差脉冲发生电路142b的相位差检测电路146b的框图。在图19的相位差检测电路146b中，应用构成图4的相位检测器140的频率和相位检测器141并利用两个输出双方。
图21是表示适用于图18的相位检测器140b的分数相位误差去除电路143b的一个例子的电路图。图21的分数相位误差去除电路143b将使用来自分数相位误差脉冲发生电路142b的相位误差脉冲信号(UPC信号和DNC信号)通过逻辑运算去除了出现在从频率和相位检测器141输出的UPX信号与DNX信号之间的分数相位误差而得到的信号作为UP信号和DN信号输出。
此外，分数相位误差去除电路143的结构不限于图12、图13、图21中例示的结构。
图22是表示在应用参照图18所说明的相位检测器140b作为图1的累加器型N分数锁相环频率合成器100的相位检测器140、作为相位检测器140b应用了参照图19所说明的分数相位误差脉冲发生电路142b并应用参照图21所说明的分数相位误差去除电路143b时的将小数分频的设定设为9/4的情况下的与相位检测器140b的输入输出有关的各信号的时序图。
参照图22进一步说明图1的累加器型N分数锁相环频率合成器100的相位检测器140b。
如参照图22理解那样，在累加器型N分数锁相环频率合成器100中，在参考信号与反馈信号之间产生周期性的相位误差(分数相位误差)，在来自频率和相位检测器141的两个输出(UPX信号与DNX信号)之间出现分数相位误差。由于它传播到LPF114而成为分数杂散的原因。
因此，通过参照图19所说明的分数相位误差脉冲发生电路142b，生成与分数相位误差成比例的UPC信号和DNC信号，使用两个信号来去除出现在UPX信号与DNX信号之间的分数相位误差，并且实施如下逻辑运算以输出与参考信号和反馈信号(相位调整信号)之间的相位差相应的UP信号和DN信号：
UP信号=UPX信号+(DNX_N信号×DNC信号)
DN信号=UPC信号+(DNC_N信号×DNX信号)
在此，DNX_N信号=DNX信号的反转信号，DNC_N信号=DNC信号的反转信号。
如通过以上理解那样，能够认为参照图1~图22所说明的技术的技术思想是一种累加器型N分数锁相环频率合成器的控制方法，该累加器型N分数锁相环频率合成器的控制方法的特征在于控制上述相位检测器以根据来自累加器的误差信号来生成降低了出现在参考信号与分频器输出信号之间的分数相位误差的UP信号和DN信号。
此外，本发明的范围不限于图示所记载的例示性实施方式，还包含带来与作为本发明的目的的效果等同的效果的所有的实施方式。并且，本发明的范围不限于第一发明所表述的发明特征的组合，能够通过所有公开的各个特征中的特定特征的所有期望组合来表述。
附图标记说明
100：累加器型N分数锁相环频率合成器；112、1712、1812：分数分频器；113、1713、1813：充电泵；114、1714、1814：LPF；115、1715、1815：VCO；120、1720、1820：累加器；121：加法器；122：饱和处理电路；140、140b、1711、1811：相位检测器；141、141a：频率和相位检测器；142、142a、142b：分数相位误差脉冲发生电路；143、143b：分数相位误差去除电路；144、144a：延迟电路；145：相位偏移电路；146、146b：相位差检测电路；147a、147b：跨导放大器；148：比较器；1700：一般的Σ-Δ型N分数锁相环频率合成器；1800：以往的累加器型N分数锁相环频率合成器。

Claims (15)

1.一种累加器型N分数锁相环频率合成器，具备：
VCO；
分数分频器，其安插于上述VCO的输出信号的反馈路径，生成小数分频数的分频器输出信号；
累加器，其对上述分数分频器提供用于周期性地切换该小数分频数的分频数的溢出信号；以及
相位检测器，其检测上述分频器输出信号与既定的参考信号的相位差，并根据检测出的该相位差来生成向上述VCO输入的控制用输入信号，该累加器型N分数锁相环频率合成器的特征在于，
上述累加器生成具有分数相位误差信息的误差信号，
上述相位检测器使用上述误差信号来校正上述分频器输出信号与上述参考信号的相位差。
2.根据权利要求1所述的累加器型N分数锁相环频率合成器，其特征在于，
上述相位检测器将上述相位差生成为UP信号和DN信号，并将生成的该UP信号和DN信号提供给用于生成上述控制用输入信号的充电泵。
3.根据权利要求2所述的累加器型N分数锁相环频率合成器，其特征在于，
上述相位检测器具备：
分数相位误差脉冲发生电路，其根据上述分频器输出信号和上述误差信号来生成具有与分数相位误差成比例的脉宽的相位误差脉冲信号，并且生成反馈信号；
频率和相位检测器，其生成具有与上述参考信号和上述反馈信号之间的频率差和相位差成比例的脉宽的频率和相位检测输出信号；以及
分数相位误差去除电路，其根据上述相位误差脉冲信号生成降低了包含在上述频率和相位检测输出信号中的分数相位误差的上述UP信号和上述DN信号。
4.根据权利要求3所述的累加器型N分数锁相环频率合成器，其特征在于，
上述分数相位误差去除电路具备取上述频率和相位检测输出信号与上述相位误差脉冲信号的逻辑和的逻辑电路。
5.根据权利要求3所述的累加器型N分数锁相环频率合成器，其特征在于，
上述分数相位误差去除电路具备逻辑电路，该逻辑电路包含使用上述相位误差脉冲信号来去除包含在上述频率和相位检测输出信号中的分数相位误差的NOT电路和NOR电路。
6.根据权利要求3所述的累加器型N分数锁相环频率合成器，其特征在于，
上述分数相位误差去除电路使用上述相位误差脉冲信号即UPC信号和DNC信号实施
UP信号=UPX信号+(DNX_N信号×DNC信号)
DN信号=UPC信号+(DNC_N信号×DNX信号)
的逻辑运算来去除出现在上述频率和相位检测输出信号中所包含的两个输出信号即UPX信号和DNX信号之间的分数相位误差，在此，DNX_N信号=DNX信号的反转信号、DNC_N信号=DNC信号的反转信号。
7.根据权利要求3所述的累加器型N分数锁相环频率合成器，其特征在于，
上述分数相位误差脉冲发生电路具备：
延迟电路，其根据上述分频器输出信号生成上述反馈信号和延迟信号，该延迟信号相对于上述反馈信号有既定的时间延迟；
相位偏移电路，其根据上述反馈信号、上述延迟信号以及上述误差信号来生成相位调整信号；以及
相位差检测电路，其生成具有与上述反馈信号和上述相位调整信号之间的相位差成比例的脉宽的上述相位误差脉冲信号。
8.根据权利要求3所述的累加器型N分数锁相环频率合成器，其特征在于，
上述分数相位误差脉冲发生电路具备：
延迟电路，其根据上述分频器输出信号生成上述反馈信号和延迟信号，该延迟信号相对于上述反馈信号有既定的时间延迟；
相位偏移电路，其根据上述反馈信号、上述延迟信号以及上述误差信号来生成相位调整信号；以及
相位差检测电路，其生成作为上述相位误差脉冲信号的UPC信号和DNC信号，该相位误差脉冲信号具有与上述反馈信号和上述相位调整信号之间的相位差成比例的脉宽。
9.根据权利要求7或8所述的累加器型N分数锁相环频率合成器，其特征在于，
上述延迟电路根据输入到自己的输入信号，生成上述反馈信号和相对于上述反馈信号延迟了上述输出信号的周期的上述延迟信号。
10.根据权利要求7或8所述的累加器型N分数锁相环频率合成器，其特征在于，
上述相位偏移电路被提供上述反馈信号和上述延迟信号，通过根据上述误差信号对上述反馈信号实施相位偏移来生成上述相位调整信号。
11.根据权利要求3所述的累加器型N分数锁相环频率合成器，其特征在于，
上述分数相位误差脉冲发生电路具备：
延迟电路，其根据上述误差信号生成相对于上述反馈信号延迟了上述VCO的输出周期的1/M的整数倍的延迟信号，其中，M为自然数；以及
相位差检测电路，其生成具有与上述反馈信号和上述延迟信号的相位差成比例的脉宽的上述相位误差脉冲信号。
12.根据权利要求8所述的累加器型N分数锁相环频率合成器，其特征在于，
上述延迟电路根据上述误差信号从上述分频器输出信号和延迟上述VCO的输出周期的1/M的整数倍而得到的多个信号中选择一个信号，其中，M为自然数。
13.根据权利要求1所述的累加器型N分数锁相环频率合成器，其特征在于，
上述误差信号是在上述溢出信号的每次发生周期内逐渐变化的信号。
14.一种累加器型N分数锁相环频率合成器，其特征在于，具备：
累加器；以及
相位检测器，其根据来自上述累加器的误差信号生成降低了出现在参考信号与分频器输出信号之间的分数相位误差的UP信号和DN信号。
15.一种累加器型N分数锁相环频率合成器的控制方法，其特征在于，
控制相位检测器，使其根据来自累加器的误差信号生成降低了出现在参考信号与分频器输出信号之间的分数相位误差的UP信号和DN信号。
CN201280001729.XA 2011-05-18 2012-05-11 累加器型n分数锁相环频率合成器及其控制方法 Active CN102959868B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011111642 2011-05-18
JP2011-111642 2011-05-18
PCT/JP2012/003089 WO2012157234A1 (ja) 2011-05-18 2012-05-11 アキュムレータ型フラクショナルｎ－ｐｌｌシンセサイザおよびその制御方法

Publications (2)

Publication Number Publication Date
CN102959868A true CN102959868A (zh) 2013-03-06
CN102959868B CN102959868B (zh) 2015-09-16

Family

ID=47176586

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280001729.XA Active CN102959868B (zh) 2011-05-18 2012-05-11 累加器型n分数锁相环频率合成器及其控制方法

Country Status (5)

Country Link
US (1) US9019016B2 (zh)
EP (1) EP2571165B1 (zh)
JP (1) JP5643839B2 (zh)
CN (1) CN102959868B (zh)
WO (1) WO2012157234A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110808736A (zh) * 2019-11-26 2020-02-18 中电科仪器仪表有限公司 一种实现锁相环相位偏移的方法
CN111149299A (zh) * 2017-09-21 2020-05-12 高通股份有限公司 使用分数n pll的片上系统时钟相位管理

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6121240B2 (ja) * 2013-05-23 2017-04-26 日本無線株式会社 シグマデルタ変調器
JP2015100081A (ja) * 2013-11-20 2015-05-28 旭化成エレクトロニクス株式会社 スペクトラム拡散クロックジェネレータ及びその制御方法
JP2015222918A (ja) * 2014-05-23 2015-12-10 株式会社リコー フラクショナルｐｌｌ回路
US9819481B2 (en) * 2015-08-20 2017-11-14 Macnica Americas, Inc Clock recovery method and apparatus
US10897260B2 (en) * 2016-09-27 2021-01-19 Marvell Asia Pte, Ltd. Systems and methods for performing phase error correction

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1113053A (zh) * 1994-04-28 1995-12-06 索尼公司 频率合成器
US20020070780A1 (en) * 2000-10-20 2002-06-13 Fujitsu Limited PLL circuit and frequency division method reducing spurious noise
JP2011254218A (ja) * 2010-06-01 2011-12-15 Mitsubishi Electric Corp 位相差検出回路、定遅延時間周波数分周回路、および位相同期回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5018170A (en) * 1989-11-21 1991-05-21 Unisys Corporation Variable data rate clock synthesizer
JPH08213905A (ja) 1995-02-08 1996-08-20 Hitachi Ltd 位相同期回路及びそれを用いた周波数シンセサイザ
JP3653892B2 (ja) 1996-11-21 2005-06-02 富士通株式会社 フラクショナルｎ周波数シンセサイザ
JPH11225072A (ja) 1998-02-05 1999-08-17 Fujitsu Ltd スプリアス抑制装置、スプリアス抑制方法およびフラクショナルｎシンセサイザ
US6130561A (en) 1998-12-28 2000-10-10 Philips Electronics North America Corporation Method and apparatus for performing fractional division charge compensation in a frequency synthesizer
JP2002057579A (ja) 2000-08-11 2002-02-22 Fujitsu Ltd フラクショナルｎ周波数シンセサイザ
JP2002217723A (ja) 2001-01-23 2002-08-02 Mitsubishi Electric Corp 小数点分周方式ｐｌｌ周波数シンセサイザ
EP1371167B1 (en) 2001-03-20 2008-03-05 GCT Semiconductor, Inc. Fractional-n frequency synthesizer with fractional compensation method
US6553089B2 (en) 2001-03-20 2003-04-22 Gct Semiconductor, Inc. Fractional-N frequency synthesizer with fractional compensation method
US6704383B2 (en) 2001-03-20 2004-03-09 Gct Semiconductor, Inc. Sample and hold type fractional-N frequency synthesizer
JP2003283334A (ja) 2002-03-25 2003-10-03 Yokogawa Electric Corp 周波数シンセサイザ
US7327820B2 (en) 2003-11-05 2008-02-05 Massachusetts Institute Of Technology Method and apparatus for reducing quantization noise in fractional-N frequency synthesizers
DE102005060472B3 (de) * 2005-12-17 2007-04-26 Atmel Germany Gmbh PLL-Frequenzgenerator
US7365607B2 (en) 2006-08-10 2008-04-29 Newport Media, Inc. Low-power, low-jitter, fractional-N all-digital phase-locked loop (PLL)
US7417510B2 (en) 2006-09-28 2008-08-26 Silicon Laboratories Inc. Direct digital interpolative synthesis
US8497716B2 (en) * 2011-08-05 2013-07-30 Qualcomm Incorporated Phase locked loop with phase correction in the feedback loop

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1113053A (zh) * 1994-04-28 1995-12-06 索尼公司 频率合成器
US20020070780A1 (en) * 2000-10-20 2002-06-13 Fujitsu Limited PLL circuit and frequency division method reducing spurious noise
JP2011254218A (ja) * 2010-06-01 2011-12-15 Mitsubishi Electric Corp 位相差検出回路、定遅延時間周波数分周回路、および位相同期回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111149299A (zh) * 2017-09-21 2020-05-12 高通股份有限公司 使用分数n pll的片上系统时钟相位管理
CN111149299B (zh) * 2017-09-21 2023-08-15 高通股份有限公司 使用分数n pll的片上系统时钟相位管理
CN110808736A (zh) * 2019-11-26 2020-02-18 中电科仪器仪表有限公司 一种实现锁相环相位偏移的方法
CN110808736B (zh) * 2019-11-26 2023-11-28 中电科思仪科技股份有限公司 一种实现锁相环相位偏移的方法

Also Published As

Publication number Publication date
EP2571165A1 (en) 2013-03-20
US9019016B2 (en) 2015-04-28
US20130088300A1 (en) 2013-04-11
JP5643839B2 (ja) 2014-12-17
EP2571165B1 (en) 2015-10-21
EP2571165A4 (en) 2014-10-29
CN102959868B (zh) 2015-09-16
WO2012157234A1 (ja) 2012-11-22
JPWO2012157234A1 (ja) 2014-07-31

Similar Documents

Publication Publication Date Title
CN102959868A (zh) 累加器型n分数锁相环频率合成器及其控制方法
US6952125B2 (en) System and method for suppressing noise in a phase-locked loop circuit
US6919744B2 (en) Spectrum profile control for a PLL and the like
US11012081B2 (en) Apparatus and methods for digital phase locked loop with analog proportional control function
US8437441B2 (en) Phase locked loop capable of fast locking
US8810290B1 (en) Fractional phase locked loop having an exact output frequency and phase and method of using the same
US9998128B2 (en) Frequency synthesizer with injection locked oscillator
KR101206436B1 (ko) 위상 동기 루프 기반의 주파수 합성기 및 그의 동작 방법
US8054114B2 (en) Fractional-N phase-locked loop
JP2013255164A (ja) 半導体装置
CN112532235A (zh) 用于小数重对准的锁相回路电路
WO2021146476A2 (en) Method and circuits for reducing noise in phase-locked loops
US8547150B2 (en) Phase-locked loop with two negative feedback loops
CN103718463A (zh) 高线性相位频率检测器
JP2015100081A (ja) スペクトラム拡散クロックジェネレータ及びその制御方法
WO2006065478A2 (en) Method and apparatus for generating a phase-locked output signal
KR101430796B1 (ko) 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로
JP2012204883A (ja) アキュムレータ型フラクショナルｎ−ｐｌｌシンセサイザおよびその制御方法
TWI411236B (zh) 相位鎖定迴路電路
US7609117B2 (en) Phase-locked loop circuit with current-pulse injection for improving linearity
KR101823790B1 (ko) 업 또는 다운 펄스 타이밍 매칭을 이용한 저 지터 선형 위상 고정 루프
CN104702277A (zh) 锁相环电路
Toihria et al. Analysis of a Third-Order Charge-Pump Phase-Locked Loops used for Wireless Sensor Transceiver
Ramekar et al. N-Fractional PLL Analysis of 4-GHz Frequency for OFDM Technology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant