JP3653892B2 - フラクショナルｎ周波数シンセサイザ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）周波数シンセサイザの分周数が周期的に変化するフラクショナルＮ周波数シンセサイザに関する。
【０００２】
【従来の技術】
先ず、ＰＬＬ周波数シンセサイザについて説明する。
図２３に、ＰＬＬ周波数シンセサイザのブロック構成図を示す。ＰＬＬ周波数シンセサイザは、基準信号（fr）と、電圧制御発振器ＶＣＯ（１）の出力信号（fo）を分周器（２）により分周した比較信号（fp）との位相差を、位相比較器（３）で検出し、その位相差に応じたパルス幅の電圧パルスが位相比較器（３）からチャージポンプ回路（４）に送られる。チャージポンプ回路（４）は、位相比較器（３）の出力に応じて、電流のはき出し、吸い込み、又はハイ・インピーダンスの３状態のいずれかの状態にあるチャージポンプ出力電流（Icp ）を出力する。このチャージポンプ出力電流（Icp ）は、ループフィルタ（５）で平滑化され、且つ電圧に変換されて、電圧制御発振器（１）の制御電圧となる。電圧制御発振器（１）の出力信号（fo）は、分周器（２）で周波数を 1/N倍され、比較信号（fp）として位相比較器（３）へフィードバックされる。従って、電圧制御発振器（１）の出力信号（fo）の周波数foは、分周器（２）の分周数をＮ、基準信号（fr）の周波数をfrとして、
fo ＝ Ｎ × fr （１）
となる。
【０００３】
このように、ＰＬＬ周波数シンセサイザは、基準信号の周波数（fr）の整数（Ｎ）倍の周波数を有する出力信号（fo）を得ることができるため、整数Ｎを切り換えることにより、出力信号の周波数（fo）をfrの間隔で切り換えることができる。
ところで、このようなＰＬＬ周波数シンセサイザにおいては、整数Ｎを切り換えた場合に、出力信号（fo）が上記（１）式で示さる周波数にできるだけ早く到達してロックされる必要がある。このようなロックアップ特性を向上させるためには、基準信号の周波数（fr）を高くしなければならない。
【０００４】
ところが、出力信号の周波数（fo）を切り換えることができる間隔は上述のようにfrであるから、ロックアップ特性を向上させるために基準信号の周波数（fr）を高くすると、切り換え可能な出力信号（fo）の周波数同士の間隔が広くなってしまう。周波数帯域が定められた通信装置においては、切り換え可能な出力信号（fo）の周波数同士の間隔が広くなることは、使用できる周波数の数（バンド数）が減少することを意味する。
【０００５】
そこで、この問題を解決するため、出力信号の周波数（fo）を基準信号の周波数（fr）より小さい間隔で切り換えることができる「フラクショナルＮ周波数シンセサイザ」が知られている。
図２４に、フラクショナルＮ周波数シンセサイザのブロック構成図を示す。フラクショナルＮ周波数シンセサイザは、上述の図２３のＰＬＬ周波数シンセサイザに、アキュムレータ（６）とスプリアスキャンセル回路（７）とを追加した構成である。アキュムレータ（６）は、比較周期（基準信号（fr）又は比較信号（fp）の周期）ごとに、該アキュムレータ（６）の一つ前の比較周期における保持値（acm ）と入力バイナリデータ（Ｆ）との和をとる。従って、アキュムレータ（６）の保持値（acm ）は、比較周期ごとにＦずつ増加してゆく。そして、アキュムレータ（６）がｎビット構成であれば、保持値（acm ）が２n 以上になるとオーバーフローを生じ、分周器（２）に対してオーバーフロー信号（Sov ）を出力する。分周器（２）は、このオーバーフロー信号（Sov ）を検知した比較周期において、通常はＮに設定されている分周数を（Ｎ＋１）に変化させる。即ち、比較周期２n 回の間にＦ回だけ、分周器（２）の分周数が（Ｎ＋１）になる。
【０００６】
従って、電圧制御発振器（１）の出力信号（fo）の周波数foは、上述の（１）式により、比較周期２n 回の間に、
Ｆ回は、 fo１＝（Ｎ＋１）× fr
（２n −Ｆ）回は、 fo２＝ Ｎ × fr
となる。よって、出力信号の平均の周波数foは、
となる。
【０００７】
即ち、ＮのみならずＦをも切り換えることによって、出力信号の平均の周波数foを、基準信号の周波数（fr）よりも小さい周波数間隔で切り換えることができる。
ところで、ＰＬＬ周波数シンセサイザに上述のようなアキュムレータ（６）を追加しただけでは、出力信号（fo）の周波数の平均値は上記（２）式で表されるものの、実際の出力信号（fo）は、fo１＝（Ｎ＋１）×fr と fo２＝Ｎ×fr との間で常に変動している。従って、出力信号（fo）の周波数スペクトルを観測すると、中心周波数から ｍ×（fr／２n ） ［ｍ＝１，２，・・・］ だけずれた位置に、スプリアスが発生する。
【０００８】
図２５に、このようなスプリアスが発生している様子を示す。同図は、基準信号の周波数fr＝ 200kHz ，アキュムレータ（６）のビット数ｎ＝３ の場合であり、中心周波数（f0）から（fr／２n ）＝25kHz の整数倍だけずれた位置に、スプリアスが発生している。
このようなスプリアスを発生させないためには、出力信号（fo）を、fo１＝（Ｎ＋１）×fr と fo２＝Ｎ×fr との間の一定の周波数に固定する必要がある。このため、フラクショナルＮ周波数シンセサイザには、図２４に示すようなスプリアスキャンセル回路（７）が設けられている。
【０００９】
図２４に示した従来のスプリアスキャンセル回路（７）は、アキュムレータ（６）の出力値（acm ）を入力し、これを電流値に変換するＤＡ変換器（10）よりなる。
図２６に、このスプリアスキャンセルの原理を示す。同図は、アキュムレータ（６）が３ビット構成（保持する値は、０，１，・・・，７）、入力バイナリデータがＦ＝２である場合の例を示している。アキュムレータ（６）の保持値は、比較周期ごとにＦ＝２が加算されてゆくので、比較周期（(0),(1),(2),(3),(4),(5),・・・）ごとに、０，２，４，６，０，２，・・・と変化する。従って、アキュムレータ（６）は４比較周期に１回（(0),(4)，(8)，・・・）オーバーフローを生じ、図２６▲３▼のアキュムレータオーバーフロー信号（Sov ）を出力する。分周器（２）の分周数はＮに設定されているが、このオーバーフロー信号（Sov ）を検知した比較周期（(0),(4),(8),・・・）においては、（Ｎ＋１）に変化する。よって、スプリアスキャンセル回路（７）を設けなければ、出力信号の周波数がfo１＝（Ｎ＋１）×fr とfo２＝Ｎ×fr との間で変動し、図２５に示した如くスプリアスが発生する。
【００１０】
しかし、図２４の例ではＤＡ変換器（10）よりなるスプリアスキャンセル回路（７）が設けられている。このスプリアスキャンセル回路（７）は、図２６▲５▼に示されているような、アキュムレータ（６）の出力値（acm ）に比例した大きさのＤ／Ａ変換器出力電流（Isc ）を発生し、これをチャージポンプの出力電流（Icp ）に重ね合わせる。この重ね合わせられた出力電流（Do）は、図２６▲６▼のような波形を有し、これがループフィルタ（５）で平滑化され、且つ電圧に変換されて、電圧制御発振器（１）の制御電圧となる。
【００１１】
ここで、チャージポンプ出力電流（Icp ）は、図２６▲４▼に示されているように、周期的な変化をしているため、スプリアスの原因となる。Ｄ／Ａ変換器出力電流（Isc ）は、図２６▲５▼に示されているように、チャージポンプ出力電流（Icp ）と反対の方向に出力されている。ここで、図２６▲４▼に示されたチャージポンプ出力電流（Icp ）の波形と図２６▲５▼に示されたＤ／Ａ変換器出力電流（Isc ）の波形との面積が等しければ、チャージポンプ出力電流（Icp ）にＤ／Ａ変換器出力電流（Isc ）を加えることで、図２６▲６▼に示したように、チャージポンプ出力電流（Icp ）の周期的な変化を打ち消すことができ、スプリアスを減少させることができる。
【００１２】
【発明が解決しようとする課題】
上述の従来のフラクショナルＮ周波数シンセサイザでは、図２６▲５▼のＤ／Ａ変換器出力電流（Isc ）で▲４▼のチャージポンプ出力電流（Icp ）を打ち消すことによって、電圧制御発振器（１）の制御電圧の変動を抑えている。従って、Ｄ／Ａ変換器（10）の出力電流（Isc ）の値は、チャージポンプ出力電流（Icp ）に対して精密にコントロールする必要がある。
【００１３】
このため、フラクショナルＮ周波数シンセサイザのＤ／Ａ変換器（10）には、精度を高めるために、例えば図２７に示すように、その出力部分に、特性がそろった同一値の電流を出力する定電流源（87）を２n 個設ける回路が考えられる。しかし、この回路では、２n 個の定電流源（87）が大きな面積を占有するため、Ｄ／Ａ変換器（10）の回路規模が大きくなるという問題点がある。
【００１４】
更に、２n 個の定電流源（87）の特性を、チャージポンプ出力電流（Icp ）に対して精密にコントロールすることは困難であるから、Ｄ／Ａ変換器（10）の出力電流（Isc ）の値は、チャージポンプ出力電流（Icp ）に対して、期待値より過大になったり不足したりすることになる。従って、スプリアスキャンセルの精度には限界があり、出力信号（fo）の周波数スペクトルに生じるスプリアスを完全にキャンセルすることが難しいという問題点がある。
【００１５】
【課題を解決するための手段】
請求項１に記載のスプリアスキャンセル回路は、リセット信号（Reset）が入力された時点からアキュムレータの出力値（acm）に比例したパルス幅を有するパルス電圧信号（Sp）を出力するパルス形成回路（８）と、そのパルス電圧信号（Sp）により駆動されてスプリアスキャンセル回路出力電流（Isc）を出力する定電流回路（９）とを有し、前記パルス形成回路（８）が、リセット信号（ Reset ）が入力された時点からスプリアスキャンセル基準信号（ fs ）の波数をカウントするカウンタ部（ 81 ）と、アキュムレータの出力値（ acm ）とカウンタ部（ 81 ）のカウント値との一致を検出して一致検出信号を出力する論理回路部（ 82 ）と、リセット信号（ Reset ）が入力されるとセットされ、一致検出信号が入力されるとリセットされるＳＲラッチ回路部（ 83 ）と、リセット信号（ Reset ）が入力された時点からラッチ回路部（ 83 ）の出力信号が反転する時点までパルス電圧信号（ Sp ）を出力する出力部（ 84 ）とからなることを特徴とする。
【００１６】
この構成に必要とされる定電流回路（９）は１個のみであるから、従来技術と比較して回路規模を大幅に削減することができ、また、チャージポンプ出力電流（Icp ）に対してスプリアスキャンセル回路出力電流（Isc ）を制御しやすい。更に、スプリアスキャンセル回路出力電流（Isc ）は、その電流値ではなく、そのパルス幅がアキュムレータの出力値（acm ）に対してデジタル的に正確にコントロールされるから、スプリアスキャンセルの精度を向上させることができる。
【００１８】
この構成により、アキュムレータの出力値（acm）に正確に比例したパルス幅を有するパルス電圧信号（Sp）を得ることができ、よってアキュムレータの出力値（acm）に正確に比例したスプリアスキャンセル回路出力電流（Isc）を得ることができる。
請求項２に記載のスプリアスキャンセル回路は、前記カウンタ部（81）が、複数のフリップフロップ（DFF）よりなる非同期型カウンタ又は同期型カウンタのいずれかにより構成されていることを特徴とする。非同期型カウンタによればカウンタ部（81）を簡易な回路で構成でき、同期型カウンタによれば各桁の出力に遅延がないカウンタ出力を得ることができてスプリアスキャンセルの精度が向上する。
【００１９】
請求項３に記載のスプリアスキャンセル回路は、前記パルス形成回路（８）の出力部（84）の後ろに、スプリアスキャンセル基準信号（fs）に同期してパルス電圧信号（Sp）を出力する同期用フリップフロップ（86）を設けたことを特徴とする。この構成によれば、パルス形成回路（８）内における信号の遅延を完全に清算することができ、よってスプリアスキャンセルの精度を更に向上させることができる。
【００２７】
請求項４に記載のスプリアスキャンセル回路は、前記定電流回路（９）が、パルス形成回路（８）により駆動される基準電流源（93，94）と、その基準電流源（93，94）の電流値を１／ｍ倍してスプリアスキャンセル回路出力電流（Isp）として出力する一つのカレントミラー回路又は直列接続された複数のカレントミラー回路（91，92）とからなることを特徴とする。この構成によれば、ｍの値を調整することによって、最適な値のスプリアスキャンセル回路出力電流（Isc）を得ることができる。
【００２８】
請求項５に記載のスプリアスキャンセル回路は、前記定電流回路（９）の基準電流源（93，94）が、チャージポンプ回路（４）の基準電流源（41，42）と略同一の特性を有することを特徴とする。この構成により、電源電圧（Ｖcc）の変動や温度変化が起こってスプリアスキャンセル出力電流（Isc）の値とチャージポンプ出力電流（Icp）の値が変化したとしても、両者の比は常に１：ｍに保たれ、スプリアスキャンセルの精度が劣化することはない。
【００２９】
更に、前記定電流回路（９）の基準電流源（93，94）の特性と、チャージポンプ回路（４）の基準電流源（41，42）の特性を、独立して微調整できるような構成をとれば、温度変化等でカレントミラー回路（91，92）でわずかに１：ｍの電流比がずれた場合、そのずれを補正することができる。
請求項６及び請求項７に記載のスプリアスキャンセル回路は、前記定電流回路（９）の最終段が、ＰＮＰ型（又はＰＭＯＳ型）カレントミラー回路（91）で構成されていることを特徴とする。この構成は、スプリアスキャンセル回路出力電流（Isc）として掃き出し電流を出力する場合に適している。
【００３０】
請求項８及び請求項９に記載のスプリアスキャンセル回路は、前記定電流回路（９）の最終段が、ＮＰＮ型（又はＮＭＯＳ型）カレントミラー回路（92）で構成されていることを特徴とする。この構成は、スプリアスキャンセル回路出力電流（Isc）として吸い込み電流を出力する場合に適しており、最終段のカレントミラー回路をＮＰＮ型（又はＮＭＯＳ型）カレントミラー回路（92）としたため、スプリアスキャンセル回路出力電流(Isc)を高速にオン・オフすることができる。
【００３２】
【発明の実施の形態】
図１から図３を用いて、本願発明の原理を説明する。
図１は、本願発明の原理的な構成を示すブロック図である。図２４に示した従来技術では、スプリアスキャンセル回路（７）がＤ／Ａ変換器（10）で構成されていたが、図１に示す本願発明では、スプリアスキャンセル回路（７）が、パルス形成回路（８）とこれによって駆動される１個の定電流回路（９）とで構成されている。
【００３３】
パルス形成回路（８）には、スプリアスキャンセル基準信号（fs）、リセット信号（Reset ）、及びアキュムレータ（６）の出力値（acm ）が入力される。パルス形成回路（８）は、図３に示すように、スプリアスキャンセル基準信号（fs）に同期して、リセット信号（Reset ）が入力されると同時に立ち上がり、アキュムレータの出力値（acm ）に比例したパルス幅を有するパルス電圧信号（Sp）を生成する。このパルス電圧信号（Sp）によって定電流回路（９）が駆動され、定電流回路（９）は、図２の▲５▼に示すような、アキュムレータの出力値（acm ）に比例したパルス幅を有する定電流（スプリアスキャンセル回路出力電流 Isc）を出力する。この定電流回路（９）からのスプリアスキャンセル回路出力電流（Isc ）は、チャージポンプ（４）の出力電流（Icp ）に重ね合わせられて、Do出力電流（図２▲６▼）となり、以下に述べるように、スプリアスをキャンセルするように作用する。
【００３４】
図２に、本願発明によるスプリアスキャンセルの原理を示す。同図は、図２６に示した従来技術と同様に、アキュムレータ（６）が３ビット構成（保持する値は、０，１，・・・，７）、入力バイナリデータがＦ＝２である場合の例を示している。アキュムレータ（６）の保持値は、比較周期（(0),(1),(2),(3),(4),(5),・・・）ごとにＦ＝２が加算されてゆくので、比較周期ごとに０，２，４，６，０，２，・・・と変化する。従って、アキュムレータ（６）は４比較周期に１回（(0),(4),(8)）オーバーフローを生じ、図２の▲３▼に示されているように、アキュムレータオーバーフロー信号（Sov ）を出力する。分周器（２）の分周数はＮに設定されているが、このオーバーフロー信号を検知した比較周期（ (0)，(4),(8)）においては、（Ｎ＋１）に変化する。よって、スプリアスキャンセル回路（７）を設けなければ、電圧制御発振器（１）の出力信号（fo）の周波数がfo１＝（Ｎ＋１）×fr とfo２＝Ｎ×fr （frは、基準信号（fr）の周波数）との間で変動し、図２５に示した如くスプリアスが発生する。
【００３５】
これを防止するため、本発明では、パルス形成回路（８）とこれによって駆動される１個の定電流回路（９）よりなるスプリアスキャンセル回路（７）が設けられている。このスプリアスキャンセル回路（７）は、図２の▲５▼に示されている、アキュムレータの出力値（acm ）に比例したパルス幅を有するスプリアスキャンセル回路出力電流（Isc ）を出力し、これをチャージポンプ回路（４）の出力電流（Icp ）に重ね合わせる。この重ね合わせられた電流（Do出力電流）は、ループフィルタ（５）で平滑化され、且つ電圧に変換されて、電圧制御発振器（１）の制御電圧となる。
【００３６】
ここで、チャージポンプ出力電流（Icp ）は、図２▲４▼に示されているように、周期的な変化をしているため、スプリアスの原因となる。スプリアスキャンセル回路出力電流（Isc ）は、図２▲５▼に示されているように、チャージポンプ出力電流（Icp ）と反対の方向に出力されている。ここで、図２▲４▼に示されたチャージポンプ出力電流（Icp ）の波形と図２▲５▼に示されたスプリアスキャンセル回路出力電流（Isc ）の波形との面積が等しければ、チャージポンプ出力電流（Icp ）にスプリアスキャンセル回路出力電流（Isc ）を加えることで、図２▲６▼に示したように、チャージポンプ出力電流（Icp ）の周期的な変化を打ち消すことができ、スプリアスを減少させることができる。
【００３７】
つぎに、本発明のスプリアスキャンセル回路（７）のパルス形成回路（８）の実施の形態を示す。
図４は、パルス形成回路（８）の第１の実施の形態を示す回路図である。パルス形成回路（８）は、ｎ個のＤ型フリップフロップ（DFF1〜DFFn）により形成された非同期カウンタよりなるカウンタ部（81）、カウンタ部（81）のカウント値とアキュムレータの出力値（acm ）との一致を検出する論理回路部（82）、リセット信号（Reset ）及び論理回路部（82）の出力信号を入力するＳＲ（セット・リセット）ラッチ回路部（83）、リセット信号（Reset ）及びＳＲラッチ回路部（83）の出力信号を入力してパルス電圧信号（Sp）を出力する出力部（84）、よりなる。
【００３８】
図３は、図４のパルス形成回路（８）から出力されるパルス電圧信号（Sp）を示す図である。パルス形成回路（８）に入力されるスプリアスキャンセル基準信号（fs）は、カウンタ部（81）のｎ個のフリップフロップ（DFF1〜DFFn）のうちの初段のフリップフロップ（DFF1）のクロック入力端子（CK）に入力され、カウンタ部（81）のカウント周期を規定している。そして、パルス形成回路（８）にリセット信号（Reset ）が入力されると、当該リセット信号（Reset ）は各フリップフロップ（DFF1〜DFFn）のリセット端子（PRN ）に入力されて各フリップフロップ（DFF1〜DFFn）をリセットし、カウンタ部（81）のカウント値を初期化する。これと同時に、リセット信号（Reset ）は出力部（84）にも入力され、出力部（84）から出力されるパルス電圧信号（Sp）を“Ｈ”状態にする。一方、カウンタ部（81）は、スプリアスキャンセル基準信号（fs）の周期ごとにカウント値を１ずつ増してゆく。
【００３９】
論理回路部（82）は、カウンタ部（81）の各フリップフロップ（DFF1〜DFFn）の出力値を監視しており、カウント値がアキュムレータの出力値（acm ）と一致すると、一致検出信号をＳＲラッチ回路部（83）へ出力し、ＳＲラッチ回路部（83）の保持データを反転させて、出力部（84）から出力されるパルス電圧信号（Sp）を“Ｌ”状態にする。以上のようにして、リセット信号（Reset ）が入力された時点から、アキュムレータの出力値（acm ）に比例する時間のあいだ“Ｈ”状態を維持するパルス電圧信号（Sp）が出力される。
【００４０】
図５は、パルス形成回路（８）の第２の実施の形態を示す回路図である。上述の図４の実施の形態では、カウンタ部（81) がｎ個のフリップフロップ（DFF1〜DFFn）よりなる非同期型カウンタで形成されていたが、図５の本実施の形態は、これを同期型カウンタ（85）で置き換えたものである。図４のカウンタ部（81）は、前段のフリップフロップの出力（Ｑ）を次段のフリップフロップのクロック入力端子（CK）へ入力しているため、スプリアスキャンセル基準信号（fs）が入力されているフリップフロップ（DFF1）から遠くにあるフリップフロップほど、出力（Ｑ）のタイミングがスプリアスキャンセル基準信号（fs）のタイミングから遅延する。このため、各フロップの出力（Ｑ）を監視してアキュムレータの出力値（acm ）との一致を検出する論理回路部（82）の動作が遅延し、この論理回路部（82）がＳＲラッチ回路部（83）の保持データを反転させて出力部（84）から出力されるパルス電圧信号（Sp）を“Ｌ”状態にするタイミングが遅れる。このタイミングの遅れは、図１の定電流回路（９）がオンしている期間を間延びさせ、余分なスプリアスキャンセル回路出力電流（Isc ）が発生して、スプリアスキャンセルの精度を低下させる。
【００４１】
これに対し、図５の本実施の形態のように同期型カウンタ（85）を使用した回路では、すべての出力（q1〜qn）がスプリアスキャンセル基準信号（fs）に同期して出力される。よって、カウント値によって出力のタイミングがずれるというようなことは起こらず、スプリアスキャンセルの精度を高めることができる。
図６は、パルス形成回路（８）の第３の実施の形態を示す回路図である。本実施の形態は、図４の出力部（84）に、スプリアスキャンセル基準信号（fs）に同期して動作する同期用フリップフロップ（86）を追加したものである。図４の回路では、リセット信号（Reset ）が入力された場合、出力部（84）の論理状態を反転させるのに必要な時間だけ遅延して出力部（84）から出力されるパルス電圧信号（Sp）が“Ｈ”状態になる。また、図４の回路では、カウンタ部（81）のカウント値とアキュムレータの出力値（acm ）とが一致した場合、論理回路部（82）が一致を検出して一致検出信号を出力するまでに一定の遅延を生じ、更にこの一致検出信号がＳＲラッチ回路部（83）の保持データを反転させて出力部（84）から出力されるパルス電圧信号（Sp）を“Ｌ”状態にするまでに一定の遅延を生じる。この遅延は、図１の定電流回路（９）がオンしている期間を間延びさせ、余分なスプリアスキャンセル回路出力電流（Isc ）が発生して、スプリアスキャンセルの精度を低下させる。
【００４２】
これに対し、図６の本実施の形態のように、出力部（84）にスプリアスキャンセル基準信号（fs）に同期して動作する同期用フリップフロップ（86）を追加した回路では、出力部（84）から出力されるパルス電圧信号（Sp）を一旦同期用フリップフロップ（86）に保持した上でスプリアスキャンセル基準信号（fs）に同期して出力するようにしているので、カウンタ部（81）、論理回路部（82）、ＳＲラッチ回路部（83）、及び出力部（84）における遅延はすべて同期用フリップフロップ（86）で清算される。従って、パルス電圧信号（Sp）は、アキュムレータの出力値（acm ）に正確に比例したパルス幅を有するパルス電圧として出力され、精度の高いスプリアスキャンセルを行なうことができる。
【００４３】
つぎに、図１に戻って、スプリアスキャンセル回路（７）のパルス形成回路（８）へ、スプリアスキャンセル基準信号（fs）を入力する構成について説明する。
スプリアスキャンセル基準信号（fs）は、図３に示したように、パルス形成回路（８）から出力されるパルス形成回路出力信号のパルス幅を規定する基準となる信号である。そして、パルス形成回路出力信号のパルス幅が、図２の▲５▼に示されるスプリアスキャンセル回路出力電流（Isc ）のパルス幅になるので、当該パルス幅は、同図から明らかなように、一つの比較周期内で精密にコントロールされる必要がある。従って、スプリアスキャンセル基準信号（fs）は、シンセサイザの基準信号（fr）や比較信号（fp）に対して、少なくとも２n 倍（ｎはアキュムレータ（６）のビット数）以上の周波数を有するものでなければならない。そして、スプリアスキャンセル基準信号（fs）の周波数が高いほど、パルス形成回路（８）の動作速度が速くなり、消費電力が大きくなる等の不都合が生じる。
【００４４】
従って、むやみにスプリアスキャンセル基準信号（fs）の周波数を高く設定することはできない。このような観点から、スプリアスキャンセル基準信号（fs）をパルス形成回路（８）へ入力する構成として、以下の６つの実施の形態に示すものが妥当である。
図７に、本発明の第１の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、電圧制御発振器（１）の出力信号（fo）を使用するものである。電圧制御発振器（１）の出力信号（fo）の周波数は、シンセサイザの比較信号（fp）の周波数のＮ倍（Ｎは分周器（２）の分周数）であるから、例えば、分周器の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）以上の値であれば、上述した観点から、このような構成が適している。この構成では、電圧制御発振器（１）の出力信号（fo）をそのまま使用するので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００４５】
更に、シンセサイザのチャンネルが切り替わった場合、つまり分周器（２）の分周比Ｎが切り替わった場合、ロック時のチャージポンプ出力電流（Icp ）の波形（図２▲４▼）の幅は変化する。つまり、電圧制御発振器（１）の出力周波数（fo）が高くなると、このチャージポンプ出力電流（Icp ）の波形の幅が狭くなる。図７の実施の形態をとれば、スプリアスキャンセル回路出力電流（Isc ）の波形の幅も、チャージポンプ出力電流（Icp ）の波形の幅と同様に変化するため、スプリアスキャンセル回路出力電流（Isc ）の波形とチャージポンプ出力電流（Icp ）の波形との面積が常に一致し、スプリアス特性にチャンネル依存が現れない。
【００４６】
図８に、本発明の第２の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、比較信号（fp）を作っている分周器（２）の途中端子から取り出した信号（fp′）を使用するものである。途中端子から取り出すため、その分周数ｎは比較信号（fp）を作るための分周数Ｎより小さく、電圧制御発振器（１）の出力信号（fo）の周波数をfo、比較信号（fp）の周波数をfpとして、fp＜fp′＜fo なる関係がある。
【００４７】
このような構成は、比較信号（fp）を作るための分周器（２）の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）より大きく、出力信号の周波数（fo）が比較信号の周波数（fp）よりかなり大きい場合に使用するのが有効である。このような場合に出力信号（fo）をそのままスプリアスキャンセル基準信号（fs）として使用すると、スプリアスキャンセル基準信号（fs）をカウントするパルス形成回路（８）のカウンタ部（81）の動作速度が速くなりすぎるため、消費電力の増大等の不都合が生じる。本実施例では、比較信号（fp）を作る分周器（２）の途中端子からスプリアスキャンセル基準信号（fs）を取り出すようにしているので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。更に、第１の実施の形態と同様に、スプリアスのチャンネル依存が現れない。
【００４８】
図９に、本発明の第３の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、比較信号（fp）を作る分周器（２）とは別に設けた分周器（11）で出力信号（fo）を分周した信号（fd）を使用するものである。分周器（11）の分周数ｎは、比較信号（fp）を作るための分周数Ｎより小さく設定し、電圧制御発振器（１）の出力信号（fo）の周波数をfo、比較信号（fp）の周波数をfpとして、fp＜fd＜fo となるようにする。
【００４９】
この構成は、図８の構成と同様、比較信号（fp）を作るための分周器（２）の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）より大きく、出力信号の周波数（fo）が比較信号の周波数（fp）よりかなり大きい場合に使用するのが有効である。特に、比較信号（fp）を作るための分周器（２）は、その分周数がＮとＮ＋１との間で変動するという複雑な構成となっているため、その中間端子からスプリアスキャンセル基準信号（fs）として適当な周波数の信号を取り出しにくい場合がある。このような場合には、図８の構成に代えて、図９の本実施の形態の構成をとるのが有効である。この構成によれば、第１の実施の形態及び第２の実施の形態と同様、スプリアスのチャンネル依存が現れない。
【００５０】
図10に、本発明の第４の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、シンセサイザの基準信号（fr）を作っている分周器（12）に入力される源基準信号（fosc）を使用するものである。分周器（12）の分周数Ｒが２n （ｎはアキュムレータ（６）のビット数）以上の値であれば、源基準信号（fosc）の周波数はシンセサイザの基準信号（fr）の２n 倍以上であるから、このような構成が適している。この構成では、源基準信号（fosc）をそのまま使用するので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００５１】
図11に、本発明の第５の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、シンセサイザの基準信号（fr）を作っている分周器（12）の途中端子から取り出した信号（fr′）を使用するものである。途中端子から取り出すため、その分周数ｎはシンセサイザの基準信号（fr）を作るための分周数Ｒより小さく、源基準信号（fosc）の周波数をfosc、シンセサイザの基準信号（fr）の周波数をfrとして、fr＜fr′＜fosc なる関係がある。
【００５２】
このような構成は、シンセサイザの基準信号（fr）を作るための分周器（12）の分周数Ｒが（２n ×fosc／fr）より大きく、源基準信号（fosc）の周波数（fo）がシンセサイザの基準信号（fr）の周波数（fr）よりかなり大きい場合に使用するのが有効である。このような場合に源基準信号（fosc）をそのままスプリアスキャンセル基準信号（fs）として使用すると、スプリアスキャンセル基準信号（fs）をカウントするパルス形成回路（８）のカウンタ部（81）のフリップフロップ（DFF ）の動作速度が速くなり、消費電力の増大等の不都合を生じる。本実施の形態では、シンセサイザの基準信号（fr）を作る分周器（12）の途中端子からスプリアスキャンセル基準信号（fs）を取り出すようにしているので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００５３】
図12に、本発明の第６の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、出力信号（fo）の周波数を逓増器（13）で逓増した信号（fm）を使用するものである。この構成は、比較信号（fp）を作るための分周器（２）の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）より小さく、出力信号の周波数（fo）が比較信号の周波数（fp）の２n 倍以下である場合に使用するのが有効である。このような場合に出力信号（fo）をそのままスプリアスキャンセル基準信号（fs）として使用すると、一つの比較周期（fpの周期に等しい）を細かく分割したパルス電圧信号（Sp）を作ることが困難になるからである。逓増器（13）の逓増数Ｍは、逓増した信号（fm）の周波数fmが比較信号（fp）の周波数の２n （ｎはアキュムレータ（６）のビット数）倍以上になるように設定する。本実施例によれば、比較信号（fp）を作るための分周器（２）の分周数Ｎが１に近い場合でも、精密なスプリアスキャンセルを行なうことができる。
【００５４】
更に、先に述べたように、逓増数Ｍを２n （ｎはアキュムレータ（６）のビット数）と等しくし、チャージポンプ出力電流（Icp ）と同タイミングでスプリアスキャンセル回路出力電流（Isc ）を出力すれば、チャージポンプ出力電流（Icp ）の波形とスプリアスキャンセル回路出力電流（Isc ）の波形との形状が同じになるため、チャージポンプ出力電流（Icp ）の波形を完全に打ち消すことができる。
【００５５】
つぎに、スプリアスキャンセル回路（７）のパルス形成回路（８）へ、リセット信号（Reset ）を入力する構成について説明する。
リセット信号（Reset ）は、図４の説明において述べたように、パルス形成回路（８）の各フリップフロップ（DFF1〜DFFn）のリセット端子（PRN ）に入力されてカウンタ部（81）のカウント値を初期化すると同時に、出力部（84）にも入力されて出力部（84）から出力されるパルス形成回路出力信号を“Ｈ”状態にする信号である。そして、結果として、スプリアスキャンセル回路出力電流（Isc ）の生成タイミングを、図２の▲５▼に示すようにコントロールする信号である。図２の▲５▼の波形図から判るように、スプリアスキャンセル回路出力電流（Isc ）は、一比較周期（(1),(2),(3),・・・・）について一回“Ｈ”状態になるようにコントロールされる必要がある。更に、カウンタ部（81）のカウント値も、一比較周期（(1),(2),(3),・・・・）について一回リセットされる必要がある。従って、リセット信号（Reset ）は、比較周期と同じ周期を有する信号である必要がある。
【００５６】
そして、図２の▲１▼又は▲２▼の波形図から判るように、シンセサイザの基準信号（fr）又は比較信号（fp）が、最も簡単にこの条件を満たす信号である。従って、これらのうちのいずれかを、リセット信号（Reset ）としてパルス形成回路（８）へ入力することができる。以下に、リセット信号（Reset ）をパルス形成回路（８）へ入力する構成に関する２つの実施の形態を示す。
【００５７】
図13に、本発明の第７の実施の形態を示す。本実施の形態は、パルス形成回路（８）へ入力するリセット信号（Reset ）として、シンセサイザの基準信号（fr）を使用するものである。シンセサイザの基準信号（fr）は、図２の▲１▼に示すように、比較周期（(1),(2),(3),・・・・）と同じ周期を有する信号である。この基準信号（fr）を、リセット信号（Reset ）として、パルス形成回路（８）へ入力する。図４のパルス形成回路（８）の実施例から明らかなように、リセット信号（Reset ）は、パルス形成回路（８）の出力部（84）へ入力され、出力部（84）から出力されるパルス電圧信号（Sp）を“Ｈ”状態にする。
【００５８】
このパルス電圧信号（Sp）は、図13に示す定電流回路（９）を駆動して、図２の▲５▼に示すスプリアスキャンセル回路出力電流（Isc ）を発生させる。一方、図４のパルス形成回路（８）の実施の形態から明らかなように、リセット信号（Reset ）は、カウンタ部（81）の各フリップフロップ（DFF1〜DFFn）のリセット端子（PRN ）に入力されて各フリップフロップ（DFF1〜DFFn）をリセットする。パルス形成回路（８）は、図４の説明で述べたように、このリセットがかかった時点から、アキュムレータの出力値（acm ）に比例する時間のあいだ“Ｈ”状態を維持するパルス電圧を出力するから、図２の▲５▼に示すように、この時間のあいだ、定電流回路（９）からスプリアスキャンセル回路出力電流（Isc ）が出力される。本実施の形態では、シンセサイザの基準信号（fr）をそのままリセット信号（Reset ）として使用しているので、リセット信号（Reset ）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００５９】
図14に、本発明の第８の実施の形態を示す。本実施の形態は、パルス形成回路（８）へ入力するリセット信号（Reset ）として、シンセサイザの比較信号（fp）を使用するものである。図２の▲２▼に示すように、シンセサイザの比較信号（fp）の周期は、アキュムレータ（６）がオーバーフローする比較周期（(0),(4),(8),・・・）において間延びするが、平均すれば比較周期（(1),(2),・・・・）と同じ周期を有する信号である。この比較信号（fp）を、リセット信号（Reset ）としてパルス形成回路（８）へ入力すると、前実施例と同様に、リセット信号（Reset ）が入力された時点からアキュムレータの出力値（acm ）に比例する時間のあいだ、定電流回路（９）からスプリアスキャンセル回路出力電流（Isc ）が出力される。本実施例では、シンセサイザの比較信号（fp）をそのままリセット信号（Reset ）として使用しているので、リセット信号（Reset ）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００６０】
以上、スプリアスキャンセル基準信号（fs）をパルス形成回路（８）へ入力する構成として６つの実施の形態を示し、リセット信号（Reset ）をパルス形成回路（８）へ入力する構成として２つの実施の形態を示した。スプリアスキャンセル基準信号（fs）を入力する構成とリセット信号（Reset ）を入力する構成とは互いに独立しているから、それぞれ独立にその構成を選択して自由に組み合わせることができる。そのような組合せの例を、以下の２つの実施の形態に示す。
【００６１】
図15に、本発明の第９の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、比較信号（fp）を作っている分周器（２）の途中端子から取り出した信号（fp′）を使用し、リセット信号（Reset ）として、シンセサイザの比較信号（fp）を使用するものである。本実施例では、スプリアスキャンセル基準信号（fs）やリセット信号（Reset ）を発生する構成を別に設ける必要がなく、簡易な回路構成となる。
【００６２】
図16に、本発明の第10の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、シンセサイザの基準信号（fr）を作っている分周器（12）の途中端子から取り出した信号（fr′）を使用し、リセット信号（Reset ）として、シンセサイザの基準信号（fr）を使用するものである。本実施の形態でも、スプリアスキャンセル基準信号（fs）やリセット信号（Reset ）を発生する構成を別に設ける必要がなく、簡易な回路構成となる。
【００６３】
つぎに、スプリアスキャンセル回路（７）の定電流回路（９）について説明する。
図17は、定電流回路（９）の原理的な構成をチャージポンプ回路（４）と対比して示すブロック図であり、図18は、その具体的な実施の形態を示す図である。定電流回路（９）は、交互に組み合わされた計ｎ個（ｎ＝１，３，５，・・・）のＰＮＰ型カレントミラー回路（91）とＮＰＮ型カレントミラー回路（92）、基準電流源（93）、及びパルス形成回路（８）によって駆動されるスイッチ（94）からなる。パルス形成回路（８）から出力されたパルス電圧信号（Sp）がスイッチ（94）をオンさせ、基準電流源（93）が初段のＰＮＰ型カレントミラー回路（91）に基準電流を流す。基準電流は、計ｎ個のカレントミラー回路で１／ｍ倍され、最終段のＰＮＰ型カレントミラー回路（91）からスプリアスキャンセル出力電流（Isc ）として出力される。この電流が、チャージポンプ回路（４）から出力されるチャージポンプ出力電流（Icp ）と重ね合わせられ、Do出力電流（Do）となる。
【００６４】
ここで、定電流回路（９）の基準電流源（93）とチャージポンプ回路（４）の基準電流源（41）とを同一の構成とし、更に、定電流回路（９）のスイッチ（94）とチャージポンプ回路（４）のスイッチ（42）とを同一の構成とする。こうすることによって、定電流回路（９）の基準電流値とチャージポンプ回路（４）の基準電流値とが等しくなるから、定電流回路（９）の基準電流値を１／ｍ倍したスプリアスキャンセル出力電流（Isc ）は、チャージポンプ出力電流（Icp ）の１／ｍ倍になる。従って、電源電圧（Ｖcc）の変動や温度変化が起こってスプリアスキャンセル出力電流（Isc ）の値とチャージポンプ出力電流（Icp ）の値が変化したとしても、両者の比は常に１：ｍに保たれる。よって、安定したスプリアスキャンセルの効果を得ることができる。
【００６５】
ところで、以上の実施例は、図２に示したように、アキュムレータの保持値（acm ）を加算してゆくことを前提としていた（図19(a) ）。これに対し、図19(b) に示すように、アキュムレータの保持値（acm ）を減算してゆく構成をとることもできる。この場合、ロック時のチャージポンプ出力電流（Icp ）は吐き出し側となる。
【００６６】
図20に、このような構成を実現するための定電流回路（９）の原理的な構成を、図21にその具体的な実施の形態を示す。この場合のスプリアスキャンセル回路出力電流（Isc ）は、図20に示すように吸い込み電流となる。従って、図20(b) 及び図21に示すように、定電流回路（９）の最終段のカレントミラー回路を、ＮＰＮ型カレントミラー回路（92）で構成するようにする。この実施例では、ｎ個（ｎ＝１，３，５，・・・）あるカレントミラー回路のうちで最も小さい電流を出力する最終段のカレントミラー回路を、ＮＰＮ型トランジスタよりなるＮＰＮ型カレントミラー回路（92）としたため、スプリアスキャンセル回路出力電流を高速にオン・オフすることができる。
【００６７】
以上の実施の形態では、バイポーラ型のトランジスタよりなるＰＮＰ型カレントミラー回路（91）及びＮＰＮ型カレントミラー回路（92）を使用したが、他のタイプのトランジスタ、例えば、ＭＯＳ−ＦＥＴよりなるＰＭＯＳ型カレントミラー回路及びＮＭＯＳ型カレントミラー回路を使用しても、同様の効果を得ることができる。従って、本発明は、バイポーラ型のトランジスタよりなるカレントミラー回路を使用した場合に限定されるものではない。
【００６８】
最後に、図22に、本発明によってスプリアスキャンセルした出力信号（fo）の周波数スペクトルの観測結果を示す。図25と比較すると、スプリアスがほぼ完全にキャンセルされていることが判る。
【００６９】
【発明の効果】
以上述べたように、本発明によれば、必要とされる定電流回路（９）は１個のみであるから、従来技術と比較して回路規模を大幅に削減することができ、また、チャージポンプ出力電流（Icp ）に対してスプリアスキャンセル回路出力電流（Isc ）を制御しやすくなる。更に、スプリアスキャンセル回路出力電流（Isc ）は、その電流値ではなく、そのパルス幅がアキュムレータの保持値（acm ）に対してデジタル的に正確にコントロールされるから、スプリアスキャンセルの精度を向上させることができる。
【００７０】
【図面の簡単な説明】
【００７１】
【図１】本発明の原理的な構成を示すブロック図である。
【００７２】
【図２】本発明の原理的な動作を示す波形図である。
【００７３】
【図３】本発明のパルス電圧信号（Sp）を示す波形図である。
【００７４】
【図４】本発明のパルス形成回路（８）の第１の実施の形態を示す図である。
【００７５】
【図５】本発明のパルス形成回路（８）の第２の実施の形態を示す図である。
【００７６】
【図６】本発明のパルス形成回路（８）の第３の実施の形態を示す図である。
【００７７】
【図７】本発明の第１の実施の形態を示す図である。
【００７８】
【図８】本発明の第２の実施の形態を示す図である。
【００７９】
【図９】本発明の第３の実施の形態を示す図である。
【００８０】
【図１０】本発明の第４の実施の形態を示す図である。
【００８１】
【図１１】本発明の第５の実施の形態を示す図である。
【００８２】
【図１２】本発明の第６の実施の形態を示す図である。
【００８３】
【図１３】本発明の第７の実施の形態を示す図である。
【００８４】
【図１４】本発明の第８の実施の形態を示す図である。
【００８５】
【図１５】本発明の第９の実施の形態を示す図である。
【００８６】
【図１６】本発明の第１０の実施の形態を示す図である。
【００８７】
【図１７】本発明の定電流回路（９）の第１の原理的な構成を示す図である。
【００８８】
【図１８】本発明の定電流回路（９）の第１の実施の形態を示す図である。
【００８９】
【図１９】本発明の二つのスプリアスキャンセル方式を対比して示す波形図である。
【００９０】
【図２０】本発明の定電流回路（９）の第２の原理的な構成を示す図である。
【００９１】
【図２１】本発明の定電流回路（９）の第２の実施の形態を示す図である。
【００９２】
【図２２】本発明の出力信号（fo）の周波数スペクトルを示す図である。
【００９３】
【図２３】ＰＬＬ周波数シンセサイザのブロック構成図である。
【００９４】
【図２４】従来のフラクショナルＮ周波数シンセサイザのブロック構成図である。
【００９５】
【図２５】スプリアスが発生している出力信号（fo）の周波数スペクトルを示す図である。
【００９６】
【図２６】従来のフラクショナルＮ周波数シンセサイザの動作を示す波形図である。
【００９７】
【図２７】従来のスプリアスキャンセル回路のＤ／Ａ変換器（10）を示す図である。
【００９８】
【符号の説明】
１ ・・・ 電圧制御発振器（ＶＣＯ）
２ ・・・ 分周器
３ ・・・ 位相比較器
４ ・・・ チャージポンプ回路
５ ・・・ ループフィルタ（ＬＦ）
６ ・・・ アキュムレータ
７ ・・・ スプリアスキャンセル回路
８ ・・・ パルス形成回路
９ ・・・ 定電流回路
１０・・・ Ｄ／Ａ変換器
１１・・・ 分周器
１２・・・ 分周器
１３・・・ 逓増器
４１・・・ 基準電流源
４２・・・ スイッチ
８１・・・ カウンタ部
８２・・・ 論理回路部
８３・・・ ＳＲラッチ回路部
８４・・・ 出力部
８５・・・ 同期カウンタ
８６・・・ 同期用フリップフロップ
８７・・・ 定電流源
９１・・・ ＰＮＰ型又はＰＭＯＳ型カレントミラー回路
９２・・・ ＮＰＮ型又はＮＭＯＳ型カレントミラー回路
９３・・・ 基準電流源
９４・・・ スイッチ
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）周波数シンセサイザの分周数が周期的に変化するフラクショナルＮ周波数シンセサイザに関する。
【０００２】
【従来の技術】
先ず、ＰＬＬ周波数シンセサイザについて説明する。
図２３に、ＰＬＬ周波数シンセサイザのブロック構成図を示す。ＰＬＬ周波数シンセサイザは、基準信号（fr）と、電圧制御発振器ＶＣＯ（１）の出力信号（fo）を分周器（２）により分周した比較信号（fp）との位相差を、位相比較器（３）で検出し、その位相差に応じたパルス幅の電圧パルスが位相比較器（３）からチャージポンプ回路（４）に送られる。チャージポンプ回路（４）は、位相比較器（３）の出力に応じて、電流のはき出し、吸い込み、又はハイ・インピーダンスの３状態のいずれかの状態にあるチャージポンプ出力電流（Icp ）を出力する。このチャージポンプ出力電流（Icp ）は、ループフィルタ（５）で平滑化され、且つ電圧に変換されて、電圧制御発振器（１）の制御電圧となる。電圧制御発振器（１）の出力信号（fo）は、分周器（２）で周波数を 1/N倍され、比較信号（fp）として位相比較器（３）へフィードバックされる。従って、電圧制御発振器（１）の出力信号（fo）の周波数foは、分周器（２）の分周数をＮ、基準信号（fr）の周波数をfrとして、
fo ＝ Ｎ × fr （１）
となる。
【０００３】
このように、ＰＬＬ周波数シンセサイザは、基準信号の周波数（fr）の整数（Ｎ）倍の周波数を有する出力信号（fo）を得ることができるため、整数Ｎを切り換えることにより、出力信号の周波数（fo）をfrの間隔で切り換えることができる。
ところで、このようなＰＬＬ周波数シンセサイザにおいては、整数Ｎを切り換えた場合に、出力信号（fo）が上記（１）式で示さる周波数にできるだけ早く到達してロックされる必要がある。このようなロックアップ特性を向上させるためには、基準信号の周波数（fr）を高くしなければならない。
【０００４】
ところが、出力信号の周波数（fo）を切り換えることができる間隔は上述のようにfrであるから、ロックアップ特性を向上させるために基準信号の周波数（fr）を高くすると、切り換え可能な出力信号（fo）の周波数同士の間隔が広くなってしまう。周波数帯域が定められた通信装置においては、切り換え可能な出力信号（fo）の周波数同士の間隔が広くなることは、使用できる周波数の数（バンド数）が減少することを意味する。
【０００５】
そこで、この問題を解決するため、出力信号の周波数（fo）を基準信号の周波数（fr）より小さい間隔で切り換えることができる「フラクショナルＮ周波数シンセサイザ」が知られている。
図２４に、フラクショナルＮ周波数シンセサイザのブロック構成図を示す。フラクショナルＮ周波数シンセサイザは、上述の図２３のＰＬＬ周波数シンセサイザに、アキュムレータ（６）とスプリアスキャンセル回路（７）とを追加した構成である。アキュムレータ（６）は、比較周期（基準信号（fr）又は比較信号（fp）の周期）ごとに、該アキュムレータ（６）の一つ前の比較周期における保持値（acm ）と入力バイナリデータ（Ｆ）との和をとる。従って、アキュムレータ（６）の保持値（acm ）は、比較周期ごとにＦずつ増加してゆく。そして、アキュムレータ（６）がｎビット構成であれば、保持値（acm ）が２n 以上になるとオーバーフローを生じ、分周器（２）に対してオーバーフロー信号（Sov ）を出力する。分周器（２）は、このオーバーフロー信号（Sov ）を検知した比較周期において、通常はＮに設定されている分周数を（Ｎ＋１）に変化させる。即ち、比較周期２n 回の間にＦ回だけ、分周器（２）の分周数が（Ｎ＋１）になる。
【０００６】
従って、電圧制御発振器（１）の出力信号（fo）の周波数foは、上述の（１）式により、比較周期２n 回の間に、
Ｆ回は、 fo１＝（Ｎ＋１）× fr
（２n −Ｆ）回は、 fo２＝ Ｎ × fr
となる。よって、出力信号の平均の周波数foは、
【０００７】
即ち、ＮのみならずＦをも切り換えることによって、出力信号の平均の周波数foを、基準信号の周波数（fr）よりも小さい周波数間隔で切り換えることができる。
ところで、ＰＬＬ周波数シンセサイザに上述のようなアキュムレータ（６）を追加しただけでは、出力信号（fo）の周波数の平均値は上記（２）式で表されるものの、実際の出力信号（fo）は、fo１＝（Ｎ＋１）×fr と fo２＝Ｎ×fr との間で常に変動している。従って、出力信号（fo）の周波数スペクトルを観測すると、中心周波数から ｍ×（fr／２n ） ［ｍ＝１，２，・・・］ だけずれた位置に、スプリアスが発生する。
【０００８】
図２５に、このようなスプリアスが発生している様子を示す。同図は、基準信号の周波数fr＝ 200kHz ，アキュムレータ（６）のビット数ｎ＝３ の場合であり、中心周波数（f0）から（fr／２n ）＝25kHz の整数倍だけずれた位置に、スプリアスが発生している。
このようなスプリアスを発生させないためには、出力信号（fo）を、fo１＝（Ｎ＋１）×fr と fo２＝Ｎ×fr との間の一定の周波数に固定する必要がある。このため、フラクショナルＮ周波数シンセサイザには、図２４に示すようなスプリアスキャンセル回路（７）が設けられている。
【０００９】
図２４に示した従来のスプリアスキャンセル回路（７）は、アキュムレータ（６）の出力値（acm ）を入力し、これを電流値に変換するＤＡ変換器（10）よりなる。
図２６に、このスプリアスキャンセルの原理を示す。同図は、アキュムレータ（６）が３ビット構成（保持する値は、０，１，・・・，７）、入力バイナリデータがＦ＝２である場合の例を示している。アキュムレータ（６）の保持値は、比較周期ごとにＦ＝２が加算されてゆくので、比較周期（(0),(1),(2),(3),(4),(5),・・・）ごとに、０，２，４，６，０，２，・・・と変化する。従って、アキュムレータ（６）は４比較周期に１回（(0),(4)，(8)，・・・）オーバーフローを生じ、図２６▲３▼のアキュムレータオーバーフロー信号（Sov ）を出力する。分周器（２）の分周数はＮに設定されているが、このオーバーフロー信号（Sov ）を検知した比較周期（(0),(4),(8),・・・）においては、（Ｎ＋１）に変化する。よって、スプリアスキャンセル回路（７）を設けなければ、出力信号の周波数がfo１＝（Ｎ＋１）×fr とfo２＝Ｎ×fr との間で変動し、図２５に示した如くスプリアスが発生する。
【００１０】
しかし、図２４の例ではＤＡ変換器（10）よりなるスプリアスキャンセル回路（７）が設けられている。このスプリアスキャンセル回路（７）は、図２６▲５▼に示されているような、アキュムレータ（６）の出力値（acm ）に比例した大きさのＤ／Ａ変換器出力電流（Isc ）を発生し、これをチャージポンプの出力電流（Icp ）に重ね合わせる。この重ね合わせられた出力電流（Do）は、図２６▲６▼のような波形を有し、これがループフィルタ（５）で平滑化され、且つ電圧に変換されて、電圧制御発振器（１）の制御電圧となる。
【００１１】
ここで、チャージポンプ出力電流（Icp ）は、図２６▲４▼に示されているように、周期的な変化をしているため、スプリアスの原因となる。Ｄ／Ａ変換器出力電流（Isc ）は、図２６▲５▼に示されているように、チャージポンプ出力電流（Icp ）と反対の方向に出力されている。ここで、図２６▲４▼に示されたチャージポンプ出力電流（Icp ）の波形と図２６▲５▼に示されたＤ／Ａ変換器出力電流（Isc ）の波形との面積が等しければ、チャージポンプ出力電流（Icp ）にＤ／Ａ変換器出力電流（Isc ）を加えることで、図２６▲６▼に示したように、チャージポンプ出力電流（Icp ）の周期的な変化を打ち消すことができ、スプリアスを減少させることができる。
【００１２】
【発明が解決しようとする課題】
上述の従来のフラクショナルＮ周波数シンセサイザでは、図２６▲５▼のＤ／Ａ変換器出力電流（Isc ）で▲４▼のチャージポンプ出力電流（Icp ）を打ち消すことによって、電圧制御発振器（１）の制御電圧の変動を抑えている。従って、Ｄ／Ａ変換器（10）の出力電流（Isc ）の値は、チャージポンプ出力電流（Icp ）に対して精密にコントロールする必要がある。
【００１３】
このため、フラクショナルＮ周波数シンセサイザのＤ／Ａ変換器（10）には、精度を高めるために、例えば図２７に示すように、その出力部分に、特性がそろった同一値の電流を出力する定電流源（87）を２n 個設ける回路が考えられる。しかし、この回路では、２n 個の定電流源（87）が大きな面積を占有するため、Ｄ／Ａ変換器（10）の回路規模が大きくなるという問題点がある。
【００１４】
更に、２n 個の定電流源（87）の特性を、チャージポンプ出力電流（Icp ）に対して精密にコントロールすることは困難であるから、Ｄ／Ａ変換器（10）の出力電流（Isc ）の値は、チャージポンプ出力電流（Icp ）に対して、期待値より過大になったり不足したりすることになる。従って、スプリアスキャンセルの精度には限界があり、出力信号（fo）の周波数スペクトルに生じるスプリアスを完全にキャンセルすることが難しいという問題点がある。
【００１５】
【課題を解決するための手段】
請求項１に記載のスプリアスキャンセル回路は、リセット信号（Reset）が入力された時点からアキュムレータの出力値（acm）に比例したパルス幅を有するパルス電圧信号（Sp）を出力するパルス形成回路（８）と、そのパルス電圧信号（Sp）により駆動されてスプリアスキャンセル回路出力電流（Isc）を出力する定電流回路（９）とを有し、前記パルス形成回路（８）が、リセット信号（ Reset ）が入力された時点からスプリアスキャンセル基準信号（ fs ）の波数をカウントするカウンタ部（ 81 ）と、アキュムレータの出力値（ acm ）とカウンタ部（ 81 ）のカウント値との一致を検出して一致検出信号を出力する論理回路部（ 82 ）と、リセット信号（ Reset ）が入力されるとセットされ、一致検出信号が入力されるとリセットされるＳＲラッチ回路部（ 83 ）と、リセット信号（ Reset ）が入力された時点からラッチ回路部（ 83 ）の出力信号が反転する時点までパルス電圧信号（ Sp ）を出力する出力部（ 84 ）とからなることを特徴とする。
【００１６】
この構成に必要とされる定電流回路（９）は１個のみであるから、従来技術と比較して回路規模を大幅に削減することができ、また、チャージポンプ出力電流（Icp ）に対してスプリアスキャンセル回路出力電流（Isc ）を制御しやすい。更に、スプリアスキャンセル回路出力電流（Isc ）は、その電流値ではなく、そのパルス幅がアキュムレータの出力値（acm ）に対してデジタル的に正確にコントロールされるから、スプリアスキャンセルの精度を向上させることができる。
【００１８】
この構成により、アキュムレータの出力値（acm）に正確に比例したパルス幅を有するパルス電圧信号（Sp）を得ることができ、よってアキュムレータの出力値（acm）に正確に比例したスプリアスキャンセル回路出力電流（Isc）を得ることができる。
請求項２に記載のスプリアスキャンセル回路は、前記カウンタ部（81）が、複数のフリップフロップ（DFF）よりなる非同期型カウンタ又は同期型カウンタのいずれかにより構成されていることを特徴とする。非同期型カウンタによればカウンタ部（81）を簡易な回路で構成でき、同期型カウンタによれば各桁の出力に遅延がないカウンタ出力を得ることができてスプリアスキャンセルの精度が向上する。
【００１９】
請求項３に記載のスプリアスキャンセル回路は、前記パルス形成回路（８）の出力部（84）の後ろに、スプリアスキャンセル基準信号（fs）に同期してパルス電圧信号（Sp）を出力する同期用フリップフロップ（86）を設けたことを特徴とする。この構成によれば、パルス形成回路（８）内における信号の遅延を完全に清算することができ、よってスプリアスキャンセルの精度を更に向上させることができる。
【００２７】
請求項４に記載のスプリアスキャンセル回路は、前記定電流回路（９）が、パルス形成回路（８）により駆動される基準電流源（93，94）と、その基準電流源（93，94）の電流値を１／ｍ倍してスプリアスキャンセル回路出力電流（Isp）として出力する一つのカレントミラー回路又は直列接続された複数のカレントミラー回路（91，92）とからなることを特徴とする。この構成によれば、ｍの値を調整することによって、最適な値のスプリアスキャンセル回路出力電流（Isc）を得ることができる。
【００２８】
請求項５に記載のスプリアスキャンセル回路は、前記定電流回路（９）の基準電流源（93，94）が、チャージポンプ回路（４）の基準電流源（41，42）と略同一の特性を有することを特徴とする。この構成により、電源電圧（Ｖcc）の変動や温度変化が起こってスプリアスキャンセル出力電流（Isc）の値とチャージポンプ出力電流（Icp）の値が変化したとしても、両者の比は常に１：ｍに保たれ、スプリアスキャンセルの精度が劣化することはない。
【００２９】
更に、前記定電流回路（９）の基準電流源（93，94）の特性と、チャージポンプ回路（４）の基準電流源（41，42）の特性を、独立して微調整できるような構成をとれば、温度変化等でカレントミラー回路（91，92）でわずかに１：ｍの電流比がずれた場合、そのずれを補正することができる。
請求項６及び請求項７に記載のスプリアスキャンセル回路は、前記定電流回路（９）の最終段が、ＰＮＰ型（又はＰＭＯＳ型）カレントミラー回路（91）で構成されていることを特徴とする。この構成は、スプリアスキャンセル回路出力電流（Isc）として掃き出し電流を出力する場合に適している。
【００３０】
請求項８及び請求項９に記載のスプリアスキャンセル回路は、前記定電流回路（９）の最終段が、ＮＰＮ型（又はＮＭＯＳ型）カレントミラー回路（92）で構成されていることを特徴とする。この構成は、スプリアスキャンセル回路出力電流（Isc）として吸い込み電流を出力する場合に適しており、最終段のカレントミラー回路をＮＰＮ型（又はＮＭＯＳ型）カレントミラー回路（92）としたため、スプリアスキャンセル回路出力電流(Isc)を高速にオン・オフすることができる。
【００３２】
【発明の実施の形態】
図１から図３を用いて、本願発明の原理を説明する。
図１は、本願発明の原理的な構成を示すブロック図である。図２４に示した従来技術では、スプリアスキャンセル回路（７）がＤ／Ａ変換器（10）で構成されていたが、図１に示す本願発明では、スプリアスキャンセル回路（７）が、パルス形成回路（８）とこれによって駆動される１個の定電流回路（９）とで構成されている。
【００３３】
パルス形成回路（８）には、スプリアスキャンセル基準信号（fs）、リセット信号（Reset ）、及びアキュムレータ（６）の出力値（acm ）が入力される。パルス形成回路（８）は、図３に示すように、スプリアスキャンセル基準信号（fs）に同期して、リセット信号（Reset ）が入力されると同時に立ち上がり、アキュムレータの出力値（acm ）に比例したパルス幅を有するパルス電圧信号（Sp）を生成する。このパルス電圧信号（Sp）によって定電流回路（９）が駆動され、定電流回路（９）は、図２の▲５▼に示すような、アキュムレータの出力値（acm ）に比例したパルス幅を有する定電流（スプリアスキャンセル回路出力電流 Isc）を出力する。この定電流回路（９）からのスプリアスキャンセル回路出力電流（Isc ）は、チャージポンプ（４）の出力電流（Icp ）に重ね合わせられて、Do出力電流（図２▲６▼）となり、以下に述べるように、スプリアスをキャンセルするように作用する。
【００３４】
図２に、本願発明によるスプリアスキャンセルの原理を示す。同図は、図２６に示した従来技術と同様に、アキュムレータ（６）が３ビット構成（保持する値は、０，１，・・・，７）、入力バイナリデータがＦ＝２である場合の例を示している。アキュムレータ（６）の保持値は、比較周期（(0),(1),(2),(3),(4),(5),・・・）ごとにＦ＝２が加算されてゆくので、比較周期ごとに０，２，４，６，０，２，・・・と変化する。従って、アキュムレータ（６）は４比較周期に１回（(0),(4),(8)）オーバーフローを生じ、図２の▲３▼に示されているように、アキュムレータオーバーフロー信号（Sov ）を出力する。分周器（２）の分周数はＮに設定されているが、このオーバーフロー信号を検知した比較周期（ (0)，(4),(8)）においては、（Ｎ＋１）に変化する。よって、スプリアスキャンセル回路（７）を設けなければ、電圧制御発振器（１）の出力信号（fo）の周波数がfo１＝（Ｎ＋１）×fr とfo２＝Ｎ×fr （frは、基準信号（fr）の周波数）との間で変動し、図２５に示した如くスプリアスが発生する。
【００３５】
これを防止するため、本発明では、パルス形成回路（８）とこれによって駆動される１個の定電流回路（９）よりなるスプリアスキャンセル回路（７）が設けられている。このスプリアスキャンセル回路（７）は、図２の▲５▼に示されている、アキュムレータの出力値（acm ）に比例したパルス幅を有するスプリアスキャンセル回路出力電流（Isc ）を出力し、これをチャージポンプ回路（４）の出力電流（Icp ）に重ね合わせる。この重ね合わせられた電流（Do出力電流）は、ループフィルタ（５）で平滑化され、且つ電圧に変換されて、電圧制御発振器（１）の制御電圧となる。
【００３６】
ここで、チャージポンプ出力電流（Icp ）は、図２▲４▼に示されているように、周期的な変化をしているため、スプリアスの原因となる。スプリアスキャンセル回路出力電流（Isc ）は、図２▲５▼に示されているように、チャージポンプ出力電流（Icp ）と反対の方向に出力されている。ここで、図２▲４▼に示されたチャージポンプ出力電流（Icp ）の波形と図２▲５▼に示されたスプリアスキャンセル回路出力電流（Isc ）の波形との面積が等しければ、チャージポンプ出力電流（Icp ）にスプリアスキャンセル回路出力電流（Isc ）を加えることで、図２▲６▼に示したように、チャージポンプ出力電流（Icp ）の周期的な変化を打ち消すことができ、スプリアスを減少させることができる。
【００３７】
つぎに、本発明のスプリアスキャンセル回路（７）のパルス形成回路（８）の実施の形態を示す。
図４は、パルス形成回路（８）の第１の実施の形態を示す回路図である。パルス形成回路（８）は、ｎ個のＤ型フリップフロップ（DFF1〜DFFn）により形成された非同期カウンタよりなるカウンタ部（81）、カウンタ部（81）のカウント値とアキュムレータの出力値（acm ）との一致を検出する論理回路部（82）、リセット信号（Reset ）及び論理回路部（82）の出力信号を入力するＳＲ（セット・リセット）ラッチ回路部（83）、リセット信号（Reset ）及びＳＲラッチ回路部（83）の出力信号を入力してパルス電圧信号（Sp）を出力する出力部（84）、よりなる。
【００３８】
図３は、図４のパルス形成回路（８）から出力されるパルス電圧信号（Sp）を示す図である。パルス形成回路（８）に入力されるスプリアスキャンセル基準信号（fs）は、カウンタ部（81）のｎ個のフリップフロップ（DFF1〜DFFn）のうちの初段のフリップフロップ（DFF1）のクロック入力端子（CK）に入力され、カウンタ部（81）のカウント周期を規定している。そして、パルス形成回路（８）にリセット信号（Reset ）が入力されると、当該リセット信号（Reset ）は各フリップフロップ（DFF1〜DFFn）のリセット端子（PRN ）に入力されて各フリップフロップ（DFF1〜DFFn）をリセットし、カウンタ部（81）のカウント値を初期化する。これと同時に、リセット信号（Reset ）は出力部（84）にも入力され、出力部（84）から出力されるパルス電圧信号（Sp）を“Ｈ”状態にする。一方、カウンタ部（81）は、スプリアスキャンセル基準信号（fs）の周期ごとにカウント値を１ずつ増してゆく。
【００３９】
論理回路部（82）は、カウンタ部（81）の各フリップフロップ（DFF1〜DFFn）の出力値を監視しており、カウント値がアキュムレータの出力値（acm ）と一致すると、一致検出信号をＳＲラッチ回路部（83）へ出力し、ＳＲラッチ回路部（83）の保持データを反転させて、出力部（84）から出力されるパルス電圧信号（Sp）を“Ｌ”状態にする。以上のようにして、リセット信号（Reset ）が入力された時点から、アキュムレータの出力値（acm ）に比例する時間のあいだ“Ｈ”状態を維持するパルス電圧信号（Sp）が出力される。
【００４０】
図５は、パルス形成回路（８）の第２の実施の形態を示す回路図である。上述の図４の実施の形態では、カウンタ部（81) がｎ個のフリップフロップ（DFF1〜DFFn）よりなる非同期型カウンタで形成されていたが、図５の本実施の形態は、これを同期型カウンタ（85）で置き換えたものである。図４のカウンタ部（81）は、前段のフリップフロップの出力（Ｑ）を次段のフリップフロップのクロック入力端子（CK）へ入力しているため、スプリアスキャンセル基準信号（fs）が入力されているフリップフロップ（DFF1）から遠くにあるフリップフロップほど、出力（Ｑ）のタイミングがスプリアスキャンセル基準信号（fs）のタイミングから遅延する。このため、各フロップの出力（Ｑ）を監視してアキュムレータの出力値（acm ）との一致を検出する論理回路部（82）の動作が遅延し、この論理回路部（82）がＳＲラッチ回路部（83）の保持データを反転させて出力部（84）から出力されるパルス電圧信号（Sp）を“Ｌ”状態にするタイミングが遅れる。このタイミングの遅れは、図１の定電流回路（９）がオンしている期間を間延びさせ、余分なスプリアスキャンセル回路出力電流（Isc ）が発生して、スプリアスキャンセルの精度を低下させる。
【００４１】
これに対し、図５の本実施の形態のように同期型カウンタ（85）を使用した回路では、すべての出力（q1〜qn）がスプリアスキャンセル基準信号（fs）に同期して出力される。よって、カウント値によって出力のタイミングがずれるというようなことは起こらず、スプリアスキャンセルの精度を高めることができる。
図６は、パルス形成回路（８）の第３の実施の形態を示す回路図である。本実施の形態は、図４の出力部（84）に、スプリアスキャンセル基準信号（fs）に同期して動作する同期用フリップフロップ（86）を追加したものである。図４の回路では、リセット信号（Reset ）が入力された場合、出力部（84）の論理状態を反転させるのに必要な時間だけ遅延して出力部（84）から出力されるパルス電圧信号（Sp）が“Ｈ”状態になる。また、図４の回路では、カウンタ部（81）のカウント値とアキュムレータの出力値（acm ）とが一致した場合、論理回路部（82）が一致を検出して一致検出信号を出力するまでに一定の遅延を生じ、更にこの一致検出信号がＳＲラッチ回路部（83）の保持データを反転させて出力部（84）から出力されるパルス電圧信号（Sp）を“Ｌ”状態にするまでに一定の遅延を生じる。この遅延は、図１の定電流回路（９）がオンしている期間を間延びさせ、余分なスプリアスキャンセル回路出力電流（Isc ）が発生して、スプリアスキャンセルの精度を低下させる。
【００４２】
これに対し、図６の本実施の形態のように、出力部（84）にスプリアスキャンセル基準信号（fs）に同期して動作する同期用フリップフロップ（86）を追加した回路では、出力部（84）から出力されるパルス電圧信号（Sp）を一旦同期用フリップフロップ（86）に保持した上でスプリアスキャンセル基準信号（fs）に同期して出力するようにしているので、カウンタ部（81）、論理回路部（82）、ＳＲラッチ回路部（83）、及び出力部（84）における遅延はすべて同期用フリップフロップ（86）で清算される。従って、パルス電圧信号（Sp）は、アキュムレータの出力値（acm ）に正確に比例したパルス幅を有するパルス電圧として出力され、精度の高いスプリアスキャンセルを行なうことができる。
【００４３】
つぎに、図１に戻って、スプリアスキャンセル回路（７）のパルス形成回路（８）へ、スプリアスキャンセル基準信号（fs）を入力する構成について説明する。
スプリアスキャンセル基準信号（fs）は、図３に示したように、パルス形成回路（８）から出力されるパルス形成回路出力信号のパルス幅を規定する基準となる信号である。そして、パルス形成回路出力信号のパルス幅が、図２の▲５▼に示されるスプリアスキャンセル回路出力電流（Isc ）のパルス幅になるので、当該パルス幅は、同図から明らかなように、一つの比較周期内で精密にコントロールされる必要がある。従って、スプリアスキャンセル基準信号（fs）は、シンセサイザの基準信号（fr）や比較信号（fp）に対して、少なくとも２n 倍（ｎはアキュムレータ（６）のビット数）以上の周波数を有するものでなければならない。そして、スプリアスキャンセル基準信号（fs）の周波数が高いほど、パルス形成回路（８）の動作速度が速くなり、消費電力が大きくなる等の不都合が生じる。
【００４４】
従って、むやみにスプリアスキャンセル基準信号（fs）の周波数を高く設定することはできない。このような観点から、スプリアスキャンセル基準信号（fs）をパルス形成回路（８）へ入力する構成として、以下の６つの実施の形態に示すものが妥当である。
図７に、本発明の第１の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、電圧制御発振器（１）の出力信号（fo）を使用するものである。電圧制御発振器（１）の出力信号（fo）の周波数は、シンセサイザの比較信号（fp）の周波数のＮ倍（Ｎは分周器（２）の分周数）であるから、例えば、分周器の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）以上の値であれば、上述した観点から、このような構成が適している。この構成では、電圧制御発振器（１）の出力信号（fo）をそのまま使用するので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００４５】
更に、シンセサイザのチャンネルが切り替わった場合、つまり分周器（２）の分周比Ｎが切り替わった場合、ロック時のチャージポンプ出力電流（Icp ）の波形（図２▲４▼）の幅は変化する。つまり、電圧制御発振器（１）の出力周波数（fo）が高くなると、このチャージポンプ出力電流（Icp ）の波形の幅が狭くなる。図７の実施の形態をとれば、スプリアスキャンセル回路出力電流（Isc ）の波形の幅も、チャージポンプ出力電流（Icp ）の波形の幅と同様に変化するため、スプリアスキャンセル回路出力電流（Isc ）の波形とチャージポンプ出力電流（Icp ）の波形との面積が常に一致し、スプリアス特性にチャンネル依存が現れない。
【００４６】
図８に、本発明の第２の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、比較信号（fp）を作っている分周器（２）の途中端子から取り出した信号（fp′）を使用するものである。途中端子から取り出すため、その分周数ｎは比較信号（fp）を作るための分周数Ｎより小さく、電圧制御発振器（１）の出力信号（fo）の周波数をfo、比較信号（fp）の周波数をfpとして、fp＜fp′＜fo なる関係がある。
【００４７】
このような構成は、比較信号（fp）を作るための分周器（２）の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）より大きく、出力信号の周波数（fo）が比較信号の周波数（fp）よりかなり大きい場合に使用するのが有効である。このような場合に出力信号（fo）をそのままスプリアスキャンセル基準信号（fs）として使用すると、スプリアスキャンセル基準信号（fs）をカウントするパルス形成回路（８）のカウンタ部（81）の動作速度が速くなりすぎるため、消費電力の増大等の不都合が生じる。本実施例では、比較信号（fp）を作る分周器（２）の途中端子からスプリアスキャンセル基準信号（fs）を取り出すようにしているので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。更に、第１の実施の形態と同様に、スプリアスのチャンネル依存が現れない。
【００４８】
図９に、本発明の第３の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、比較信号（fp）を作る分周器（２）とは別に設けた分周器（11）で出力信号（fo）を分周した信号（fd）を使用するものである。分周器（11）の分周数ｎは、比較信号（fp）を作るための分周数Ｎより小さく設定し、電圧制御発振器（１）の出力信号（fo）の周波数をfo、比較信号（fp）の周波数をfpとして、fp＜fd＜fo となるようにする。
【００４９】
この構成は、図８の構成と同様、比較信号（fp）を作るための分周器（２）の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）より大きく、出力信号の周波数（fo）が比較信号の周波数（fp）よりかなり大きい場合に使用するのが有効である。特に、比較信号（fp）を作るための分周器（２）は、その分周数がＮとＮ＋１との間で変動するという複雑な構成となっているため、その中間端子からスプリアスキャンセル基準信号（fs）として適当な周波数の信号を取り出しにくい場合がある。このような場合には、図８の構成に代えて、図９の本実施の形態の構成をとるのが有効である。この構成によれば、第１の実施の形態及び第２の実施の形態と同様、スプリアスのチャンネル依存が現れない。
【００５０】
図10に、本発明の第４の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、シンセサイザの基準信号（fr）を作っている分周器（12）に入力される源基準信号（fosc）を使用するものである。分周器（12）の分周数Ｒが２n （ｎはアキュムレータ（６）のビット数）以上の値であれば、源基準信号（fosc）の周波数はシンセサイザの基準信号（fr）の２n 倍以上であるから、このような構成が適している。この構成では、源基準信号（fosc）をそのまま使用するので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００５１】
図11に、本発明の第５の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、シンセサイザの基準信号（fr）を作っている分周器（12）の途中端子から取り出した信号（fr′）を使用するものである。途中端子から取り出すため、その分周数ｎはシンセサイザの基準信号（fr）を作るための分周数Ｒより小さく、源基準信号（fosc）の周波数をfosc、シンセサイザの基準信号（fr）の周波数をfrとして、fr＜fr′＜fosc なる関係がある。
【００５２】
このような構成は、シンセサイザの基準信号（fr）を作るための分周器（12）の分周数Ｒが（２n ×fosc／fr）より大きく、源基準信号（fosc）の周波数（fo）がシンセサイザの基準信号（fr）の周波数（fr）よりかなり大きい場合に使用するのが有効である。このような場合に源基準信号（fosc）をそのままスプリアスキャンセル基準信号（fs）として使用すると、スプリアスキャンセル基準信号（fs）をカウントするパルス形成回路（８）のカウンタ部（81）のフリップフロップ（DFF ）の動作速度が速くなり、消費電力の増大等の不都合を生じる。本実施の形態では、シンセサイザの基準信号（fr）を作る分周器（12）の途中端子からスプリアスキャンセル基準信号（fs）を取り出すようにしているので、スプリアスキャンセル基準信号（fs）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００５３】
図12に、本発明の第６の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、出力信号（fo）の周波数を逓増器（13）で逓増した信号（fm）を使用するものである。この構成は、比較信号（fp）を作るための分周器（２）の分周数Ｎが２n （ｎはアキュムレータ（６）のビット数）より小さく、出力信号の周波数（fo）が比較信号の周波数（fp）の２n 倍以下である場合に使用するのが有効である。このような場合に出力信号（fo）をそのままスプリアスキャンセル基準信号（fs）として使用すると、一つの比較周期（fpの周期に等しい）を細かく分割したパルス電圧信号（Sp）を作ることが困難になるからである。逓増器（13）の逓増数Ｍは、逓増した信号（fm）の周波数fmが比較信号（fp）の周波数の２n （ｎはアキュムレータ（６）のビット数）倍以上になるように設定する。本実施例によれば、比較信号（fp）を作るための分周器（２）の分周数Ｎが１に近い場合でも、精密なスプリアスキャンセルを行なうことができる。
【００５４】
更に、先に述べたように、逓増数Ｍを２n （ｎはアキュムレータ（６）のビット数）と等しくし、チャージポンプ出力電流（Icp ）と同タイミングでスプリアスキャンセル回路出力電流（Isc ）を出力すれば、チャージポンプ出力電流（Icp ）の波形とスプリアスキャンセル回路出力電流（Isc ）の波形との形状が同じになるため、チャージポンプ出力電流（Icp ）の波形を完全に打ち消すことができる。
【００５５】
つぎに、スプリアスキャンセル回路（７）のパルス形成回路（８）へ、リセット信号（Reset ）を入力する構成について説明する。
リセット信号（Reset ）は、図４の説明において述べたように、パルス形成回路（８）の各フリップフロップ（DFF1〜DFFn）のリセット端子（PRN ）に入力されてカウンタ部（81）のカウント値を初期化すると同時に、出力部（84）にも入力されて出力部（84）から出力されるパルス形成回路出力信号を“Ｈ”状態にする信号である。そして、結果として、スプリアスキャンセル回路出力電流（Isc ）の生成タイミングを、図２の▲５▼に示すようにコントロールする信号である。図２の▲５▼の波形図から判るように、スプリアスキャンセル回路出力電流（Isc ）は、一比較周期（(1),(2),(3),・・・・）について一回“Ｈ”状態になるようにコントロールされる必要がある。更に、カウンタ部（81）のカウント値も、一比較周期（(1),(2),(3),・・・・）について一回リセットされる必要がある。従って、リセット信号（Reset ）は、比較周期と同じ周期を有する信号である必要がある。
【００５６】
そして、図２の▲１▼又は▲２▼の波形図から判るように、シンセサイザの基準信号（fr）又は比較信号（fp）が、最も簡単にこの条件を満たす信号である。従って、これらのうちのいずれかを、リセット信号（Reset ）としてパルス形成回路（８）へ入力することができる。以下に、リセット信号（Reset ）をパルス形成回路（８）へ入力する構成に関する２つの実施の形態を示す。
【００５７】
図13に、本発明の第７の実施の形態を示す。本実施の形態は、パルス形成回路（８）へ入力するリセット信号（Reset ）として、シンセサイザの基準信号（fr）を使用するものである。シンセサイザの基準信号（fr）は、図２の▲１▼に示すように、比較周期（(1),(2),(3),・・・・）と同じ周期を有する信号である。この基準信号（fr）を、リセット信号（Reset ）として、パルス形成回路（８）へ入力する。図４のパルス形成回路（８）の実施例から明らかなように、リセット信号（Reset ）は、パルス形成回路（８）の出力部（84）へ入力され、出力部（84）から出力されるパルス電圧信号（Sp）を“Ｈ”状態にする。
【００５８】
このパルス電圧信号（Sp）は、図13に示す定電流回路（９）を駆動して、図２の▲５▼に示すスプリアスキャンセル回路出力電流（Isc ）を発生させる。一方、図４のパルス形成回路（８）の実施の形態から明らかなように、リセット信号（Reset ）は、カウンタ部（81）の各フリップフロップ（DFF1〜DFFn）のリセット端子（PRN ）に入力されて各フリップフロップ（DFF1〜DFFn）をリセットする。パルス形成回路（８）は、図４の説明で述べたように、このリセットがかかった時点から、アキュムレータの出力値（acm ）に比例する時間のあいだ“Ｈ”状態を維持するパルス電圧を出力するから、図２の▲５▼に示すように、この時間のあいだ、定電流回路（９）からスプリアスキャンセル回路出力電流（Isc ）が出力される。本実施の形態では、シンセサイザの基準信号（fr）をそのままリセット信号（Reset ）として使用しているので、リセット信号（Reset ）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００５９】
図14に、本発明の第８の実施の形態を示す。本実施の形態は、パルス形成回路（８）へ入力するリセット信号（Reset ）として、シンセサイザの比較信号（fp）を使用するものである。図２の▲２▼に示すように、シンセサイザの比較信号（fp）の周期は、アキュムレータ（６）がオーバーフローする比較周期（(0),(4),(8),・・・）において間延びするが、平均すれば比較周期（(1),(2),・・・・）と同じ周期を有する信号である。この比較信号（fp）を、リセット信号（Reset ）としてパルス形成回路（８）へ入力すると、前実施例と同様に、リセット信号（Reset ）が入力された時点からアキュムレータの出力値（acm ）に比例する時間のあいだ、定電流回路（９）からスプリアスキャンセル回路出力電流（Isc ）が出力される。本実施例では、シンセサイザの比較信号（fp）をそのままリセット信号（Reset ）として使用しているので、リセット信号（Reset ）を発生させる構成を別に設ける必要がなく、簡易な回路構成となる。
【００６０】
以上、スプリアスキャンセル基準信号（fs）をパルス形成回路（８）へ入力する構成として６つの実施の形態を示し、リセット信号（Reset ）をパルス形成回路（８）へ入力する構成として２つの実施の形態を示した。スプリアスキャンセル基準信号（fs）を入力する構成とリセット信号（Reset ）を入力する構成とは互いに独立しているから、それぞれ独立にその構成を選択して自由に組み合わせることができる。そのような組合せの例を、以下の２つの実施の形態に示す。
【００６１】
図15に、本発明の第９の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、比較信号（fp）を作っている分周器（２）の途中端子から取り出した信号（fp′）を使用し、リセット信号（Reset ）として、シンセサイザの比較信号（fp）を使用するものである。本実施例では、スプリアスキャンセル基準信号（fs）やリセット信号（Reset ）を発生する構成を別に設ける必要がなく、簡易な回路構成となる。
【００６２】
図16に、本発明の第10の実施の形態を示す。本実施の形態は、スプリアスキャンセル基準信号（fs）として、シンセサイザの基準信号（fr）を作っている分周器（12）の途中端子から取り出した信号（fr′）を使用し、リセット信号（Reset ）として、シンセサイザの基準信号（fr）を使用するものである。本実施の形態でも、スプリアスキャンセル基準信号（fs）やリセット信号（Reset ）を発生する構成を別に設ける必要がなく、簡易な回路構成となる。
【００６３】
つぎに、スプリアスキャンセル回路（７）の定電流回路（９）について説明する。
図17は、定電流回路（９）の原理的な構成をチャージポンプ回路（４）と対比して示すブロック図であり、図18は、その具体的な実施の形態を示す図である。定電流回路（９）は、交互に組み合わされた計ｎ個（ｎ＝１，３，５，・・・）のＰＮＰ型カレントミラー回路（91）とＮＰＮ型カレントミラー回路（92）、基準電流源（93）、及びパルス形成回路（８）によって駆動されるスイッチ（94）からなる。パルス形成回路（８）から出力されたパルス電圧信号（Sp）がスイッチ（94）をオンさせ、基準電流源（93）が初段のＰＮＰ型カレントミラー回路（91）に基準電流を流す。基準電流は、計ｎ個のカレントミラー回路で１／ｍ倍され、最終段のＰＮＰ型カレントミラー回路（91）からスプリアスキャンセル出力電流（Isc ）として出力される。この電流が、チャージポンプ回路（４）から出力されるチャージポンプ出力電流（Icp ）と重ね合わせられ、Do出力電流（Do）となる。
【００６４】
ここで、定電流回路（９）の基準電流源（93）とチャージポンプ回路（４）の基準電流源（41）とを同一の構成とし、更に、定電流回路（９）のスイッチ（94）とチャージポンプ回路（４）のスイッチ（42）とを同一の構成とする。こうすることによって、定電流回路（９）の基準電流値とチャージポンプ回路（４）の基準電流値とが等しくなるから、定電流回路（９）の基準電流値を１／ｍ倍したスプリアスキャンセル出力電流（Isc ）は、チャージポンプ出力電流（Icp ）の１／ｍ倍になる。従って、電源電圧（Ｖcc）の変動や温度変化が起こってスプリアスキャンセル出力電流（Isc ）の値とチャージポンプ出力電流（Icp ）の値が変化したとしても、両者の比は常に１：ｍに保たれる。よって、安定したスプリアスキャンセルの効果を得ることができる。
【００６５】
ところで、以上の実施例は、図２に示したように、アキュムレータの保持値（acm ）を加算してゆくことを前提としていた（図19(a) ）。これに対し、図19(b) に示すように、アキュムレータの保持値（acm ）を減算してゆく構成をとることもできる。この場合、ロック時のチャージポンプ出力電流（Icp ）は吐き出し側となる。
【００６６】
図20に、このような構成を実現するための定電流回路（９）の原理的な構成を、図21にその具体的な実施の形態を示す。この場合のスプリアスキャンセル回路出力電流（Isc ）は、図20に示すように吸い込み電流となる。従って、図20(b) 及び図21に示すように、定電流回路（９）の最終段のカレントミラー回路を、ＮＰＮ型カレントミラー回路（92）で構成するようにする。この実施例では、ｎ個（ｎ＝１，３，５，・・・）あるカレントミラー回路のうちで最も小さい電流を出力する最終段のカレントミラー回路を、ＮＰＮ型トランジスタよりなるＮＰＮ型カレントミラー回路（92）としたため、スプリアスキャンセル回路出力電流を高速にオン・オフすることができる。
【００６７】
以上の実施の形態では、バイポーラ型のトランジスタよりなるＰＮＰ型カレントミラー回路（91）及びＮＰＮ型カレントミラー回路（92）を使用したが、他のタイプのトランジスタ、例えば、ＭＯＳ−ＦＥＴよりなるＰＭＯＳ型カレントミラー回路及びＮＭＯＳ型カレントミラー回路を使用しても、同様の効果を得ることができる。従って、本発明は、バイポーラ型のトランジスタよりなるカレントミラー回路を使用した場合に限定されるものではない。
【００６８】
最後に、図22に、本発明によってスプリアスキャンセルした出力信号（fo）の周波数スペクトルの観測結果を示す。図25と比較すると、スプリアスがほぼ完全にキャンセルされていることが判る。
【００６９】
【発明の効果】
以上述べたように、本発明によれば、必要とされる定電流回路（９）は１個のみであるから、従来技術と比較して回路規模を大幅に削減することができ、また、チャージポンプ出力電流（Icp ）に対してスプリアスキャンセル回路出力電流（Isc ）を制御しやすくなる。更に、スプリアスキャンセル回路出力電流（Isc ）は、その電流値ではなく、そのパルス幅がアキュムレータの保持値（acm ）に対してデジタル的に正確にコントロールされるから、スプリアスキャンセルの精度を向上させることができる。
【００７０】
【図面の簡単な説明】
【００７１】
【図１】本発明の原理的な構成を示すブロック図である。
【００７２】
【図２】本発明の原理的な動作を示す波形図である。
【００７３】
【図３】本発明のパルス電圧信号（Sp）を示す波形図である。
【００７４】
【図４】本発明のパルス形成回路（８）の第１の実施の形態を示す図である。
【００７５】
【図５】本発明のパルス形成回路（８）の第２の実施の形態を示す図である。
【００７６】
【図６】本発明のパルス形成回路（８）の第３の実施の形態を示す図である。
【００７７】
【図７】本発明の第１の実施の形態を示す図である。
【００７８】
【図８】本発明の第２の実施の形態を示す図である。
【００７９】
【図９】本発明の第３の実施の形態を示す図である。
【００８０】
【図１０】本発明の第４の実施の形態を示す図である。
【００８１】
【図１１】本発明の第５の実施の形態を示す図である。
【００８２】
【図１２】本発明の第６の実施の形態を示す図である。
【００８３】
【図１３】本発明の第７の実施の形態を示す図である。
【００８４】
【図１４】本発明の第８の実施の形態を示す図である。
【００８５】
【図１５】本発明の第９の実施の形態を示す図である。
【００８６】
【図１６】本発明の第１０の実施の形態を示す図である。
【００８７】
【図１７】本発明の定電流回路（９）の第１の原理的な構成を示す図である。
【００８８】
【図１８】本発明の定電流回路（９）の第１の実施の形態を示す図である。
【００８９】
【図１９】本発明の二つのスプリアスキャンセル方式を対比して示す波形図である。
【００９０】
【図２０】本発明の定電流回路（９）の第２の原理的な構成を示す図である。
【００９１】
【図２１】本発明の定電流回路（９）の第２の実施の形態を示す図である。
【００９２】
【図２２】本発明の出力信号（fo）の周波数スペクトルを示す図である。
【００９３】
【図２３】ＰＬＬ周波数シンセサイザのブロック構成図である。
【００９４】
【図２４】従来のフラクショナルＮ周波数シンセサイザのブロック構成図である。
【００９５】
【図２５】スプリアスが発生している出力信号（fo）の周波数スペクトルを示す図である。
【００９６】
【図２６】従来のフラクショナルＮ周波数シンセサイザの動作を示す波形図である。
【００９７】
【図２７】従来のスプリアスキャンセル回路のＤ／Ａ変換器（10）を示す図である。
【００９８】
【符号の説明】
１ ・・・ 電圧制御発振器（ＶＣＯ）
２ ・・・ 分周器
３ ・・・ 位相比較器
４ ・・・ チャージポンプ回路
５ ・・・ ループフィルタ（ＬＦ）
６ ・・・ アキュムレータ
７ ・・・ スプリアスキャンセル回路
８ ・・・ パルス形成回路
９ ・・・ 定電流回路
１０・・・ Ｄ／Ａ変換器
１１・・・ 分周器
１２・・・ 分周器
１３・・・ 逓増器
４１・・・ 基準電流源
４２・・・ スイッチ
８１・・・ カウンタ部
８２・・・ 論理回路部
８３・・・ ＳＲラッチ回路部
８４・・・ 出力部
８５・・・ 同期カウンタ
８６・・・ 同期用フリップフロップ
８７・・・ 定電流源
９１・・・ ＰＮＰ型又はＰＭＯＳ型カレントミラー回路
９２・・・ ＮＰＮ型又はＮＭＯＳ型カレントミラー回路
９３・・・ 基準電流源
９４・・・ スイッチ
Claims (9)
- スプリアスキャンセル基準信号、リセット信号、及びアキュムレータの出力値が入力され、該スプリアスキャンセル基準信号に同期して、該リセット信号が入力された時点から、該アキュムレータの出力値に比例したパルス幅を有するパルス電圧信号を出力するパルス形成回路と、
該パルス電圧信号により駆動されてスプリアスキャンセル回路出力電流を出力する定電流回路を含むスプリアスキャンセル回路と、
位相比較のための基準信号と、電圧制御発振器の出力を分周した比較信号との位相を比較する位相比較器と、
該位相比較器の出力で動作するチャージポンプ回路とを有し、
前記パルス形成回路は、前記スプリアスキャンセル基準信号及びリセット信号が入力され、該リセット信号が入力された時点から該スプリアスキャンセル基準信号の波数をカウントするカウンタ部と、
前記アキュムレータの出力値及び該カウンタ部のカウント値が入力され、該アキュムレータの出力値と該カウンタ部のカウント値との一致を検出して一致検出信号を出力する論理回路部と、
該リセット信号が入力されるとセットされ、該一致検出信号が入力されるとリセットされるＳＲラッチ回路部と、
該リセット信号及び該ラッチ回路部の出力信号が入力され、該リセット信号が入力された時点から該ラッチ回路部の出力信号が反転する時点まで、前記パルス電圧信号を出力する出力部とを有し、
該スプリアスキャンセル回路出力電流と該チャージポンプ回路の出力電流とを加え合わせることを特徴とするフラクショナルＮ周波数シンセサイザ。 - 前記カウンタ部は、複数のフリップフロップよりなる非同期型カウンタ又は同期型カウンタのいずれかにより構成されていることを特徴とする請求項１に記載のフラクショナルＮ周波数シンセサイザ。
- 前記出力部の出力信号を入力し、前記スプリアスキャンセル基準信号に同期して前記パルス電圧信号を出力する同期用フリップフロップを更に有することを特徴とする請求項１又は請求項２に記載のフラクショナルＮ周波数シンセサイザ。
- 前記定電流回路は、前記パルス形成回路から出力されるパルス電圧信号により駆動される基準電流源と、
該基準電流源の電流値を１／ｍ倍してスプリアスキャンセル回路出力電流として出力する、一つのカレントミラー回路又は直列接続された複数のカレントミラー回路と、
を有することを特徴とする請求項１乃至請求項３に記載のフラクショナルＮ周波数シンセサイザ。 - 前記定電流回路の基準電流源は、前記チャージポンプ回路の基準電流源と略同一の特性を有することを特徴とする請求項４に記載のフラクショナルＮ周波数シンセサイザ。
- 前記定電流回路は、一つのＰＮＰ型カレントミラー回路、又は交互に直列接続された複数のＰＮＰ型カレントミラー回路とＮＰＮ型カレントミラー回路とを有し、最終段の該ＰＮＰ型カレントミラー回路がスプリアスキャンセル回路出力電流として掃き出し電流を出力することを特徴とする請求項４又は請求項５に記載のフラクショナルＮ周波数シンセサイザ。
- 前記定電流回路は、一つのＰＭＯＳ型カレントミラー回路、又は交互に直列接続された複数のＰＭＯＳ型カレントミラー回路とＮＭＯＳ型カレントミラー回路とを有し、最終段の該ＰＭＯＳ型カレントミラー回路がスプリアスキャンセル回路出力電流として掃き出し電流を出力することを特徴とする請求項４又は請求項５に記載のフラクショナルＮ周波数シンセサイザ。
- 前記定電流回路は、一つのＮＰＮ型カレントミラー回路、又は交互に直列接続された複数のＰＮＰ型カレントミラー回路とＮＰＮ型カレントミラー回路とを 有し、最終段の該ＮＰＮ型カレントミラー回路がスプリアスキャンセル回路出力電流として吸い込み電流を出力することを特徴とする請求項４又は請求項５に記載のフラクショナルＮ周波数シンセサイザ。
- 前記定電流回路は、一つのＮＭＯＳ型カレントミラー回路、又は交互に直列接続された複数のＰＭＯＳ型カレントミラー回路とＮＭＯＳ型カレントミラー回路とを有し、最終段の該ＮＭＯＳ型カレントミラー回路がスプリアスキャンセル回路出力電流として吸い込み電流を出力することを特徴とする請求項４又は請求項５に記載のフラクショナルＮ周波数シンセサイザ。
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