DE19947095A1

DE19947095A1 - Vorrichtung zur Synchronisierung des Rahmentaktes in Einheiten/Knoten datenübertragender Systeme

Info

Publication number: DE19947095A1
Application number: DE19947095A
Authority: DE
Inventors: Werner Dietrich; Wilhelm Hoschek
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2001-05-03
Also published as: US6778623B1

Abstract

Eine Vorrichtung zur Synchronisierung des Rahmentaktes in Einheiten/Knoten datenübertragende Systems, mit einem Phasendetektor (PHD) und einem gesteuerten Oszillator (VCO), wobei einem Eingang des Phasendetektors ein einlangender Takt (f¶R¶, f¶E¶) und dem anderen Eingang das über einen Teiler (DIV, DI2) geführte Ausgangssignal (f¶T¶', f¶o¶) des gesteuerten Oszillators zugeführt ist, der Teiler (DI2) zur Einstellung seines Teilerfaktors mit einem Rahmentakt-Phasendetektor (RPD) verbunden ist, welchem der Eingangs-Rahmentakt (f¶R¶), der Ausgang (f¶2¶) des einstellbaren Teilers (DI2), sowie zumindest ein Ausgang (f¶4¶, f¶4¶') eines das Ausgangssignal (f¶o¶) des gesteuerten Oszillators (VCO) auf den Ausgangs-Rahmentakt (f¶R¶') teilenden Ausgangsteilers (DI4) zugeführt sind, und der Rahmentakt-Phasendetektor (RPD) zur Abgabe von dem Teilerfaktor des Teilers (DI2) vorübergehend erhöhenden oder erniedrigenden Impulses eingerichtet ist, falls die Phasendifferenz zwischen Eingangs- und Ausgangstakt von einem vorgebbaren Maß abweicht.

Description

Die Erfindung bezieht sich auf eine Vorrichtung zur Synchro nisierung des Rahmentaktes in Einheiten/Knoten datenübertra gende Systeme, mit einem Phasendetektor, dessen Ausgang über ein Filter mit dem Eingang eines gesteuerten Oszillators verbunden ist, wobei einem Eingang des Phasendetektors ein einlangender Takt und dem anderen Eingang das über einen Teiler geführte Ausgangssignal des gesteuerten Oszillators zugeführt ist.

In vielen Datenübertragungssystemen wird eine Grundstruktur der Datenübertragung durch ein Rahmentaktsignal aufgebaut, beispielsweise in SDH-Systemen (SDH = Synchrone digitale Hierarchie). Unter "Daten" sind natürlich beliebige digitale Daten, auch Audio- und Videodaten bzw. -signale zu verstehen. Die in die Rahmen eingebetteten Daten werden mit der Taktfre quenz übertragen, die ein Vielfaches des Rahmentaktes beträgt und zu dem Rahmentakt in einem ganzzahligen starren Frequenz- und Phasenverhältnis steht. Ein in der Praxis häufig verwen deter Rahmentakt beträgt 8 kHz und die Taktfrequenz 2,048 MHz, entsprechend einem Verhältnis von 1 : 256. Bei einer Datenverarbeitung muß die Grundstruktur "Rahmentakt -Taktfrequenz" aufrecht erhalten werden, um große Pufferspei cher zu vermeiden.

Bei dem betrachteten Beispiel liegen daher zwischen zwei steigenden Flanken des 8-kHz-Rahmentaktes genau 256 Daten bits. Wenn durch eine Störung die Taktfrequenz 2,048 MHz etwas vom Sollwert abweicht, so tritt durch die Verkopplung der beiden Takte auch eine Frequenzabweichung bei den 8 kHz auf, so dass wieder genau 256 Bits in einer Rahmentaktperiode liegen. Dieser Zusammenhang muß immer erhalten bleiben. Bei der Datenübertragung wird dies durch das sogenannte Rahmen kennwort, das immer alle 256 Bits gesendet wird, sicherge stellt. Aus den Daten wird der Takt 2,048 MHz erzeugt und von dem Rahmenkennwort der 8-kHz-Takt abgeleitet. Aus der Lage des Rahmenkennwortes kann wiederum die Lage der einzel nen Datenkanäle, die zu dem 2,048-Mbit/s-Datenstrom zusammen gefügt sind, ermittelt werden.

Wenn man bei einer Taktregenerierung in z. B. einem Netzknoten mit Hilfe einer Phasenregelschleife, kurz PLL, die 2,048-MHz- Taktfrequenz des ankommenden Datenstroms als Vergleichsfre quenz zur Synchronisierung verwendet, so kann ein aus dem regenerierten Takt abgeleitetes 8-kHz-Signal 256 unterschied liche Lagen zum Rahmenkennwort des ankommenden Datenstroms haben, von denen nur ein einziger Fall richtig den Rahmenbe ginn anzeigt. Daher verwendet man als Vergleichsfrequenz die aus dem Rahmenkennwort gewonnene 8-kHz-Frequenz und erhält dadurch automatisch den Zusammenhang mit dem Rahmenkennwort.

Fig. 1. zeigt eine Prinzipschaltung nach dem Stand der Tech nik, mit deren Hilfe der Rahmentakt f_R' abgehende Signale auf den Rahmentakt f_R einlangender Signale synchronisiert wird. Dabei besteht die Phasenregelschleife PLL aus einem Phasende tektor PHD, einem Filter FIL, einem spannungsgesteuerten Oszillator VCO und einem Teiler DIV. Der Oszillator VCO lie fert, um bei dem genannten Beispiel zu bleiben, eine Frequenz f_T' von 2,048 MHz für den Ausgangstakt. Diese Frequenz f_T' wird in dem Teiler DIV im Verhältnis 256 : 1 auf 8 kHz ge teilt und einem Eingang des Phasendetektors PHD zugeführt, an dessen anderem Eingang der Rahmentakt f_R der einlangenden Signale liegt.

Der Teiler DIV muß ein synchroner Teiler sein; dadurch fällt die 8-kHz-Flanke fast mit einer Flanke des 2,048-MHz-Taktes zusammen. Durch die Wahl des Phasendetektors PHD wird die relative Phasenlage der 8-kHz-Takte bestimmt. Ein EX-OR-Pha sendetektor bedingt eine 90°-Phasenverschiebung; jedoch kann eine kleine Unsymmetrie bei der Referenzspannung bereits wesentliche Phasenabweichungen bezogen auf 2,048 MHz bewir ken. Dafür bleibt bei Ausfall des Referenzsignals die letzte Frequenz einige Zeit annähernd erhalten. Andere bekannte Phasendetektorschaltungen die auf Phasendifferenz 0 synchro nisieren, sind bezüglich der Phasendifferenz natürlich gün stiger, haben jedoch bei Ausfall des Referenzsignals die Eigenschaft, den Taktausgang sofort frequenzmäßig stark zu verstimmen, oft bis an die Frequenzgrenzen des Oszillators VCO.

Die Schaltung gemäß Fig. 1 nach dem Stand der Technik hat mehrere Nachteile:

a) Der Jitter des Rahmentaktsignals f_R wird, sofern er in der Nähe des Rahmentaktes - 8 kHz - oder eines Vielfachen da von liegt, durch Mischprodukte am Phasendetektor in den Bereich von 0 Hz herabgemischt und kann dann in nachfol genden Phasenregelschleifen nicht mehr weggefiltert wer den, wobei im Zuge einer Datenübertragungsstrecke mit ei ner entsprechenden Serienschaltung von Phasenregelschlei fen eine unzulässig hohe Jitterakkumulation auftreten kann.
b) In der Schleife ist eine hohe Filterverstärkung erforder lich, die wiederum eine große Empfindlichkeit gegenüber Spannungsschwankungen und Störspannungen nach sich zieht.
c) Wie oben erwähnt, können Signalstörungen am Eingang zu großen Frequenz- und Spannungsschwankungen führen.

Eine Aufgabe der Erfindung liegt darin, ein Synchronisations verfahren bzw. eine entsprechende Schaltung anzugeben, welche die genannten Nachteile weitgehend vermeidet.

Diese Aufgabe wird mit einer Vorrichtung der eingangs genann ten Art erreicht, bei der aus den Daten abgeleitete Takt gegenüber dem Rahmentakt eine vielfache Taktfrequenz aufweist und der Teiler als einstellbarer Teiler mit einstellbarem Teilerfaktor ausgebildet ist, wobei der Teiler zur Einstel lung seines Teilerfaktors mit einem Rahmentakt-Phasendetektor verbunden ist, welchem der Eingangs-Rahmentakt, der Ausgang des einstellbaren Teilers, sowie zumindest ein Ausgang eines das Ausgangssignal des gesteuerten Oszillators auf den Aus gangs-Rahmentakt teilenden Ausgangsteilers zugeführt sind, und der Rahmentakt-Phasendetektor zur Abgabe von dem Teiler faktor des Teilers vorübergehend erhöhenden oder erniedrigen den Impulses in Abhängigkeit von dem maximalen Phasenjitter der Takte eingerichtet ist, falls die Rahmentakte abweichen.

Die Erfindung bietet eine Rahmentaktsynchronisierung, die einerseits bei Störungen eine rasche Neusynchronisierung ermöglicht und die andererseits eine drastische Reduzierung eines Jitters ergibt.

Weitere vorteilhafte Varianten der Erfindung sind in den abhängigen Unteransprüchen gekennzeichnet.

Die Erfindung samt anderer Vorteile ist im folgenden anhand eines Ausführungsbeispiels in der Zeichnung veranschaulicht, in welcher zeigen:

Fig. 1 eine Phasenregelschleife zur Rahmentaktsynchronisie rung nach dem Stand der Technik,

Fig. 2 eine Vorrichtung zur Rahmentaktsynchronisierung nach der Erfindung,

Fig. 2a bis 2c im näheren Detail die Blöcke des Phasende tektors RPD der Fig. 2 und

Fig. 3 bis 7 Diagramme von Taktabläufen an verschiedenen Punkten der Vorrichtung nach Fig. 2.

Die Schaltung nach Fig. 2 besitzt zusätzlich zu jener nach Fig. 1 erweiterte Funktionen mit einem Zusatz für die Syn chronisierung des Rahmentaktes, hier 8 kHz. Der Schaltung ist ein Eingangs-Führungssignal f_I, hier 2,048 MHz und der Ein gangsrahmentakt f_R, hier 8 kHz zugeführt. Der Ausgangs- Führungstakt ist mit f_a und der Ausgangsrahmentakt mit f_R' bezeichnet. Die Schaltung besitzt einen Eingangsteiler DI1, welcher den Eingangsführungstakt f_I von 2,048 MHz auf 256 kHz teilt. Dieser mit f_E bezeichnete Takt wird einem Phasendetek tor PHD zugeführt. Auf diesen Phasendetektor folgt ein Filter FIL, dessen Ausgang einen gesteuerten Oszillator VCO mit einer Ausgangsfrequenz f₀ steuert. Die Ausgangsfrequenz f₀ des gesteuerten Oszillators VCO wird über einen besonderen gesteuerten Teiler DI2, der durch 64 teilt, als Signal f₂ dem Phasendetektor PHD zugeführt. Das Ausgangssignal des auf einer Frequenz von 16,384 MHz schwingenden gesteuerten Oszil lators wird in einem Teiler DI3 durch 8 auf den Ausgangstakt f_a mit 2,048 MHz geteilt und dieses Signal weiters durch einen Ausgangsteiler DI4 auf den Ausgangsrahmentakt f_R' ge teilt. Dieser Ausgangsteiler wird durch das Ausgangssignal f₀ des gesteuerten Oszillators VCO synchronisiert.

Zur Steuerung des gesteuerten Teilers ist ein Rahmentakt- Phasendetektor RPD vorgesehen, der seinerseits zwei Phasen diskriminatoren PD1 und PD2 enthält, deren Ausgangssignale über eine Verknüpfungseinheit STE den Teiler DI2 ansteuern. Dabei sind dem Phasendiskriminator PD1 einerseits der Ein gangsrahmentakt f_R und andererseits zwei Takte f₄' und f₄" zugeführt, wobei diese Takte mit dem Ausgangsrahmentakt f_R' phasenstarr sind, jedoch gegen diesen Takt verschoben. Dem Phasendiskriminator PD2 ist einerseits der Ausgangstakt f₂ des gesteuerten Teilers DI2 und andererseits ein Ausgangstakt f₄ des Ausgangsteilers DI4 zugeführt. Auch dieser Takt ist mit dem Ausgangsrahmentakt f_R' phasenstarr. Die genauere Funktion der Schaltung wird nun nachstehend erläutert.

Das Eingangs-Führungssignal f₁ ist ein ganzzahliges Vielfa ches des Eingangsrahmentaktes f_R, und seine Frequenz liegt wesentlich höher als jene des Rahmentaktes. Das Ausgangs signal f_E des Eingangsteilers DI1 muß ein ganzzahlig Vielfa ches des Eingangsrahmentaktes sein. Der Teiler DI1 wird durch den Rahmentakt f_R so synchronisiert, dass zwischen den Flan ken des Eingangsrahmentaktes f_R und der nachfolgenden Flanke des Signals f_E am Ausgang des Teilers DI1 immer ein genau festgelegter Zeitabstand besteht. Der Teilungsfaktor des Eingangsteilers DI1 bestimmt neben der Wahl des Phasendetek tors und der Grenzfrequenz der Phasenregelschleife die Jit terverträglichkeit und das Einrastverhalten der Schaltung.

An dieser Stelle sei allerdings betont, dass der Eingangstei ler DI1 auch entfallen kann, wobei dann die Eingangsfrequenz f_E des Phasendetektors PHD gleich dem Eingangs-Führungssignal f₁ ist.

Die Frequenz des gesteuerten Oszillators VCO wird höher als die Ausgangsfrequenz f_a gewählt, um die einzelnen Phasenhübe bei den Stellvorgängen gering zu halten. Der gesteuerte Tei ler DI2 erzeugt aus dem Ausgangssignal f₀ des gesteuerten Oszillators VCO das Phasendetektor-Vergleichssignal f₂. Die ser gesteuerte Teiler DI2 kann durch Impulse aus dem Rahmen takt-Phasendetektor RPD auf einen um 1 höheren oder niedrige ren Teilungsfaktor umgestellt werden. Bei einem Teilungsfak tor von beispielsweise 64 stellt ein Impuls I_H den Teilungs faktor für einen Zyklus auf 65, hingegen ein Impuls I_L den Teilungsfaktor für einen Zyklus auf 63. Um diese Veränderungen auszugleichen, muß die Ausgangsfrequenz nach einem I_H-Impuls kurzzeitig höher werden, um die Phasendifferenz am Phasende tektor PHD auszugleichen. Bei einem I_L-Impuls muß dagegen die Ausgangsfrequenz des gesteuerten Oszillators VCO kurzzeitig geringer werden.

Der Teiler DI3 erzeugt aus der Frequenz f₀ des gesteuerten Oszillators VCO die Ausgangsfrequenz f_a, doch kann dieser Teiler DI3 gegebenenfalls auch entfallen, falls die Ausgangs frequenz f_a größer als die Eingangsfrequenz sein darf.

Die eigentliche Steuerung der Rahmentaktsynchronisierung erfolgt mit Hilfe des Rahmentakt-Phasendetektors RPD. Die Synchronisierung erfolgt dabei in zwei Teilschritten. Im ersten Teilschritt wird mit Hilfe des Phasendiskriminators PD1 überprüft, ob die Phasenabweichung des Ausgangs-Rahmen taktes f_R' gegenüber der Soll-Lage kleiner ist als der maxi mal mögliche Differenzjitter am Phasendetektor PHD. Der Pha sendiskriminator PD1 kann drei unterschiedliche Ausgangsin formationen liefern, nämlich:

a) Die Phasenabweichung ist kleiner als der maximale Diffe renzjitter,
b) die Phasenabweichung ist größer als der maximale Diffe renzjitter, und die Phase ist voreilend, und
c) die Phasenabweichung ist größer als der maximale Diffe renzjitter, und die Phase ist nacheilend.

In den Fällen b) und c) werden von der Verknüpfungseinheit STE I_H- bzw. I_L-Impulse erzeugt, um die Phasenabweichung des Ausgangsrahmentaktes f_R' zu verringern. Im Fall a) wird zur weiteren Steuerung auch der Phasendiskriminator PD2 herange zogen, welcher die beiden zueinander nicht jitternden Signale f_E und f₄ zum Vergleich heranzieht. Diese beiden Signale be sitzen die gleiche Frequenz und bei der Soll-Lage des Aus gangs-Rahmentaktes auch die gleiche Phasenlage. Auch hier können unterschiedliche Ausgangssituationen auftreten, näm lich:

1. a₁) Die Phasenlage stimmt überein.
2. a₂) Die Phase ist voreilend, und
3. a₃) die Phase ist nacheilend.

In den Fällen a₂) und a₃) werden von der Verknüpfungseinheit I_H bzw. I_L Impuse erzeugt, um die Phasenabweichung zwischen den Signalen f_E und f₄ und damit auch die Phasenabweichung von dem Ausgangsrahmentakt f_R' so lange zu verringern, bis sie 0 wird. Im Fall a₁) werden jedoch keine Impulse erzeugt, und die Phasenabweichung ist 0.

Für die nun weiter ins Detail gehende Beschreibung der Erfin dung wird ein Eingangstakt und Ausgangstakt der Führungs signale f_I und f_a von 2,048 MHz angenommen, eine Oszillator frequenz des gesteuerten Oszillators von 16,384 MHz und ein Eingangssignal f_E des Phasendetektors PHD von 256 kHz, wobei ein EX-OR-Phasendetektor verwendet wird und die Bedingung gestellt wird, dass der Eingangsrahmentakt f_R mit dem Aus gangsrahmentakt f_R' phasengleich ist.

Der Eingangsteiler DI1 teilt die Eingangsfrequenz durch 8, und er kann durch einen 3-Bit-Zähler mit synchronem Ladeein gang realisiert werden. Als Zähltakt dient das Eingangsfüh rungssignal f_I, und die Steuerung bzw. Synchronisierung durch den Eingangsrahmentakt f_R soll bewirken, dass sein Ausgangs signal f_E eine definierte Phasenlage gegenüber dem Eingangs rahmentakt f_R besitzt, z. B. 90° gegenüber der steigenden Flanke von f_R. In diesem Fall wird synchron zur steigenden Flanke des 8-kHz-Rahmentaktes ein Ladeimpuls mit der Breite der Periodendauer von f_I erzeugt und mit der nächsten Takt flanke der Ladewert in den Zähler übernommen.

In Fig. 3 ist der Regelfall des Ablaufs dargestellt, bei welchem mit jeder steigenden Flanke des Eingangs-Führungs signales f_I der Wert COU des Teilers DI1 um 1 erhöht wird, wenn das Signal SET sich auf 1 befindet. Das Signal SET wird wie gezeigt beispielsweise durch eine Und-Verknüpfung des Rahmentaktsignales f_R mit dem um eine Taktperiode des Ein gangssignales f_I verzögerten und invertierten Rahmentaktsi gnales erzeugt. Befindet sich das Signal SET auf H, wird der voreingestellte Ladewert, in diesem Fall 3, mit der steigen den Flanke des Eingangssignals f_I von dem Teiler DI1 übernom men. Durch diese Einstellung wird die steigende Flanke des Eingangsrahmentaktes f_R in die Mitte eines L-Bereiches (90°- Verschiebung) des Signales f_E gelegt. In dieser Phasenlage des Eingangsrahmentaktes f_R gegenüber dem Eingangssignal f_E des Phasendetektors PHD bewirkt der Ladevorgang keine Verän derung in der Zahlenfolge gegenüber dem normalen Zählzyklus.

Bei ungestörtem Eingangssignal bleibt diese Phasenlage, wenn sie einmal eingestellt ist, immer erhalten, da das Signal f_E ein ganzzahlig vielfaches des Eingangsrahmentaktes f_R ist. Nach einer Signalstörung kann die relative Phasenlage aller dings verändert sein, doch ist nach dem ersten Set-Impuls der richtige Zusammenhang wieder hergestellt. Durch andere Lade werte kann man den Phasenzusammenhang im Abstand der Peri odendauer des Eingangs-Führungssignals f_I beliebig verstel len.

Der gesteuerte Teiler DI2 teilt die Ausgangsfrequenz f₀ des gesteuerten Oszillators VCO auf die Vergleichsfrequenz f₂, wobei im eingerasteten Zustand f₂ = f_E und die relative Pha senlage der beiden Signale von der Art des Phasendetektors abhängig ist. Bei einem EX-OR-Phasendetektor stellt sich eine relative Phasenlage von 90° ein. Ob die beiden Signale einan der voreilen oder nacheilen hängt von der Ziehcharakteristik der Kombination Filter FIL-Oszillator VCO ab (steigende oder fallende Frequenzen mit steigender Phasendetektorspan nung.

Zur Teilung der Ausgangsfrequenz f₀ des gesteuerten Oszilla tors VCO auf die Vergleichsfregenz f₂ wird im vorliegenden Fall ein Teilungsfaktor von 64 benötigt. Bei einem von der Verknüpfungseinheit STE abgegebenen I_L-Impuls wird der Tei lungsfaktor für einen Durchlauf auf 63 gestellt, wodurch sich die Zeit zwischen zwei Flanken des Signals f₂ um 61 ns ver kürzt, und die Frequenz des Signals f₂ wird für eine Periode höher. Ein einzelner I_L-Impuls bewirkt eine Phasenverschie bung des Signales f₂ zu dem Signal f_E um 61 ns. War vor die sem Impuls der Gleichgewichtszustand eingestellt, so versucht der Phasenregelkreis nach diesem Impuls seinen Zustand wieder zu erreichen. Dazu wird die Frequenz des gesteuerten Oszilla tors VCO kurzzeitig verringert, bis die 61 ns ausgeglichen sind und der ursprüngliche Phasenzustand am Phasendetektor PHD wiederhergestellt ist. Die Einschwingdauer der Phasenre gelschleife wird durch die ihr inhärente Zeitkonstante be stimmt.

Der dem gesteuerten Oszillator VCO nachgeordnete Teiler DI3 mit einem Teilungsfaktor von 8 teilt den Oszillatortakt von 16,384 MHz auf die Ausgangsfrequenz f_a mit 2,048 MHz.

Wie Fig. 4 zu entnehmen ist, in welcher die Einschwingdauer mit T_ein bezeichnet ist, verschiebt sich die Phasenlage von f_a zu dem Eingangs-Führungssignal f_Inach einem Impuls I_L an den gesteuerten Teiler D2 mit der Zeitkonstanten der Phasenregel schleife um +61 ns. Genauer gesagt, nimmt der Abstand der Flanken des Ausgangssignals f_a zu den vorgehenden Flanken des Eingangs-Führungssignales f_I zu, was durch einen Pfeil rechts in der Fig. 4 angedeutet ist.

Nach einem von der Verknüpfungseinheit STE ausgehenden Impuls IH an den gesteuerten Teiler DI2 verschiebt sich die Phasen lage des Ausgangssignales f_a zu dem Eingangssignal f_I mit der Zeitkonstante der Phasenregelschleife um -61 ns. Genauer gesagt, nimmt nun der Abstand der Flanken des Ausgangssignals f_a zu den vorgehenden Flanken des Eingangssignals f_I ab, was in Fig. 5 in Analogie zu Fig. 4 dargestellt ist.

Der Ausgangsteiler DI4 mit einem Teilungsverhältnis in diesem Beispiel von 256 erzeugt aus dem Ausgangstakt f_a den 8-kHz- Ausgangs-Rahmentakt f_R'. Um einen genauen Phasenzusammenhang sicherzustellen, ist es vorteilhaft, den Teiler als synchro nen Teiler auszuführen, wobei ihm als Synchronisationssignal das Ausgangssignal f₀ des gesteuerten Oszillators VCO zuge führt ist.

Da das Eingangsrahmensignal f_R über ein festes Teilungsver hältnis mit dem Eingangs-Führungsignal f_I verbunden ist, was in gleicher Weise für den Ausgangs-Rahmentakt f_R' und das Ausgangssignal f_a gilt, bewirkt eine zeitliche Verschiebung des Ausgangssignales f_a zu dem Eingangs-Führungssignal f_I eine ebensogroße zeitliche Verschiebung des Ausgangsrahmen taktes f_R' zu dem Eingangsrahmentakt f_R.

Nach einem Impuls I_L an den gesteuerten Teiler DI2 verschiebt sich die Phasenlage des Ausgangsrahmentaktes f_R' zu dem Ein gangsrahmentakt f_R um +61 ns mit der Zeitkonstanten der Pha senregelschleife, wobei der Abstand der Flanken des Ausgangs rahmentaktes f_R' zu den vorhergehenden Flanken des Eingangs rahmentaktes f_R zunimmt.

In analoger Weise verschiebt sich die Phasenlage des Aus gangsrahmentaktes f_R' zu dem Eingangsrahmentakt f_R nach einem Impuls I_H an den gesteuerten Teiler D2 um -61 ns mit der Zeitkonstanten der Phasenregelschleife, wobei der Abstand der Flanken des Ausgangsrahmentaktes f_R' zu den vorhergehenden Flanken des Eingangsrahmentaktes f_R abnimmt. Wie bereits erwähnt, werden neben dem Ausgangsrahmentakt f_R' durch den Ausgangsteiler DI4 auch Hilfstakte f₄, f₄' und f₄" erzeugt, die gegenüber dem Ausgangsrahmentakt f_R zeitlich verschoben sind. Die Verschiebung ist abhängig von der Soll-Phasenlage des Eingangsrahmentaktes zu dem Ausgangsrahmentakt und von dem Definitionsbereich des Phasendetektors. Der Takt f₄ be sitzt die gleiche Nominalfrequenz wie der Ausgangstakt f₂ des gesteuerten Zählers DI2 und steht in einem starren Phasenver hältnis zu dem Ausgangsrahmentakt f_R'.

Die Flanken der Signale f₂, f₄, f₄', f₄" und f_R' liegen immer genau in einem 61-ns-Zeitraster, das durch die Ausgangsfre quenz f₀ des gesteuerten Oszillators VCO bestimmt ist. Daran erkennt man auch den Vorteil einer hohen Oszillatorfrequenz, im vorliegenden Fall 16,384 MHz. Ein Impuls I_H oder I_L aus der Verknüpfungseinheit STE bewirkt eine sofortige Verschie bung der Flanken des Signals f₂ zu den Flanken der Signale f_R', f₄, f₄' um 61 ns.

Der Rahmentakt-Phasendetektor RPD führt den Phasenvergleich auf der Rahmentakt-, somit hier der 8-kHz-Ebene durch. In Fig. 6 ist der Soll-Zustand der Phasenbeziehungen für sieben hier betrachtete Signale dargestellt. Falls ein EX-OR-Phasen detektor zur Anwendung gelangt, sind f_E und f₂ im einge schwungenen, störungsfreien Zustand um genau 90° zueinander phasenverschoben.

Im vorliegenden Beispiel wurde der Teiler DI1 bezüglich der Phasenlage des Rahmentaktes so festgelegt, dass die steigende Flanke des Rahmentaktes f_R genau in der Mitte eines L-Berei ches von f_E liegt. Im eingeschwungenen und störungsfreien Betrieb fällt die steigende Flanke des Rahmentaktes f_R mit einer steigenden Flanke des Ausgangssignals f₂ des Teilers DI2 zusammen. Die Flanken der Signale f₂ und f₄ sollen eben falls zusammenfallen. Ebenfalls wurde hier festgelegt, dass, wie bereits erwähnt, Eingangs- und Ausgangsrahmentakt im störungsfreien Zustand phasengleich sein sollen. Daher fällt die steigende Flanke des Ausgangsrahmentaktes f_R' mit der steigenden Flanke von f₂ zusammen. Dieser Zusammenhang zwi schen f₂ und fR' bleibt erhalten, solange die Phasenregel schleife fehlerfrei arbeitet und kein I_L- oder I_H-Impuls er zeugt wird. Bei jitterndem Eingangssignal versucht der Aus gangstakt der Jitterbewegung des Eingangstaktes zu folgen. In Abhängigkeit von der Jitterfrequenz und den Parametern der Phasenregelschleife wird jedoch der Jitter des Ausgangstaktes mit steigender Jitterfrequenz immer mehr unterdrückt. Dadurch entsteht ein Differenzjitter zwischen dem Fingangs-Führungs signal f_I und dem Ausgangssignal f_a der, bezogen auf die Zeit, in gleicher Größe zwischen dem Signal f_E und f₂ auf tritt. Ebenso tritt dieser Jitter zwischen dem Eingangs- und dem Ausgangsrahmentakt f_R und f_R' auf.

Der Diffenzjitter bewirkt eine Abweichung der Eingangssignale des Phasendetektors PHD von ihrer Soll-Phasenlage, und diese Abweichung wird als Differenzphase bezeichnet. So lange die ser Jitter nicht so groß wird, dass die Differenzphase den Eindeutigkeitsbereich des Phasendetektors übersteigt, bleibt die Phasenregelschleife eingerastet. Bei einem EX-OR-Phasen detektor ist der Eindeutigkeitsbereich ±π, wobei innerhalb dieses Bereiches noch der Linearitätsbereich mit ±π/2 liegt. Innerhalb des Linearitätsbereichs verhält sich die Phasenre gelschleife linear, und daher wird die zulässige differenz phase meist mit ±π/2 beschränkt.

Die beiden Ausgangstakte f₄' und f₄" des Ausgangsteiler DI4 sind gegenüber dem Ausgangsrahmentakt f_R' so verschoben, dass die Flanken die Grenzen der zulässigen Differenzphase, trans feriert auf die Rahmentaktfrequenz, darstellen. Im Beispiel soll dies der Linearitätsbereich sein, doch kann der Bereich bis knapp unter den Eindeutigkeitsbereich ausgedehnt werden. Bei einem gültigen Eingangstakt, bei dem der Jitter innerhalb der zulässigen Grenzen liegt, liegt die steigende Flanke des Eingangsrahmentaktes f_R nach der steigenden Flanke des Si gnals f₄' und vor der steigenden Flanke des Signals f₄".

In den Fig. 2a, 2b und 2c sind mögliche Ausführungen der beiden Phasendiskriminatoren PD1, PD2 sowie der Verknüpfungs einheit STE dargestellt, doch soll es klar sein, dass dem Fachmann im Rahmen der Vorgabe der Erfindung auch andere Detaillösungen zur Verfügung stehen.

Der Phasendiskriminator PD1 besteht aus zwei D-Flip-Flops, deren Takteingang durch den Eingangsrahmentakt f_R angesteuert wird. An den D-Eingängen dieser Flip-Flops liegen die Signale f₄' bzw. f₄", und die beiden Q-Ausgänge der D-Flip-Flops bil den den Ausgang des Phasendiskriminators PD1 und führen zu der Verknüpfungseinheit STE. Der Ausgangs jenes D-Flip-Flops, an dessen D-Eingang das Signal f₄' liegt, wird an seinem Ausgang immer einen H-Zustand anzeigen. Bei jenem D-Flip- Flop, an dessen D-Eingang das Signal f₄" liegt, wird am Ausgang immer ein L-Zustand vorhanden sein. Erst wenn die Phasenverschiebung zwischen dem Eingangs- und dem Ausgangs rahmentakt f_R bzw. f_R' größer wird, als durch den gegenseiti gen Flankenabstand der beiden Signale f₄' und f₄" festgelegt ist, sind bei einem voreilenden Eingangsrahmentakt f_R beide D-Ausgänge der Flip-Flops auf L, bei einem nacheilenden Ein gangsrahmentakt f_R jedoch beide D-Ausgänge der Flip-Flops auf H. Durch den Zustand LL bzw. HH am Ausgang bzw. an den Aus gängen des Phasendiskriminators PD1 ist daher auch die Rich tung der Korrekturmaßnahmen festgelegt. Bei sehr großen Pha senabweichungen zwischen Eingangs- und Ausgangsrahmentakt nahe 180° kann auch statt des Zustandes HL der Zustand LH auftreten, wobei in diesem Fall die Richtung der Korrektur maßnahmen gleichgültig ist, da in beiden Richtungen gleich viele Korrekturschritte erforderlich sind.

Auch der Phasendiskriminator PD2 besitzt zwei Ausgänge, von welchen der erste Ausgang z. B. H-Impulse liefert, wenn das Signal f₂ gegenüber dem Signal f₄ voreilend ist und der zwei te Ausgang H-Impulse liefert, wenn f₂ nacheilend ist. Bei Phasengleichheit treten keine Impulse auf. Da die Phasenab stände nur ganzzahlige Vielfache der Periodendauer des Aus gangssignals f₀ des gesteuerten Oszillators VCO sein können, ist auch die Impulsdauer der Ausgangsimpulse in diesem Raster quantisiert. Nachstehend werden tabellarisch die möglichen Ausgangszustände des Phasendiskriminators PD1 dargestellt und darauffolgend diskutiert.

Wenn anstelle des Zustandes HL am Ausgang des Phasendiskrimi nators PD1 ein HH-, LL- oder LH-Zustand auftritt oder Impulse an einem der Ausgänge des Phasendiskriminators PD2 auftreten, so kann dies die folgenden Ursachen haben.

1. Die Phasenregelschleife ist ausgerastet, wobei dieser Zustand mit einem Lock-In-Detektor herkömmlicher Bauart feststellbar ist. Die Reaktion auf diesen Fehler ist an wendungsabhängig und kann beispielsweise in einer Abschal tung der Ausgänge oder Umschaltung auf einen anderen Syn chroneingang bestehen oder in einem Übergang in ein "Hold- Over" oder "Free-Run".
2. Die Phasenregelschleife ist eingerastet, jedoch übersteigt der Jitter des Eingangssignals den festgelegten zulässigen Bereich. Dadurch entspricht das Signal nicht den Anforde rungen und sollte zur Synchronisation nicht verwendet wer den. Ein so großer sinusförmiger Jitter erzeugt abwech selnd HH-, HL- und LL-Sequenzen, sofern der Jitter nicht die Frequenz des Eingangsrahmentaktes oder ein ganzzahli ges Vielfaches davon besitzt. Die in der Praxis auftreten den großen Jitter-Amplituden sind aber meist aperiodisch und wesentlich niederfrequenter.
3. Nach Behebung einer Signal- oder Funktionsstörung ist die Phasenregelschleife wieder eingerastet, jedoch stimmen die Phasenverhältnisse nicht mehr. Für diesen Fall wird die Phasensynchronisation wie beschrieben durchgeführt.

Eine mögliche Ausgangslage für den unter 3. beschriebenen Fall ist in den Fig. 7a und 7b veranschaulicht. Da ein einge rasteter und eingeschwungener Zustand angenommen wird, sind die Signale f_E und f₂ wieder genau um 90° zueinander phasen verschoben. Zum Unterschied von Fig. 6 fällt jedoch die Flan ke des Ausgangsrahmentaktes f_R' nicht mit einer Flanke von f₂ zusammen. Zufolge der starren Phasenverhältnisse des Aus gangsrahmentaktes f_R' zu den Signalen f₄, f₄' und f₄" sind diese Takte auch gegenüber dem Zustand von Fig. 6 verschoben. Prinzipiell können die Ausgangstakte F₄', F₄" gegen den Takt F_R' um ein beliebiges Vielfaches der Periodendauer 1/f₀ des Oszillators VCO verschoben sein. Die steigende Flanke des Eingangsrahmentaktes f_R liegt wieder genau in der Mitte eines L-Bereiches des Signales f_E, da auch hier der starre Phasen zusammenhang garantiert ist. Bei eingeschwungenem Phasenre gelkreis fällt die steigende Flanke des Eingangsrahmentaktes f_R wieder mit einer steigenden Flanke des Signals f₂ zusam men. Dieser Zustand ist zwar stabil, entspricht aber nicht der Phasenbedingung für den Rahmentakt.

Das Signal f₄ ist weiterhin phasenstarr bezüglich des Aus gangsrahmentaktes f_R', jedoch nicht notwendigerweise pha sengleich zu dem Signal f₂. Im Gegensatz zu dem in Fig. 6 dargestellten Zustand liegt nun die steigende Flanke des Eingangsrahmentaktes f_R in einem Bereich, in dem sich sowohl das Signal f₄' als auch f₄" in einem H-Zustand befinden, und dementsprechend liefert der Phasendiskriminator PD1 an seinem Ausgang den Zustand HH.

Das Verfahren zur Phasenkorrektur zwischen den Eingangsrah mentakt f_R und dem Ausgangsrahmentakt f_R' läuft nun wie nach stehend beschrieben ab.

Wenn der Ausgang des Phasendiskriminators PD1 den Wert HH liefert, werden durch die Verknüpfungseinheit STE so lange I_L-Impulse erzeugt, bis bei der steigenden Flanke des Ein gangsrahmentaktes f_R das Signal f₄' noch den Zustand H, das Signal f₄" jedoch bereits den Zustand L erreicht hat, und der Ausgang des Phasendiskriminators PD1 wieder den Zustand HL liefert.

Wenn der Ausgang des Phasendiskriminators PD1 den Wert LL liefert, werden durch die Verknüpfungseinheit STE so lange I_H-Impulse erzeugt, bis bei der steigenden Flanke des Ein gangsrahmentaktes f_R das Signal f₄" noch den Zustand L, das Signal f₄' jedoch bereits den Zustand H erreicht hat, und der Ausgang des Phasendiskriminators PD1 wieder den Zustand HL liefert.

Wenn am Ausgang des Phasendiskriminators PD1 der Zustand LH vorliegt, werden wahlweise entweder I_L oder I_H-Impulse einge blendet, bis der Zustand HH oder LL erreicht ist.

Die Impulsfolgefrequenz, mit welcher I_L- bzw. I_H-Impulse ein geblendet werden, hängt von der zulässigen Frequenzabweichung ab, die je nach Anwendungsfall durch Normen und Systemparame ter definiert ist.

Wenn nach einem derartigen Vorgang der Zustand HL erreicht ist, ist die Phasenübereinstimmung noch nicht vorhanden. Solange der Phasendiskriminator PD2 noch Impulse liefert, ist der Soll-Zustand noch nicht erreicht, und es müssen daher weiterhin I_L- bzw. I_H-Impulse eingeblendet werden, abhängig davon, welcher der Ausgänge Impulse liefert. Der Endzustand ist erst dann erreicht, wenn der Phasendiskriminator PD2 keine Ausgangsimpulse mehr liefert.

Für die in Fig. 2c beschriebene Schaltung der Verknüpfungs einheit STE ist es wesentlich, dass τ < T/4 ist (vgl. Fig. 6). Dann muss der Zustand HH des Phasendiskriminators PD2 nicht beachtet werden, da am Phasendiskriminator PD1 der Zustand HL nicht erreicht ist. Für den Zustand HL am Ausgang des Phasendiskriminators PD1 ergibt sich tabellarisch folgen des Bild:

Die Ausgangssignale von PD2 werden nicht weiterverarbeitet, falls sich der Ausgang von PD1 nicht im Zustand HL befindet.

Der Phasenzusammenhang zwischen dem Eingangsrahmentakt f_R und dem Ausgangsrahmentakt f_R' läßt sich beliebig innerhalb eines Zeitrasters gestalten, das durch die Oszillatorfrequenz f₀ des gesteuerten Oszillators VCO definiert ist, und die Ein stellgeschwindigkeit wird durch die Wahl der Impulsfolgefre quenz der I_L- bzw. I_H-Impulse bestimmt.

Claims

1. Vorrichtung zur Synchronisierung des Rahmentaktes (f_R) in einem Daten übertragenden System, mit einem Phasendetektor (PHD), dessen Ausgang über ein Filter (FIL) mit dem Eingang eines gesteuerten Oszillators (VCO) verbunden ist, wobei einem Eingang des Phasendetektors ein Takt und dem anderen Eingang das über einen Teiler geführte Ausgangssignal des gesteuerten Oszillators (VCO) zugeführt ist, dadurch gekennzeichnet,
dass der aus den Daten abgeleitete Takt (f_E) gegenüber dem Rahmentakt (f_R) eine vielfache Taktfrequenz aufweist,
dass der Teiler als einstellbarer Teiler (DI2) mit einstell barem Teilerfaktor ausgebildet ist, und der Teiler (DI2) zur Einstellung seines Teilerfaktors mit einem Rahmentakt-Phasen detektor (RPD) verbunden ist, welchem der Rahmentakt (f_R), das Ausgangssignal (f₂) des einstellbaren Teilers (DI2),
sowie zumindest ein Takt (f₄, f₄') eines das Ausgangssignal (f₀) des gesteuerten Oszillators (VCO) auf einen Ausgangs- Rahmentakt (f_R') teilenden Ausgangsteilers (DI4) zugeführt sind, und der Rahmentakt-Phasendetektor (RPD) zur Abgabe von dem Teilerfaktor des Teilers (DI2) vorübergehend erhöhenden oder erniedrigenden Impulses (I_H, I_L) in Abhängigkeit von dem maximalen Phasenjitter der Takte (f_E, f₂) eingerichtet ist, falls die Rahmentakte (f_R, f_R') abweichen.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Rahmentakt-Pha sendetektor (RPD) zwei Phasendiskriminatoren (PD1, PD2) auf weist, wobei dem ersten Phasendiskriminator (PD1) der Ein gangs(rahmen)takt sowie zwei zueinander phasenverschobene Ausgangstakte (f₄', f₄") des Ausgangsteilers (DI4) und dem zweiten Phasendiskriminator (PD2) der Ausgangstakt (f₂) des gesteuerten Teilers (DI2) sowie ein Ausgangstakt (f₄) des Ausgangsteilers (DI4) zugeführt sind, wobei zur Ansteuerung des gesteuerten Teilers (DI2) die Ausgänge der beiden Phasen diskriminatoren (PD1, PD2) über eine Verknüpfungseinheit (STE) zu dem gesteuerten Teiler (DI2) geführt sind.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass der erste Phasendis kriminator (PD1) des Rahmentakt-Phasendetektors (RPD) zwei D- Flip-Flops (FF1, FF2) aufweist, deren Takteingängen der Ein gangs(rahmen)takt und deren D-Eingängen die beiden phasenver schobenen Ausgangssignale (f₄', f₄") des Ausgangsteilers (DI4) zugeführt sind und deren Q-Ausgänge der Verknüpfungs einheit (STE) zugeführt sind.

4. Vorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der zweite Phasendis kriminator (PD2) des Rahmentakt-Phasendetektors (RPD) zwei Ausgänge besitzt, welche der Verknüpfungseinheit (STE) zuge führt sind, und er dazu eingerichtet ist, nur bei Voreilen bzw. Nacheilen der beiden ihm zugeführten Takte (f₂, f₄) an einem der beiden Ausgänge Impulse abzugeben.

5. Vorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die zueinander pha senverschobenen Ausgangstakte (f₄', f₄") des Ausgangsteilers (DI4) um eine festsetzbare zulässige Differenzphase von Ein gangs- und Ausgangs-Rahmentakt (f_R, f_R') gegeneinander ver schoben sind.

6. Vorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass der Ausgangsrahmen takt (f_R') des Ausgangsteilers (DI4) gegen die beiden zuein ander phasenverschobenen Ausgangstakte (f₄', f₄") dieses Teilers um ein Vielfaches der Periodendauer (1/f₀) des ge steuerten Oszillators (VCO) verschoben ist.

7. Vorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Teilerfaktor des gesteuerten Teilers um 1 erhöht bzw. erniedrigt werden kann.

8. Vorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Frequenz des Ausgangssignals (f₀) des gesteuerten Oszillators (VCO) ein Vielfaches der Frequenz des Ausgangstaktes (f_a) beträgt, wobei ein Teiler (DI3) den Oszillator-Ausgangstakt auf den Ausgangstakt teilt.

9. Vorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Ausgangsteiler (DI4) für den Rahmentakt (f_R') ein synchroner Teiler ist, welchem als Synchronisationssignal das Ausgangssignal (f₀) des gesteuerten Oszillators (VCO) zugeführt ist.

10. Vorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass dem Phasendetektor (PHD) ein Eingangsteiler (DI1) vorgeschaltet ist.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der Eingangsteiler (DI1) ein von dem Eingangs-Rahmentakt (f_R) synchronisierter Synchronteiler ist.