JPH10336018A - 可変分周器及びｐｌｌ回路 - Google Patents
可変分周器及びｐｌｌ回路Info
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- JPH10336018A JPH10336018A JP9138522A JP13852297A JPH10336018A JP H10336018 A JPH10336018 A JP H10336018A JP 9138522 A JP9138522 A JP 9138522A JP 13852297 A JP13852297 A JP 13852297A JP H10336018 A JPH10336018 A JP H10336018A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】出力信号周波数の切り換えを高速に、かつ短周
期で行い得るＰＬＬ回路を提供する。 【解決手段】ラッチ回路２は、外部から入力されるパラ
レル信号Ｄａｔａをラッチ信号ＬＥＣに基づいてラッチ
して、分周比設定信号ＤＬＨとして出力する。比較カウ
ンタ回路３は、入力信号ＩＮを分周した分周信号ＬＤを
出力するとともに、該分周信号ＬＤの出力に基づいて、
ラッチ回路２から入力される分周比設定信号ＤＬＨに基
づく新たな分周比で分周動作を開始する。タイミング制
御回路２１は、外部から入力されるラッチ原信号ＬＥと
分周信号ＬＤとに基づいてラッチ信号ＬＥＣを生成する
とともに、比較カウンタ回路３が分周信号ＬＤを出力し
ている状態から出力を終了するまでの遷移期間は、ラッ
チ信号ＬＥＣの出力を停止する。
期で行い得るＰＬＬ回路を提供する。 【解決手段】ラッチ回路２は、外部から入力されるパラ
レル信号Ｄａｔａをラッチ信号ＬＥＣに基づいてラッチ
して、分周比設定信号ＤＬＨとして出力する。比較カウ
ンタ回路３は、入力信号ＩＮを分周した分周信号ＬＤを
出力するとともに、該分周信号ＬＤの出力に基づいて、
ラッチ回路２から入力される分周比設定信号ＤＬＨに基
づく新たな分周比で分周動作を開始する。タイミング制
御回路２１は、外部から入力されるラッチ原信号ＬＥと
分周信号ＬＤとに基づいてラッチ信号ＬＥＣを生成する
とともに、比較カウンタ回路３が分周信号ＬＤを出力し
ている状態から出力を終了するまでの遷移期間は、ラッ
チ信号ＬＥＣの出力を停止する。
Description
【０００１】
【発明の属する技術分野】この発明は、出力信号周波数
を設定された周波数に一致させるように動作するＰＬＬ
回路に関するものである。
を設定された周波数に一致させるように動作するＰＬＬ
回路に関するものである。
【０００２】近年、自動車電話や携帯電話等の移動体通
信機器にＰＬＬ回路が使用されている。このようなＰＬ
Ｌ回路では、移動体通信機器の利便性を向上させるため
に、出力信号周波数を所望の周波数に速やかに切り換え
る必要がある。近年のデジタル方式の無線機器では、周
波数の有効利用を図るために時分割で周波数を切り換え
る方式が採用され、特にこの方式ではＰＬＬ回路の出力
信号周波数を高速かつ短周期に切り換える必要がある。
信機器にＰＬＬ回路が使用されている。このようなＰＬ
Ｌ回路では、移動体通信機器の利便性を向上させるため
に、出力信号周波数を所望の周波数に速やかに切り換え
る必要がある。近年のデジタル方式の無線機器では、周
波数の有効利用を図るために時分割で周波数を切り換え
る方式が採用され、特にこの方式ではＰＬＬ回路の出力
信号周波数を高速かつ短周期に切り換える必要がある。
【０００３】
【従来の技術】図４は、ＰＬＬ回路の第一の従来例を示
す。シフトレジスタ回路１にはシリアルデータＳＤとク
ロック信号ＣＬＫが入力され、そのクロック信号ＣＬＫ
の立ち上がりに基づいて、シリアルデータＳＤが順次取
り込まれる。そして、取り込まれたシリアルデータは、
分周比を設定するための例えば１０ビットのパラレルデ
ータＤａｔａとして出力される。
す。シフトレジスタ回路１にはシリアルデータＳＤとク
ロック信号ＣＬＫが入力され、そのクロック信号ＣＬＫ
の立ち上がりに基づいて、シリアルデータＳＤが順次取
り込まれる。そして、取り込まれたシリアルデータは、
分周比を設定するための例えば１０ビットのパラレルデ
ータＤａｔａとして出力される。
【０００４】前記パラレルデータＤａｔａは、ラッチ回
路２に入力される。ラッチ回路２は、ラッチ信号ＬＥの
立ち上がりに基づいて前記パラレルデータＤａｔａをラ
ッチして、分周比設定信号ＤＬＨとして比較カウンタ回
路３に出力する。
路２に入力される。ラッチ回路２は、ラッチ信号ＬＥの
立ち上がりに基づいて前記パラレルデータＤａｔａをラ
ッチして、分周比設定信号ＤＬＨとして比較カウンタ回
路３に出力する。
【０００５】前記比較カウンタ回路３は、分周比設定信
号ＤＬＨに基づいて設定された分周比に基づいて入力信
号ＩＮを分周し、その分周信号ＬＤを出力する。前記分
周信号ＬＤは、位相比較器４に比較信号として出力され
るとともに、前記比較カウンタ回路３にロード信号とし
て入力される。
号ＤＬＨに基づいて設定された分周比に基づいて入力信
号ＩＮを分周し、その分周信号ＬＤを出力する。前記分
周信号ＬＤは、位相比較器４に比較信号として出力され
るとともに、前記比較カウンタ回路３にロード信号とし
て入力される。
【０００６】前記位相比較器４には、前記分周信号ＬＤ
と、基準分周器から入力される基準信号ＲＥＦとが入力
される。そして、位相比較器４は分周信号ＬＤと基準信
号ＲＥＦとを比較し、その周波数差及び位相差に応じた
パルス信号をチャージポンプ５に出力する。
と、基準分周器から入力される基準信号ＲＥＦとが入力
される。そして、位相比較器４は分周信号ＬＤと基準信
号ＲＥＦとを比較し、その周波数差及び位相差に応じた
パルス信号をチャージポンプ５に出力する。
【０００７】前記チャージポンプ５は、位相比較器４か
ら出力されるパルス信号に基づいて、その出力段のプル
アップ側トランジスタあるいはプルダウントランジスタ
がオンされる。そして、次段のループフィルタ６を負荷
として、プルアップ側トランジスタがオンされるとその
出力電圧が上昇し、プルダウン側トランジスタがオンさ
れるとその出力電圧が低下する。
ら出力されるパルス信号に基づいて、その出力段のプル
アップ側トランジスタあるいはプルダウントランジスタ
がオンされる。そして、次段のループフィルタ６を負荷
として、プルアップ側トランジスタがオンされるとその
出力電圧が上昇し、プルダウン側トランジスタがオンさ
れるとその出力電圧が低下する。
【０００８】前記ループフィルタ６は、前記チャージポ
ンプ５の負荷として動作し、チャージポンプ５の出力信
号を平滑して、電圧制御発振器（ＶＣＯ）７に出力す
る。前記電圧制御発振器７は、ループフィルタ６の出力
電圧に応じた周波数の出力信号を出力し、その出力信号
は前記比較カウンタ回路３に入力信号ＩＮとして入力さ
れる。
ンプ５の負荷として動作し、チャージポンプ５の出力信
号を平滑して、電圧制御発振器（ＶＣＯ）７に出力す
る。前記電圧制御発振器７は、ループフィルタ６の出力
電圧に応じた周波数の出力信号を出力し、その出力信号
は前記比較カウンタ回路３に入力信号ＩＮとして入力さ
れる。
【０００９】前記ラッチ回路２及び比較カウンタ回路３
の具体的構成を図５に示す。前記ラッチ回路２は、複数
のＤフリップフロップ回路８で構成され、各フリップフ
ロップ回路８にシフトレジスタ１から出力されるパラレ
ルデータＤａｔａがそれぞれ入力される。
の具体的構成を図５に示す。前記ラッチ回路２は、複数
のＤフリップフロップ回路８で構成され、各フリップフ
ロップ回路８にシフトレジスタ１から出力されるパラレ
ルデータＤａｔａがそれぞれ入力される。
【００１０】前記各フリップフロップ回路８にはラッチ
信号ＬＥが入力される。そして、各フリップフロップ回
路８はラッチ信号ＬＥの立ち上がりに基づいて、パラレ
ルデータＤａｔａをラッチして、分周比設定信号ＤＬＨ
として出力する。
信号ＬＥが入力される。そして、各フリップフロップ回
路８はラッチ信号ＬＥの立ち上がりに基づいて、パラレ
ルデータＤａｔａをラッチして、分周比設定信号ＤＬＨ
として出力する。
【００１１】前記比較カウンタ回路３は、直列に接続さ
れた複数のフリップフロップ回路９で構成され、各フリ
ップフロップ回路９に前記分周比設定信号ＤＬＨが入力
され、初段のフリップフロップ回路９に入力信号ＩＮが
入力される。分周比設定信号ＤＬＨは、ロード信号とし
て入力される分周信号ＬＤの入力に基づいて、各フリッ
プフロップ回路９に取り込まれる。
れた複数のフリップフロップ回路９で構成され、各フリ
ップフロップ回路９に前記分周比設定信号ＤＬＨが入力
され、初段のフリップフロップ回路９に入力信号ＩＮが
入力される。分周比設定信号ＤＬＨは、ロード信号とし
て入力される分周信号ＬＤの入力に基づいて、各フリッ
プフロップ回路９に取り込まれる。
【００１２】各フリップフロップ回路９の出力信号はＡ
ＮＤ回路１０に入力され、そのＡＮＤ回路１０の出力信
号が前記分周信号ＬＤとして出力される。このような比
較カウンタ回路３では、分周比設定信号ＤＬＨで各フリ
ップフロップ回路９に設定された値をカウント開始値と
して、入力信号ＩＮとして入力されるパルス信号のパル
ス数のカウントアップ動作を行い、すべてのフリップフ
ロップ回路９の出力信号がＨレベルとなったとき、すな
わちカウントアップが終了したとき、ＡＮＤ回路１０か
らＨレベルの分周信号ＬＤが入力信号ＩＮの１周期分の
時間幅で出力される。
ＮＤ回路１０に入力され、そのＡＮＤ回路１０の出力信
号が前記分周信号ＬＤとして出力される。このような比
較カウンタ回路３では、分周比設定信号ＤＬＨで各フリ
ップフロップ回路９に設定された値をカウント開始値と
して、入力信号ＩＮとして入力されるパルス信号のパル
ス数のカウントアップ動作を行い、すべてのフリップフ
ロップ回路９の出力信号がＨレベルとなったとき、すな
わちカウントアップが終了したとき、ＡＮＤ回路１０か
らＨレベルの分周信号ＬＤが入力信号ＩＮの１周期分の
時間幅で出力される。
【００１３】そして、Ｈレベルの分周信号ＬＤが各フリ
ップフロップ回路９に入力されると、各フリップフロッ
プ回路９にはその時点でラッチ回路２から出力されてい
る分周比設定信号ＤＬＨが新たに設定され、その新たな
分周比に基づいてカウントアップ動作が再開される。
ップフロップ回路９に入力されると、各フリップフロッ
プ回路９にはその時点でラッチ回路２から出力されてい
る分周比設定信号ＤＬＨが新たに設定され、その新たな
分周比に基づいてカウントアップ動作が再開される。
【００１４】このようなＰＬＬ回路では、図６に示すよ
うに、シフトレジスタ１にクロック信号ＣＬＫが入力さ
れる毎に、シフトレジスタ１からパラレルデータＤａｔ
ａが出力される。このような状態で、ラッチ回路２にラ
ッチ信号ＬＥが入力されると、ラッチ回路２はラッチ信
号ＬＥの立ち上がりに基づいてパラレルデータＤａｔａ
をラッチして、分周比設定信号ＤＬＨとして出力する。
従って、ラッチ回路２から出力される分周比設定信号Ｄ
ＬＨは、ラッチ信号ＬＥの立ち上がりに基づいて切り換
わる。
うに、シフトレジスタ１にクロック信号ＣＬＫが入力さ
れる毎に、シフトレジスタ１からパラレルデータＤａｔ
ａが出力される。このような状態で、ラッチ回路２にラ
ッチ信号ＬＥが入力されると、ラッチ回路２はラッチ信
号ＬＥの立ち上がりに基づいてパラレルデータＤａｔａ
をラッチして、分周比設定信号ＤＬＨとして出力する。
従って、ラッチ回路２から出力される分周比設定信号Ｄ
ＬＨは、ラッチ信号ＬＥの立ち上がりに基づいて切り換
わる。
【００１５】また、比較カウンタ回路３が分周信号ＬＤ
を出力すると、その分周信号ＬＤに基づいて分周比設定
信号ＤＬＨが比較カウンタ回路３に取り込まれ、その新
たな分周比設定信号ＤＬＨに基づいて新たなカウント動
作が開始される。
を出力すると、その分周信号ＬＤに基づいて分周比設定
信号ＤＬＨが比較カウンタ回路３に取り込まれ、その新
たな分周比設定信号ＤＬＨに基づいて新たなカウント動
作が開始される。
【００１６】ところが、上記のような動作において、ク
ロック信号ＣＬＫ及びラッチ信号ＬＥと、比較カウンタ
回路３の入力信号ＩＮとは非同期である。従って、分周
比設定信号ＤＬＨの切り換わりと、分周信号ＬＤとは非
同期である。
ロック信号ＣＬＫ及びラッチ信号ＬＥと、比較カウンタ
回路３の入力信号ＩＮとは非同期である。従って、分周
比設定信号ＤＬＨの切り換わりと、分周信号ＬＤとは非
同期である。
【００１７】すると、分周信号ＬＤの立ち下がりが、分
周比設定信号ＤＬＨの切り換わりに要する時間ｔ１に重
なると、不定状態の分周比設定信号ＤＬＨが比較カウン
タ回路３に取り込まれてしまうため、比較カウンタ回路
３に正常な分周比が設定されず、誤動作する畏れがあ
る。
周比設定信号ＤＬＨの切り換わりに要する時間ｔ１に重
なると、不定状態の分周比設定信号ＤＬＨが比較カウン
タ回路３に取り込まれてしまうため、比較カウンタ回路
３に正常な分周比が設定されず、誤動作する畏れがあ
る。
【００１８】図７は、上記のような比較カウンタ回路の
誤動作を防止する機能を備えたＰＬＬ回路の第二の従来
例である。前記第一の従来例と同一構成部分は、同一符
号を付して説明する。
誤動作を防止する機能を備えたＰＬＬ回路の第二の従来
例である。前記第一の従来例と同一構成部分は、同一符
号を付して説明する。
【００１９】第一のラッチ回路２ａには、前記パラレル
データＤａｔａ及びラッチ信号ＬＥが入力される。そし
て、第一のラッチ回路２ａはラッチ信号ＬＥに基づいて
パラレルデータＤａｔａをラッチして、第一の分周比設
定信号ＤＬＨ１として第二のラッチ回路２ｂに出力す
る。
データＤａｔａ及びラッチ信号ＬＥが入力される。そし
て、第一のラッチ回路２ａはラッチ信号ＬＥに基づいて
パラレルデータＤａｔａをラッチして、第一の分周比設
定信号ＤＬＨ１として第二のラッチ回路２ｂに出力す
る。
【００２０】前記第二のラッチ回路２ｂには、前記第一
の分周比設定信号ＤＬＨ１及びラッチ信号ＬＥＣが入力
される。そして、第二のラッチ回路２ｂはラッチ信号Ｌ
ＥＣに基づいて第一の分周比設定信号ＤＬＨ１をラッチ
して、第二の分周比設定信号ＤＬＨ２として比較カウン
タ回路３に出力する。比較カウンタ回路３は、前記第一
の従来例と同様に動作する。
の分周比設定信号ＤＬＨ１及びラッチ信号ＬＥＣが入力
される。そして、第二のラッチ回路２ｂはラッチ信号Ｌ
ＥＣに基づいて第一の分周比設定信号ＤＬＨ１をラッチ
して、第二の分周比設定信号ＤＬＨ２として比較カウン
タ回路３に出力する。比較カウンタ回路３は、前記第一
の従来例と同様に動作する。
【００２１】前記比較カウンタ回路３の分周信号ＬＤ
は、ロードタイミング制御回路１１に入力される。前記
ロードタイミング制御回路１１は、フリップフロップ回
路１２ａ〜１２ｃと、ＡＮＤ回路１３とから構成され
る。
は、ロードタイミング制御回路１１に入力される。前記
ロードタイミング制御回路１１は、フリップフロップ回
路１２ａ〜１２ｃと、ＡＮＤ回路１３とから構成され
る。
【００２２】前記フリップフロップ回路１２ａには、前
記分周信号ＬＤがデータＤとして入力され、前記入力信
号ＩＮがクロック信号ＣＫとして入力される。そして、
フリップフロップ回路１２ａは入力信号ＩＮの立ち上が
りに基づいて、データＤをラッチした信号Ｑを出力信号
Ｌ１として出力する。
記分周信号ＬＤがデータＤとして入力され、前記入力信
号ＩＮがクロック信号ＣＫとして入力される。そして、
フリップフロップ回路１２ａは入力信号ＩＮの立ち上が
りに基づいて、データＤをラッチした信号Ｑを出力信号
Ｌ１として出力する。
【００２３】前記フリップフロップ回路１２ａの出力信
号Ｌ１は、フリップフロップ回路１２ｂにデータＤとし
て入力され、前記入力信号ＩＮがクロック信号ＣＫとし
て入力される。そして、フリップフロップ回路１２ｂは
入力信号ＩＮの立ち上がりに基づいて、データＤをラッ
チした信号Ｑを出力信号Ｌ２として出力する。
号Ｌ１は、フリップフロップ回路１２ｂにデータＤとし
て入力され、前記入力信号ＩＮがクロック信号ＣＫとし
て入力される。そして、フリップフロップ回路１２ｂは
入力信号ＩＮの立ち上がりに基づいて、データＤをラッ
チした信号Ｑを出力信号Ｌ２として出力する。
【００２４】前記フリップフロップ回路１２ａの出力信
号Ｌ１は、フリップフロップ回路１２ｃにクロック信号
ＣＫとして入力され、前記ラッチ信号ＬＥがデータＤと
して入力される。そして、フリップフロップ回路１２ｃ
は出力信号Ｌ１の立ち上がりに基づいて、データＤをラ
ッチした信号Ｑを出力信号Ｌ３として出力する。
号Ｌ１は、フリップフロップ回路１２ｃにクロック信号
ＣＫとして入力され、前記ラッチ信号ＬＥがデータＤと
して入力される。そして、フリップフロップ回路１２ｃ
は出力信号Ｌ１の立ち上がりに基づいて、データＤをラ
ッチした信号Ｑを出力信号Ｌ３として出力する。
【００２５】前記フリップフロップ回路１２ｂ，１２ｃ
の出力信号Ｌ２，Ｌ３は、ＡＮＤ回路１３に入力され、
そのＡＮＤ回路１３の出力信号が前記ラッチ信号ＬＥＣ
として出力される。
の出力信号Ｌ２，Ｌ３は、ＡＮＤ回路１３に入力され、
そのＡＮＤ回路１３の出力信号が前記ラッチ信号ＬＥＣ
として出力される。
【００２６】このように構成されたＰＬＬ回路の動作を
図８に従って説明する。第一のラッチ回路２ａにラッチ
信号ＬＥが入力されると、そのラッチ信号ＬＥの立ち上
がりに基づいて、第一のラッチ回路２ａから出力される
第一の分周比設定信号ＤＬＨ１が切り換わる。
図８に従って説明する。第一のラッチ回路２ａにラッチ
信号ＬＥが入力されると、そのラッチ信号ＬＥの立ち上
がりに基づいて、第一のラッチ回路２ａから出力される
第一の分周比設定信号ＤＬＨ１が切り換わる。
【００２７】第一の分周比設定信号ＤＬＨ１が切り換わ
るときに、ＨレベルからＬレベルに立ち下がる分周信号
ＬＤａが比較カウンタ回路３から出力されると、フリッ
プフロップ回路１２ａの出力信号Ｌ１ａは、分周信号Ｌ
Ｄａが立ち上がった後、入力信号ＩＮの立ち上がりに基
づいて立ち上がり、分周信号ＬＤａが立ち下がった後、
入力信号ＩＮの立ち上がりに基づいて立ち下がる。従っ
て、出力信号Ｌ１ａは、分周信号ＬＤａと同相でかつ所
定時間遅延した信号となり、その遅延時間は出力信号Ｌ
１ａがラッチ信号ＬＥに先立って立ち上がるように設定
される。
るときに、ＨレベルからＬレベルに立ち下がる分周信号
ＬＤａが比較カウンタ回路３から出力されると、フリッ
プフロップ回路１２ａの出力信号Ｌ１ａは、分周信号Ｌ
Ｄａが立ち上がった後、入力信号ＩＮの立ち上がりに基
づいて立ち上がり、分周信号ＬＤａが立ち下がった後、
入力信号ＩＮの立ち上がりに基づいて立ち下がる。従っ
て、出力信号Ｌ１ａは、分周信号ＬＤａと同相でかつ所
定時間遅延した信号となり、その遅延時間は出力信号Ｌ
１ａがラッチ信号ＬＥに先立って立ち上がるように設定
される。
【００２８】フリップフロップ回路１２ａの出力信号Ｌ
１ａが立ち上がるとき、ラッチ信号ＬＥは未だＬレベル
であるため、フリップフロップ回路１２ｃの出力信号Ｌ
３はＬレベルに維持される。
１ａが立ち上がるとき、ラッチ信号ＬＥは未だＬレベル
であるため、フリップフロップ回路１２ｃの出力信号Ｌ
３はＬレベルに維持される。
【００２９】また、フリップフロップ回路１２ａの出力
信号Ｌ１がＨレベルに立ち上がった後、入力信号ＩＮが
立ち上がると、フリップフロップ回路１２ｂの出力信号
Ｌ２が立ち上がり、出力信号Ｌ１がＬレベルに立ち下が
った後、入力信号ＩＮが立ち上がると、フリップフロッ
プ回路１２ｂの出力信号Ｌ２が立ち下がる。
信号Ｌ１がＨレベルに立ち上がった後、入力信号ＩＮが
立ち上がると、フリップフロップ回路１２ｂの出力信号
Ｌ２が立ち上がり、出力信号Ｌ１がＬレベルに立ち下が
った後、入力信号ＩＮが立ち上がると、フリップフロッ
プ回路１２ｂの出力信号Ｌ２が立ち下がる。
【００３０】従って、フリップフロップ回路１２ｂの出
力信号Ｌ２は、フリップフロップ回路１２ａの出力信号
Ｌ１と同相でかつ所定時間遅延した信号となる。フリッ
プフロップ回路１２ｂの出力信号Ｌ２がＨレベルとなっ
ても、フリップフロップ回路１２ｃの出力信号Ｌ３はＬ
レベルに維持されているので、ラッチ信号ＬＥＣはＬレ
ベルに維持される。従って、第二のラッチ回路２ｂは、
第一の分周比設定信号ＤＬＨ１の取り込み動作を行わ
ず、第二のラッチ回路２ｂから出力される第二の分周比
設定信号ＤＬＨ２は、切り換わらない。
力信号Ｌ２は、フリップフロップ回路１２ａの出力信号
Ｌ１と同相でかつ所定時間遅延した信号となる。フリッ
プフロップ回路１２ｂの出力信号Ｌ２がＨレベルとなっ
ても、フリップフロップ回路１２ｃの出力信号Ｌ３はＬ
レベルに維持されているので、ラッチ信号ＬＥＣはＬレ
ベルに維持される。従って、第二のラッチ回路２ｂは、
第一の分周比設定信号ＤＬＨ１の取り込み動作を行わ
ず、第二のラッチ回路２ｂから出力される第二の分周比
設定信号ＤＬＨ２は、切り換わらない。
【００３１】ラッチ信号ＬＥがＨレベルに維持されてい
る状態で、分周信号ＬＤｂが立ち上がると、フリップフ
ロップ回路１２ａ，１２ｂの出力信号Ｌ１ｂ，Ｌ２ｂ
は、分周信号ＬＤａに対する出力信号Ｌ１ａ，Ｌ２ａと
同様に所定の遅延時間ずつ遅れて出力される。
る状態で、分周信号ＬＤｂが立ち上がると、フリップフ
ロップ回路１２ａ，１２ｂの出力信号Ｌ１ｂ，Ｌ２ｂ
は、分周信号ＬＤａに対する出力信号Ｌ１ａ，Ｌ２ａと
同様に所定の遅延時間ずつ遅れて出力される。
【００３２】フリップフロップ回路１２ｃの出力信号Ｌ
３は、ラッチ信号ＬＥがＨレベルに維持されていると、
フリップフロップ回路１２ａの出力信号Ｌ１ｂの立ちあ
がりに基づいて立ち上がる。また、次の分周信号ＬＤｃ
の立ち上がりに基づくフリップフロップ回路１２ａの出
力信号Ｌ１ｃの立ち上がり時に、ラッチ信号ＬＥがＬレ
ベルであると、フリップフロップ回路１２ｃの出力信号
Ｌ３は、Ｌレベルに立ち下がる。
３は、ラッチ信号ＬＥがＨレベルに維持されていると、
フリップフロップ回路１２ａの出力信号Ｌ１ｂの立ちあ
がりに基づいて立ち上がる。また、次の分周信号ＬＤｃ
の立ち上がりに基づくフリップフロップ回路１２ａの出
力信号Ｌ１ｃの立ち上がり時に、ラッチ信号ＬＥがＬレ
ベルであると、フリップフロップ回路１２ｃの出力信号
Ｌ３は、Ｌレベルに立ち下がる。
【００３３】すると、フリップフロップ回路１２ｃの出
力信号Ｌ３がＨレベルに維持されている状態で、フリッ
プフロップ回路１２ｂの出力信号Ｌ２ｂがＨレベルとな
るので、その出力信号Ｌ２ｂと同相のラッチ信号ＬＥＣ
がＡＮＤ回路１３から出力される。
力信号Ｌ３がＨレベルに維持されている状態で、フリッ
プフロップ回路１２ｂの出力信号Ｌ２ｂがＨレベルとな
るので、その出力信号Ｌ２ｂと同相のラッチ信号ＬＥＣ
がＡＮＤ回路１３から出力される。
【００３４】ラッチ信号ＬＥＣに基づいて、第二のラッ
チ回路２ｂは第一の分周比設定信号ＤＬＨ１をラッチし
て、第二の分周比設定信号ＤＬＨ２として出力する。従
って、比較カウンタ回路３に入力される第二の分周比設
定信号ＤＬＨ２が切り換えられる。そして、比較カウン
タ回路３は次の分周信号ＬＤｃに基づいて第二の分周比
設定信号ＤＬＨ２を取り込み、その分周比設定信号ＤＬ
Ｈ２で設定された分周比で入力信号ＩＮのカウント動作
を開始する。
チ回路２ｂは第一の分周比設定信号ＤＬＨ１をラッチし
て、第二の分周比設定信号ＤＬＨ２として出力する。従
って、比較カウンタ回路３に入力される第二の分周比設
定信号ＤＬＨ２が切り換えられる。そして、比較カウン
タ回路３は次の分周信号ＬＤｃに基づいて第二の分周比
設定信号ＤＬＨ２を取り込み、その分周比設定信号ＤＬ
Ｈ２で設定された分周比で入力信号ＩＮのカウント動作
を開始する。
【００３５】上記のような動作により、第一の分周比設
定信号ＤＬＨ１の切り換わりと、分周信号ＬＤａの立ち
下がりのタイミングとが重なる場合には、出力信号Ｌ１
とラッチ信号ＬＥとのタイミングにより、出力信号Ｌ３
がＬレベルに維持されて、分周信号ＬＤａに基づくラッ
チ信号ＬＥＣａがマスクされる。
定信号ＤＬＨ１の切り換わりと、分周信号ＬＤａの立ち
下がりのタイミングとが重なる場合には、出力信号Ｌ１
とラッチ信号ＬＥとのタイミングにより、出力信号Ｌ３
がＬレベルに維持されて、分周信号ＬＤａに基づくラッ
チ信号ＬＥＣａがマスクされる。
【００３６】ラッチ信号ＬＥがＨレベルに立ち上がった
後に分周信号ＬＤｂが立ち上がれば、その分周信号ＬＤ
ｂに基づいてラッチ信号ＬＥＣが生成され、そのラッチ
信号ＬＥＣに基づいて第二のラッチ回路２ｂから出力さ
れる第二の分周比設定信号ＤＬＨ２が切り換えられる。
後に分周信号ＬＤｂが立ち上がれば、その分周信号ＬＤ
ｂに基づいてラッチ信号ＬＥＣが生成され、そのラッチ
信号ＬＥＣに基づいて第二のラッチ回路２ｂから出力さ
れる第二の分周比設定信号ＤＬＨ２が切り換えられる。
【００３７】従って、ラッチ信号ＬＥの立ち上がりと、
分周信号ＬＤａの立ち下がりのタイミングが重なるよう
な場合には、ラッチ信号ＬＥＣａの出力を阻止すること
により、分周信号ＬＤａの立ち下がりと、第二の分周比
設定信号ＤＬＨ２の切り換わりのタイミングとの重なり
が防止される。この結果、比較カウンタ回路３に分周比
設定信号が正常に取り込まれ、比較カウンタ回路３の誤
動作が防止される。
分周信号ＬＤａの立ち下がりのタイミングが重なるよう
な場合には、ラッチ信号ＬＥＣａの出力を阻止すること
により、分周信号ＬＤａの立ち下がりと、第二の分周比
設定信号ＤＬＨ２の切り換わりのタイミングとの重なり
が防止される。この結果、比較カウンタ回路３に分周比
設定信号が正常に取り込まれ、比較カウンタ回路３の誤
動作が防止される。
【００３８】上記第二の従来例と同様な動作を行うＰＬ
Ｌ回路は、特開平５−１２２０６５号公報にも記載され
ている。
Ｌ回路は、特開平５−１２２０６５号公報にも記載され
ている。
【００３９】
【発明が解決しようとする課題】上記のような第二の従
来例では、ラッチ信号ＬＥがＨレベルに維持されている
状態で、分周信号ＬＤｂが立ち上がると、ラッチ信号Ｌ
ＥＣが生成されて、まず第二のラッチ回路２ｂでラッチ
される第二の分周比設定信号ＤＬＨ２が切り換えられ
る。そして、次サイクルの分周信号ＬＤｃの立ち上がり
に基づいて比較カウンタ回路３に第二の分周比設定信号
ＤＬＨ２が取り込まれる。
来例では、ラッチ信号ＬＥがＨレベルに維持されている
状態で、分周信号ＬＤｂが立ち上がると、ラッチ信号Ｌ
ＥＣが生成されて、まず第二のラッチ回路２ｂでラッチ
される第二の分周比設定信号ＤＬＨ２が切り換えられ
る。そして、次サイクルの分周信号ＬＤｃの立ち上がり
に基づいて比較カウンタ回路３に第二の分周比設定信号
ＤＬＨ２が取り込まれる。
【００４０】すると、ラッチ信号ＬＥにより第一の分周
比設定信号ＤＬＨ１が切り換えられてから、二つ目の分
周信号ＬＤｃでその分周比設定信号が比較カウンタ回路
３に取り込まれるため、分周比の切り換え動作に時間を
要する。従って、ＰＬＬ回路の出力信号周波数の切り換
えに時間を要するという問題点がある。
比設定信号ＤＬＨ１が切り換えられてから、二つ目の分
周信号ＬＤｃでその分周比設定信号が比較カウンタ回路
３に取り込まれるため、分周比の切り換え動作に時間を
要する。従って、ＰＬＬ回路の出力信号周波数の切り換
えに時間を要するという問題点がある。
【００４１】また、ラッチ信号ＬＥの立ち上がりと、分
周信号ＬＤａの立ち下がりのタイミングとが重なる場合
には、その分周信号ＬＤａで生成されるべきラッチ信号
ＬＥＣａはマスクされ、次の分周信号ＬＤｂに基づい
て、第二の分周比設定信号ＤＬＨ２が切り換えられる。
そして、さらに次の分周信号ＬＤｃに基づいて第二の分
周比設定信号ＤＬＨ２が比較カウンタ回路３に取り込ま
れる。
周信号ＬＤａの立ち下がりのタイミングとが重なる場合
には、その分周信号ＬＤａで生成されるべきラッチ信号
ＬＥＣａはマスクされ、次の分周信号ＬＤｂに基づい
て、第二の分周比設定信号ＤＬＨ２が切り換えられる。
そして、さらに次の分周信号ＬＤｃに基づいて第二の分
周比設定信号ＤＬＨ２が比較カウンタ回路３に取り込ま
れる。
【００４２】すると、ラッチ信号ＬＥにより第一の分周
比設定信号ＤＬＨ１が切り換えられてから、三つ目の分
周信号ＬＤｃでその分周比設定信号が比較カウンタ回路
３に取り込まれるため、分周比の切り換え動作にさらに
時間を要する。従って、ＰＬＬ回路の出力信号周波数の
切り換えに時間を要するという問題点がある。
比設定信号ＤＬＨ１が切り換えられてから、三つ目の分
周信号ＬＤｃでその分周比設定信号が比較カウンタ回路
３に取り込まれるため、分周比の切り換え動作にさらに
時間を要する。従って、ＰＬＬ回路の出力信号周波数の
切り換えに時間を要するという問題点がある。
【００４３】また、ラッチ信号ＬＥが立ち上がって第一
の分周比設定信号ＤＬＨ１が切り換えられた後、分周信
号ＬＤの立ち上がりに基づいてラッチ信号ＬＥＣを生成
するためには、ラッチ信号ＬＥは分周信号ＬＤの１周期
より長い時間幅を必要とする。
の分周比設定信号ＤＬＨ１が切り換えられた後、分周信
号ＬＤの立ち上がりに基づいてラッチ信号ＬＥＣを生成
するためには、ラッチ信号ＬＥは分周信号ＬＤの１周期
より長い時間幅を必要とする。
【００４４】すると、第一のラッチ回路２ａにラッチさ
れる第一の分周比設定信号ＤＬＨ１の切り換え周期は、
分周信号ＬＤの２周期分以上の時間となるため、比較カ
ウンタ回路３に設定される分周比の切り換え周期は、分
周信号ＬＤの２周期以上の時間を要する。従って、ＰＬ
Ｌ回路の出力信号周波数の切り換え周期が長くなるとい
う問題点がある。
れる第一の分周比設定信号ＤＬＨ１の切り換え周期は、
分周信号ＬＤの２周期分以上の時間となるため、比較カ
ウンタ回路３に設定される分周比の切り換え周期は、分
周信号ＬＤの２周期以上の時間を要する。従って、ＰＬ
Ｌ回路の出力信号周波数の切り換え周期が長くなるとい
う問題点がある。
【００４５】この発明の目的は、出力信号周波数の切り
換えを高速に、かつ短周期で行い得るＰＬＬ回路を提供
することにある。
換えを高速に、かつ短周期で行い得るＰＬＬ回路を提供
することにある。
【００４６】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、ラッチ回路２は、外部から入力
されるパラレル信号Ｄａｔａをラッチ信号ＬＥＣに基づ
いてラッチして、分周比設定信号ＤＬＨとして出力す
る。比較カウンタ回路３は、入力信号ＩＮを分周した分
周信号ＬＤを出力するとともに、該分周信号ＬＤの出力
に基づいて、前記ラッチ回路２から入力される分周比設
定信号ＤＬＨに基づく新たな分周比で分周動作を開始す
る。タイミング制御回路２１は、外部から入力されるラ
ッチ原信号ＬＥと前記分周信号ＬＤとに基づいて前記ラ
ッチ信号ＬＥＣを生成するとともに、前記比較カウンタ
回路３が分周信号ＬＤを出力している状態から出力を終
了するまでの遷移期間は、前記ラッチ信号ＬＥＣの出力
を停止する。
明図である。すなわち、ラッチ回路２は、外部から入力
されるパラレル信号Ｄａｔａをラッチ信号ＬＥＣに基づ
いてラッチして、分周比設定信号ＤＬＨとして出力す
る。比較カウンタ回路３は、入力信号ＩＮを分周した分
周信号ＬＤを出力するとともに、該分周信号ＬＤの出力
に基づいて、前記ラッチ回路２から入力される分周比設
定信号ＤＬＨに基づく新たな分周比で分周動作を開始す
る。タイミング制御回路２１は、外部から入力されるラ
ッチ原信号ＬＥと前記分周信号ＬＤとに基づいて前記ラ
ッチ信号ＬＥＣを生成するとともに、前記比較カウンタ
回路３が分周信号ＬＤを出力している状態から出力を終
了するまでの遷移期間は、前記ラッチ信号ＬＥＣの出力
を停止する。
【００４７】請求項２では、前記タイミング制御回路
は、前記分周信号を所定時間遅延させるとともに、前記
ラッチ原信号の反転レベルとした遅延分周信号を出力す
る遅延回路と、前記遅延分周信号と、前記ラッチ原信号
との論理積信号を前記ラッチ信号として出力する論理回
路とから構成した。
は、前記分周信号を所定時間遅延させるとともに、前記
ラッチ原信号の反転レベルとした遅延分周信号を出力す
る遅延回路と、前記遅延分周信号と、前記ラッチ原信号
との論理積信号を前記ラッチ信号として出力する論理回
路とから構成した。
【００４８】請求項３では、前記遅延回路は、前記分周
信号がデータとして入力され、前記入力信号がクロック
信号として入力されるＤフリップフロップ回路で構成
し、前記論理回路は、前記Ｄフリップフロップ回路の出
力信号の反転信号と、前記ラッチ原信号との論理積を出
力する論理積回路とから構成した。
信号がデータとして入力され、前記入力信号がクロック
信号として入力されるＤフリップフロップ回路で構成
し、前記論理回路は、前記Ｄフリップフロップ回路の出
力信号の反転信号と、前記ラッチ原信号との論理積を出
力する論理積回路とから構成した。
【００４９】請求項４では、ＰＬＬ回路は、比較信号と
基準信号との位相を比較する位相比較器と、前記位相比
較器の出力信号を電圧信号に変換するチャージポンプ
と、前記チャージポンプの出力信号を平滑するループフ
ィルタと、前記ループフィルタの出力電圧に基づく周波
数の出力信号を出力する電圧制御発振器と、電圧制御発
振器の出力信号を設定された分周比に基づいて分周し
て、前記比較信号として出力する可変分周器とを備え
る。前記可変分周器は、ラッチ信号に基づいて分周比設
定信号をラッチして出力するラッチ回路と、入力信号を
分周した分周信号を出力するとともに、該分周信号の出
力に基づいて、前記ラッチ回路から入力される分周比設
定信号に基づく新たな分周比で分周動作を開始する比較
カウンタ回路と、前記比較カウンタ回路が分周信号を出
力する状態から出力を終了するまでの遷移期間と、前記
ラッチ回路へのラッチ信号の非入力状態から入力状態ま
での遷移期間との一致を防止するように、前記ラッチ信
号の入力開始を遅延させるタイミング制御回路とから構
成した。
基準信号との位相を比較する位相比較器と、前記位相比
較器の出力信号を電圧信号に変換するチャージポンプ
と、前記チャージポンプの出力信号を平滑するループフ
ィルタと、前記ループフィルタの出力電圧に基づく周波
数の出力信号を出力する電圧制御発振器と、電圧制御発
振器の出力信号を設定された分周比に基づいて分周し
て、前記比較信号として出力する可変分周器とを備え
る。前記可変分周器は、ラッチ信号に基づいて分周比設
定信号をラッチして出力するラッチ回路と、入力信号を
分周した分周信号を出力するとともに、該分周信号の出
力に基づいて、前記ラッチ回路から入力される分周比設
定信号に基づく新たな分周比で分周動作を開始する比較
カウンタ回路と、前記比較カウンタ回路が分周信号を出
力する状態から出力を終了するまでの遷移期間と、前記
ラッチ回路へのラッチ信号の非入力状態から入力状態ま
での遷移期間との一致を防止するように、前記ラッチ信
号の入力開始を遅延させるタイミング制御回路とから構
成した。
【００５０】（作用）請求項１では、比較カウンタ回路
３が分周信号ＬＤを出力している状態から出力を終了す
るまでの遷移期間は、外部からタイミング制御回路２１
にラッチ原信号ＬＥが入力されても、ラッチ回路２には
ラッチ信号ＬＥＣが入力されず、前記遷移期間の終了後
にラッチ信号ＬＥＣが入力される。
３が分周信号ＬＤを出力している状態から出力を終了す
るまでの遷移期間は、外部からタイミング制御回路２１
にラッチ原信号ＬＥが入力されても、ラッチ回路２には
ラッチ信号ＬＥＣが入力されず、前記遷移期間の終了後
にラッチ信号ＬＥＣが入力される。
【００５１】請求項２では、分周信号を所定時間遅延さ
せるとともに、ラッチ原信号の反転レベルとした遅延分
周信号と、ラッチ原信号との論理積信号とに基づいて、
ラッチ信号が生成されるので、比較カウンタ回路が分周
信号を出力している状態から出力を終了するまでの遷移
期間は、ラッチ回路にはラッチ信号が入力されず、遷移
期間の終了後にラッチ信号が入力される。
せるとともに、ラッチ原信号の反転レベルとした遅延分
周信号と、ラッチ原信号との論理積信号とに基づいて、
ラッチ信号が生成されるので、比較カウンタ回路が分周
信号を出力している状態から出力を終了するまでの遷移
期間は、ラッチ回路にはラッチ信号が入力されず、遷移
期間の終了後にラッチ信号が入力される。
【００５２】請求項３では、前記遅延分周信号は、Ｄフ
リップフロップ回路で生成され、遅延分周信号の反転信
号と、ラッチ原信号との論理積に基づいて前記ラッチ信
号が生成される。
リップフロップ回路で生成され、遅延分周信号の反転信
号と、ラッチ原信号との論理積に基づいて前記ラッチ信
号が生成される。
【００５３】請求項４では、比較カウンタ回路が分周信
号を出力している状態から出力を終了するまでの遷移期
間は、外部からタイミング制御回路にラッチ原信号が入
力されても、ラッチ回路にはラッチ信号が入力されず、
前記遷移期間の終了後にラッチ信号が入力される。比較
カウンタ回路の分周比の切り換えが高速かつ短周期で行
なわれるので、ＰＬＬ回路の出力信号周波数の切り換え
が高速かつ短周期に行なわれる。
号を出力している状態から出力を終了するまでの遷移期
間は、外部からタイミング制御回路にラッチ原信号が入
力されても、ラッチ回路にはラッチ信号が入力されず、
前記遷移期間の終了後にラッチ信号が入力される。比較
カウンタ回路の分周比の切り換えが高速かつ短周期で行
なわれるので、ＰＬＬ回路の出力信号周波数の切り換え
が高速かつ短周期に行なわれる。
【００５４】
【発明の実施の形態】図２は、この発明を具体化したＰ
ＬＬ回路の一実施の形態を示す。前記従来例と同一構成
部分は、同一符号を付して説明する。
ＬＬ回路の一実施の形態を示す。前記従来例と同一構成
部分は、同一符号を付して説明する。
【００５５】シフトレジスタ回路１にはシリアルデータ
ＳＤとクロック信号ＣＬＫが入力され、そのクロック信
号ＣＬＫの立ち上がりに基づいて、シリアルデータＳＤ
が順次取り込まれる。そして、取り込まれたシリアルデ
ータは、分周比を設定するための例えば１０ビットのパ
ラレルデータＤａｔａとして出力される。
ＳＤとクロック信号ＣＬＫが入力され、そのクロック信
号ＣＬＫの立ち上がりに基づいて、シリアルデータＳＤ
が順次取り込まれる。そして、取り込まれたシリアルデ
ータは、分周比を設定するための例えば１０ビットのパ
ラレルデータＤａｔａとして出力される。
【００５６】前記パラレルデータＤａｔａは、ラッチ回
路２に入力される。ラッチ回路２は、ラッチ信号ＬＥＣ
の立ち上がりに基づいて前記パラレルデータＤａｔａを
ラッチして、分周比設定信号ＤＬＨとして比較カウンタ
回路３に出力する。
路２に入力される。ラッチ回路２は、ラッチ信号ＬＥＣ
の立ち上がりに基づいて前記パラレルデータＤａｔａを
ラッチして、分周比設定信号ＤＬＨとして比較カウンタ
回路３に出力する。
【００５７】前記比較カウンタ回路３は、分周比設定信
号ＤＬＨに基づいて設定された分周比に基づいて入力信
号ＩＮを分周し、その分周信号ＬＤを出力する。前記分
周信号ＬＤは、位相比較器４及びロードタイミング制御
回路２１に出力されるとともに、前記比較カウンタ回路
３にロード信号として入力される。
号ＤＬＨに基づいて設定された分周比に基づいて入力信
号ＩＮを分周し、その分周信号ＬＤを出力する。前記分
周信号ＬＤは、位相比較器４及びロードタイミング制御
回路２１に出力されるとともに、前記比較カウンタ回路
３にロード信号として入力される。
【００５８】前記位相比較器４には、前記分周信号ＬＤ
が比較信号として入力されるとともに、基準分周器（図
示しない）から基準信号ＲＥＦが入力される。そして、
位相比較器４は分周信号ＬＤと基準信号ＲＥＦとを比較
し、その周波数差及び位相差に応じたパルス信号をチャ
ージポンプ５に出力する。
が比較信号として入力されるとともに、基準分周器（図
示しない）から基準信号ＲＥＦが入力される。そして、
位相比較器４は分周信号ＬＤと基準信号ＲＥＦとを比較
し、その周波数差及び位相差に応じたパルス信号をチャ
ージポンプ５に出力する。
【００５９】前記チャージポンプ５は、位相比較器４か
ら出力されるパルス信号に基づいて、その出力段のプル
アップ側トランジスタあるいはプルダウントランジスタ
がオンされる。そして、次段のループフィルタ６を負荷
として、プルアップ側トランジスタがオンされるとその
出力電圧が上昇し、プルダウン側トランジスタがオンさ
れるとその出力電圧が低下する。
ら出力されるパルス信号に基づいて、その出力段のプル
アップ側トランジスタあるいはプルダウントランジスタ
がオンされる。そして、次段のループフィルタ６を負荷
として、プルアップ側トランジスタがオンされるとその
出力電圧が上昇し、プルダウン側トランジスタがオンさ
れるとその出力電圧が低下する。
【００６０】前記ループフィルタ６は、前記チャージポ
ンプ５の負荷として動作し、チャージポンプ５の出力信
号を平滑して、電圧制御発振器（ＶＣＯ）７に出力す
る。前記電圧制御発振器７は、ループフィルタ６の出力
電圧に応じた周波数の出力信号を出力し、その出力信号
は前記比較カウンタ回路３及びロードタイミング制御回
路２１に入力信号ＩＮとして入力される。
ンプ５の負荷として動作し、チャージポンプ５の出力信
号を平滑して、電圧制御発振器（ＶＣＯ）７に出力す
る。前記電圧制御発振器７は、ループフィルタ６の出力
電圧に応じた周波数の出力信号を出力し、その出力信号
は前記比較カウンタ回路３及びロードタイミング制御回
路２１に入力信号ＩＮとして入力される。
【００６１】前記ロードタイミング制御回路２１は、Ｄ
フリップフロップ回路２２と、ＡＮＤ回路２３とで構成
される。前記フリップフロップ回路２２には前記分周信
号ＬＤがデータＤとして入力され、前記入力信号ＩＮが
クロック信号ＣＫとして入力される。そして、フリップ
フロップ回路２２はクロック信号ＣＫの立ち上がりに基
づいてデータＤをラッチした信号Ｑの反転信号を出力信
号ＬＤＴとして出力する。
フリップフロップ回路２２と、ＡＮＤ回路２３とで構成
される。前記フリップフロップ回路２２には前記分周信
号ＬＤがデータＤとして入力され、前記入力信号ＩＮが
クロック信号ＣＫとして入力される。そして、フリップ
フロップ回路２２はクロック信号ＣＫの立ち上がりに基
づいてデータＤをラッチした信号Ｑの反転信号を出力信
号ＬＤＴとして出力する。
【００６２】前記ＡＮＤ回路２３には、フリップフロッ
プ回路２２の出力信号ＬＤＴと、ラッチ信号ＬＥが入力
され、そのＡＮＤ回路２３から前記ラッチ信号ＬＥＣが
出力される。
プ回路２２の出力信号ＬＤＴと、ラッチ信号ＬＥが入力
され、そのＡＮＤ回路２３から前記ラッチ信号ＬＥＣが
出力される。
【００６３】上記のように構成されたＰＬＬ回路の動作
を図３に従って説明する。比較カウンタ回路３からＨレ
ベルの分周信号ＬＤがロードタイミング制御回路２１の
フリップフロップ回路２２に入力されると、フリップフ
ロップ回路２２からその分周信号ＬＤを入力信号ＩＮの
１周期分遅延させ、かつ反転させた出力信号ＬＤＴが出
力される。
を図３に従って説明する。比較カウンタ回路３からＨレ
ベルの分周信号ＬＤがロードタイミング制御回路２１の
フリップフロップ回路２２に入力されると、フリップフ
ロップ回路２２からその分周信号ＬＤを入力信号ＩＮの
１周期分遅延させ、かつ反転させた出力信号ＬＤＴが出
力される。
【００６４】ＡＮＤ回路２３は、ラッチ信号ＬＥと入力
信号ＬＤＴのＡＮＤ論理をラッチ信号ＬＥＣとして出力
する。すなわち、ラッチ信号ＬＥＣはラッチ信号ＬＥの
Ｈレベルの時間幅のうち、Ｌレベルの入力信号ＬＤＴが
重なるタイミング部分をマスクした波形となる。
信号ＬＤＴのＡＮＤ論理をラッチ信号ＬＥＣとして出力
する。すなわち、ラッチ信号ＬＥＣはラッチ信号ＬＥの
Ｈレベルの時間幅のうち、Ｌレベルの入力信号ＬＤＴが
重なるタイミング部分をマスクした波形となる。
【００６５】従って、図３に示すように、ラッチ信号Ｌ
Ｅの立ち上がりと分周信号ＬＤの立ち下がりとのタイミ
ングとが重なるような場合には、そのラッチ信号ＬＥの
立ち上がりのみを遅延させたラッチ信号ＬＥＣがＡＮＤ
回路２３から出力される。
Ｅの立ち上がりと分周信号ＬＤの立ち下がりとのタイミ
ングとが重なるような場合には、そのラッチ信号ＬＥの
立ち上がりのみを遅延させたラッチ信号ＬＥＣがＡＮＤ
回路２３から出力される。
【００６６】ラッチ信号ＬＥＣの立ち上がりに基づい
て、ラッチ回路２はシフトレジスタ１から出力されるパ
ラレルデータＤａｔａをラッチして、新たな分周比設定
信号ＤＬＨを出力する。そして、比較カウンタ回路３か
ら次に出力される分周信号ＬＤに基づいて、比較カウン
タ回路３に新たな分周比設定信号ＤＬＨが取り込まれ、
新たに設定された分周比に基づいて入力信号ＩＮのカウ
ント動作が開始される。
て、ラッチ回路２はシフトレジスタ１から出力されるパ
ラレルデータＤａｔａをラッチして、新たな分周比設定
信号ＤＬＨを出力する。そして、比較カウンタ回路３か
ら次に出力される分周信号ＬＤに基づいて、比較カウン
タ回路３に新たな分周比設定信号ＤＬＨが取り込まれ、
新たに設定された分周比に基づいて入力信号ＩＮのカウ
ント動作が開始される。
【００６７】上記のように構成されたＰＬＬ回路では、
次に示す作用効果を得ることができる。 （イ）ラッチ回路２にラッチ動作を行わせるためのラッ
チ信号ＬＥＣは、ラッチ信号ＬＥと、分周信号ＬＤを遅
延させ、かつ反転させた信号ＬＤＴとのＡＮＤ論理を取
ることで生成される。従って、ラッチ信号ＬＥＣの立ち
上がりに基づく分周比設定信号ＤＬＨの切り換わりと、
分周信号ＬＤの立ち下がりのタイミングの重なりを確実
に防止することができる。 （ロ）分周比設定信号ＤＬＨの切り換わりと、分周信号
ＬＤの立ち下がりのタイミングの重なりを防止すること
ができるので、比較カウンタ回路３への分周比設定信号
ＤＬＨの取り込みを正確に行って、比較カウンタ回路３
の誤動作を防止することができる。 （ハ）ラッチ信号ＬＥの立ち上がりと、分周信号ＬＤの
立ち下がりのタイミングが重なる場合でも、当該分周信
号ＬＤの次の分周信号ではなく、当該分周信号ＬＤから
僅かに遅延したタイミングで分周比設定信号ＤＬＨを切
り換えることができる。従って、前記第二の従来例に比
して、ラッチ信号ＬＥの立ち上がりから分周比設定信号
ＤＬＨの切り換わりまでに要する時間を短縮することが
できる。 （ニ）フリップフロップ回路２２の出力信号ＬＤＴがＬ
レベルにあるタイミングと、ラッチ信号ＬＥの立ち上が
りとが重ならない場合には、ラッチ信号ＬＥの立ち上が
りに基づいて、分周比設定信号ＤＬＨが直ちに切り換え
られる。そのとき、分周信号ＬＤがＨレベルであれば、
比較カウンタ回路３の分周比が新たな分周比設定信号Ｄ
ＬＨに基づいて直ちに切り換えられる。また、分周比設
定信号ＤＬＨが切り換えられたとき、分周信号ＬＤがＬ
レベルであれば、その次の分周信号ＬＤの次の立ち上が
りに基づいて、比較カウンタ回路３の分周比が切り換え
られる。従って、ラッチ信号ＬＥの立ち上がりに基づく
比較カウンタ回路３の分周比の変更を高速に行って、Ｐ
ＬＬ回路の出力信号周波数の切り換えを高速に行うこと
ができる。 （ホ）ラッチ信号ＬＥのＨレベルの時間幅は、分周信号
ＬＤの１周期分以上とする必要はなく、ラッチ信号ＬＥ
の立ち上がりのみを遅延させて生成されるラッチ信号Ｌ
ＥＣの時間幅として、ラッチ回路２を動作させるために
十分な時間幅を確保できればよい。従って、ラッチ信号
ＬＥの周期を短縮して、ＰＬＬ回路の出力信号周波数の
切り換え周期を短縮することができる。 （ヘ）前記第二の従来例に比して、一つのラッチ回路２
で分周比設定動作を行うことができるので、回路規模を
縮小することができる。
次に示す作用効果を得ることができる。 （イ）ラッチ回路２にラッチ動作を行わせるためのラッ
チ信号ＬＥＣは、ラッチ信号ＬＥと、分周信号ＬＤを遅
延させ、かつ反転させた信号ＬＤＴとのＡＮＤ論理を取
ることで生成される。従って、ラッチ信号ＬＥＣの立ち
上がりに基づく分周比設定信号ＤＬＨの切り換わりと、
分周信号ＬＤの立ち下がりのタイミングの重なりを確実
に防止することができる。 （ロ）分周比設定信号ＤＬＨの切り換わりと、分周信号
ＬＤの立ち下がりのタイミングの重なりを防止すること
ができるので、比較カウンタ回路３への分周比設定信号
ＤＬＨの取り込みを正確に行って、比較カウンタ回路３
の誤動作を防止することができる。 （ハ）ラッチ信号ＬＥの立ち上がりと、分周信号ＬＤの
立ち下がりのタイミングが重なる場合でも、当該分周信
号ＬＤの次の分周信号ではなく、当該分周信号ＬＤから
僅かに遅延したタイミングで分周比設定信号ＤＬＨを切
り換えることができる。従って、前記第二の従来例に比
して、ラッチ信号ＬＥの立ち上がりから分周比設定信号
ＤＬＨの切り換わりまでに要する時間を短縮することが
できる。 （ニ）フリップフロップ回路２２の出力信号ＬＤＴがＬ
レベルにあるタイミングと、ラッチ信号ＬＥの立ち上が
りとが重ならない場合には、ラッチ信号ＬＥの立ち上が
りに基づいて、分周比設定信号ＤＬＨが直ちに切り換え
られる。そのとき、分周信号ＬＤがＨレベルであれば、
比較カウンタ回路３の分周比が新たな分周比設定信号Ｄ
ＬＨに基づいて直ちに切り換えられる。また、分周比設
定信号ＤＬＨが切り換えられたとき、分周信号ＬＤがＬ
レベルであれば、その次の分周信号ＬＤの次の立ち上が
りに基づいて、比較カウンタ回路３の分周比が切り換え
られる。従って、ラッチ信号ＬＥの立ち上がりに基づく
比較カウンタ回路３の分周比の変更を高速に行って、Ｐ
ＬＬ回路の出力信号周波数の切り換えを高速に行うこと
ができる。 （ホ）ラッチ信号ＬＥのＨレベルの時間幅は、分周信号
ＬＤの１周期分以上とする必要はなく、ラッチ信号ＬＥ
の立ち上がりのみを遅延させて生成されるラッチ信号Ｌ
ＥＣの時間幅として、ラッチ回路２を動作させるために
十分な時間幅を確保できればよい。従って、ラッチ信号
ＬＥの周期を短縮して、ＰＬＬ回路の出力信号周波数の
切り換え周期を短縮することができる。 （ヘ）前記第二の従来例に比して、一つのラッチ回路２
で分周比設定動作を行うことができるので、回路規模を
縮小することができる。
【００６８】なお、前記実施の形態では分周信号ＬＤを
遅延させ、かつ反転させた信号ＬＤＴをフリップフロッ
プ回路２２で生成したが、例えば奇数段のインバータ回
路で分周信号ＬＤを所定時間遅延させ、かつ反転させ屡
構成としてもよい。
遅延させ、かつ反転させた信号ＬＤＴをフリップフロッ
プ回路２２で生成したが、例えば奇数段のインバータ回
路で分周信号ＬＤを所定時間遅延させ、かつ反転させ屡
構成としてもよい。
【００６９】
【発明の効果】以上詳述したように、この発明は出力信
号周波数の切り換えを高速に、かつ短周期で行い得るＰ
ＬＬ回路を提供することができる。
号周波数の切り換えを高速に、かつ短周期で行い得るＰ
ＬＬ回路を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 一実施の形態を示すブロック図である。
【図３】 一実施の形態の動作を示すタイミング波形図
である。
である。
【図４】 第一の従来例を示すブロック図である。
【図５】 ラッチ回路及び比較カウンタ回路を示す回路
図である。
図である。
【図６】 第一の従来例の動作を示すタイミング波形図
である。
である。
【図７】 第二の従来例を示すブロック図である。
【図８】 第二の従来例の動作を示すタイミング波形図
である。
である。
２ ラッチ回路 ３ 比較カウンタ回路 ２１ タイミング制御回路 ＬＥＣ ラッチ信号 ＤＬＨ 分周比設定信号 ＬＤ 分周信号 ＬＥ ラッチ原信号
Claims (4)
- 【請求項１】 外部から入力されるパラレル信号をラッ
チ信号に基づいてラッチして、分周比設定信号として出
力するラッチ回路と、 入力信号を分周した分周信号を出力するとともに、該分
周信号の出力に基づいて、前記ラッチ回路から入力され
る分周比設定信号に基づく新たな分周比で分周動作を開
始する比較カウンタ回路と、 外部から入力されるラッチ原信号と前記分周信号とに基
づいて前記ラッチ信号を生成するとともに、前記比較カ
ウンタ回路が分周信号を出力している状態から出力を終
了するまでの遷移期間は、前記ラッチ信号の出力を停止
するタイミング制御回路とから構成したことを特徴とす
る可変分周器。 - 【請求項２】 前記タイミング制御回路は、 前記分周信号を所定時間遅延させるとともに、前記ラッ
チ原信号の反転レベルとした遅延分周信号を出力する遅
延回路と、 前記遅延分周信号と、前記ラッチ原信号との論理積信号
を前記ラッチ信号として出力する論理回路とから構成し
たことを特徴とする請求項１記載の可変分周器。 - 【請求項３】 前記遅延回路は、前記分周信号がデータ
として入力され、前記入力信号がクロック信号として入
力されるＤフリップフロップ回路で構成し、 前記論理回路は、前記Ｄフリップフロップ回路の出力信
号の反転信号と、前記ラッチ原信号との論理積を出力す
る論理積回路とから構成したことを特徴とする請求項２
記載の可変分周器。 - 【請求項４】 比較信号と基準信号との位相を比較する
位相比較器と、 前記位相比較器の出力信号を電圧信号に変換するチャー
ジポンプと、 前記チャージポンプの出力信号を平滑するループフィル
タと、 前記ループフィルタの出力電圧に基づく周波数の出力信
号を出力する電圧制御発振器と、 電圧制御発振器の出力信号を設定された分周比に基づい
て分周して、前記比較信号として出力する可変分周器と
を備えたＰＬＬ回路であって、 前記可変分周器は、 ラッチ信号に基づいて分周比設定信号をラッチして出力
するラッチ回路と、 入力信号を分周した分周信号を出力するとともに、該分
周信号の出力に基づいて、前記ラッチ回路から入力され
る分周比設定信号に基づく新たな分周比で分周動作を開
始する比較カウンタ回路と、 前記比較カウンタ回路が分周信号を出力する状態から出
力を終了するまでの遷移期間と、前記ラッチ回路へのラ
ッチ信号の非入力状態から入力状態までの遷移期間との
一致を防止するように、前記ラッチ信号の入力開始を遅
延させるタイミング制御回路とから構成したことを特徴
とするＰＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138522A JPH10336018A (ja) | 1997-05-28 | 1997-05-28 | 可変分周器及びｐｌｌ回路 |
| US09/017,051 US6002278A (en) | 1997-05-28 | 1998-01-27 | Variable frequency divider and PLL circuit |
| KR1019980005109A KR100299195B1 (ko) | 1997-05-28 | 1998-02-19 | 가변분주기및위상동기루프회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138522A JPH10336018A (ja) | 1997-05-28 | 1997-05-28 | 可変分周器及びｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10336018A true JPH10336018A (ja) | 1998-12-18 |
Family
ID=15224122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9138522A Withdrawn JPH10336018A (ja) | 1997-05-28 | 1997-05-28 | 可変分周器及びｐｌｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6002278A (ja) |
| JP (1) | JPH10336018A (ja) |
| KR (1) | KR100299195B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3522584B2 (ja) * | 1999-04-27 | 2004-04-26 | 富士通株式会社 | 位相比較器及びその省電力動作制御方法及び半導体集積回路 |
| DE19947095A1 (de) * | 1999-09-30 | 2001-05-03 | Siemens Ag | Vorrichtung zur Synchronisierung des Rahmentaktes in Einheiten/Knoten datenübertragender Systeme |
| KR100360995B1 (ko) * | 2000-03-03 | 2002-11-23 | 닛본 덴기 가부시끼가이샤 | 위상 동기 루프 회로 및 위상 동기 루프 회로에서의주파수 변조 방법 |
| US6563354B1 (en) * | 2000-03-22 | 2003-05-13 | Cypress Semiconductor Corp. | On-chip circuit to compensate output drive strength across process corners |
| DE102004009116B3 (de) * | 2004-02-25 | 2005-04-28 | Infineon Technologies Ag | Delta-Sigma-Frequenzdiskriminator |
| US8461933B2 (en) * | 2010-10-26 | 2013-06-11 | Mediatek Inc. | Device and method for frequency calibration and phase-locked loop using the same |
| TWI548218B (zh) * | 2015-02-24 | 2016-09-01 | 原相科技股份有限公司 | 具有時序自我檢測的四相位時脈產生器 |
| JP6571442B2 (ja) * | 2015-08-07 | 2019-09-04 | Ｎｅｃプラットフォームズ株式会社 | 交流入力直流出力型電源およびその制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4296407A (en) * | 1979-05-14 | 1981-10-20 | Matsushita Electric Industrial Co. | Digital frequency synthesizer with frequency divider programmable in response to stored digital control signal |
| US4628269A (en) * | 1984-05-23 | 1986-12-09 | Motorola, Inc. | Pulse detector for missing or extra pulses |
| AU593671B2 (en) * | 1986-08-12 | 1990-02-15 | Alcatel N.V. | Signal generator |
| JPH05122065A (ja) * | 1991-10-29 | 1993-05-18 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ誤動作防止方式 |
-
1997
- 1997-05-28 JP JP9138522A patent/JPH10336018A/ja not_active Withdrawn
-
1998
- 1998-01-27 US US09/017,051 patent/US6002278A/en not_active Expired - Fee Related
- 1998-02-19 KR KR1019980005109A patent/KR100299195B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6002278A (en) | 1999-12-14 |
| KR100299195B1 (ko) | 2001-09-06 |
| KR19980086508A (ko) | 1998-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |