KR19980086508A - 가변 분주기 및 위상 동기 루프 회로 - Google Patents

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Abstract

출력 신호 주파수의 전환을 고속으로 행하며 또한 단주기로 행할 수 있는 PLL 회로를 제공한다.
래치 회로(2)는 외부로부터 입력되는 병렬 신호 Data를 래치 신호 LEC에 기초하여 래치하고, 분주비 설정 신호 DLH로서 출력한다. 비교 카운터 회로(3)는 입력 신호 IN을 분주한 분주 신호 LD를 출력하는 동시에, 상기 분주 신호 LD의 출력에 기초하여, 래치 회로(2)로부터 입력되는 분주비 설정 신호 DLH에 기초하는 새로운 분주비로 분주 동작을 개시한다. 타이밍 제어 회로(21)는 외부로부터 입력되는 래치 신호 LE와 분주 신호 LD에 기초하여 래치 신호 LEC를 생성하는 동시에, 비교 카운터 회로(3)가 분주 신호 LD를 출력하고 있는 상태에서 출력을 종료할 때까지의 천이 기간은 래치 신호 LEC의 출력을 정지한다.

Description

가변 분주기 및 위상 동기 루프 회로
본 발명은 출력 신호 주파수를 설정된 주파수에 일치시키도록 동작하는 위상 동기 루프(이하 PLL이라 칭함) 회로에 관한 것이다.
최근에, 차량 전화나 휴대 전화 등의 이동체 통신기기에 PLL 회로가 사용되고 있다. 이러한 PLL 회로에서는 이동체 통신기기의 편의성을 향상시키기 위해 출력 신호 주파수를 원하는 주파수로 빠르게 전환할 필요가 있다. 근래의 디지털 방식의 무선기기에서는 주파수의 유효 이용을 도모하기 위해서 시분할로 주파수를 전환하는 방식이 채용되고, 특히 이 방식에서는 PLL 회로의 출력 신호 주파수를 고속 또는 단주기로 전환될 필요가 있다.
도 4는 PLL 회로의 제1 종래예를 나타낸다. 시프트 레지스터 회로(1)에는 직렬 데이터 SD와 클록 신호 CLK가 입력되고, 그 클록 신호 CLK의 상승에 기초하여, 직렬 데이터 SD가 순차적으로 취입된다. 그리고, 취입된 직렬 데이터는 분주비를 설정하기 위한 예컨대 10 비트의 병렬 데이터 Data로서 출력된다.
상기 병렬 데이터 Data는 래치 회로(2)에 입력된다. 래치 회로(2)는 래치 신호 LE의 상승에 기초하여 상기 병렬 데이터 Data를 래치하고, 분주비 설정 신호 DLH로서 비교 카운터 회로(3)에 출력한다.
상기 비교 카운터 회로(3)는 분주비 설정 신호 DLH에 기초하여 설정된 분주비에 기초하여 입력 신호 IN을 분주하고, 그 분주 신호 LD를 출력한다. 상기 분주 신호 LD는 위상 비교기(4)에 비교 신호로서 출력되는 동시에, 상기 비교 카운터 회로(3)에 로드 신호로서 입력된다.
상기 위상 비교기(4)에는 상기 분주 신호 LD와 기준 분주기로부터 입력되는 기준 신호 REF가 입력된다. 그리고, 위상 비교기(4)는 분주 신호 LD와 기준 신호 REF를 비교하여, 그 주파수차 및 위상차에 따른 펄스 신호를 차아지 펌프(5)에 출력한다.
상기 차아지 펌프(5)는 위상 비교기(4)로부터 출력되는 펄스 신호에 기초하여 그 출력단의 풀업측 트랜지스터 또는 풀다운 트랜지스터를 온시킨다. 그리고, 다음단의 루프 필터(6)를 부하로서, 풀업측 트랜지스터가 온되면 그 출력 전압이 상승하고, 풀다운측 트랜지스터가 온되면 그 출력 전압이 저하한다.
상기 루프 필터(6)는 상기 차아지 펌프(5)의 부하로서 동작하고, 차아지 펌프(5)의 출력 신호를 평활하여, 전압 제어 발진기(VCO)(7)에 출력한다.
상기 전압 제어 발진기(7)는 루프 필터(6)의 출력 전압에 따른 주파수의 출력 신호를 출력하고, 그 출력 신호는 상기 비교 카운터 회로(3)에 입력 신호 IN으로서 입력된다.
상기 래치 회로(2) 및 비교 카운터 회로(3)의 구체적 구성을 도 5에 나타낸다. 상기 래치 회로(2)는 복수의 D 플립플롭 회로(8)로 구성되며, 각 플립플롭 회로(8)에 시프트 레지스터(1)로부터 출력되는 병렬 데이터 Data가 각각 입력된다.
상기 각 플립플롭 회로(8)에는 래치 신호 LE가 입력된다. 그리고, 각 플립플롭 회로(8)는 래치 신호 LE의 상승에 기초하여, 병렬 데이터 Data를 래치하고, 분주비 설정 신호 DLH로서 출력한다.
상기 비교 카운터 회로(3)는 직렬로 접속된 복수의 플립플롭 회로(9)로 구성되고, 각 플립플롭 회로(9)에 상기 분주비 설정 신호 DLH가 입력되며, 초단의 플립플롭 회로(9)에 입력 신호 IN이 입력된다. 분주비 설정 신호 DLH는 로드 신호로서 입력되는 분주 신호 LD의 입력에 기초하여, 각 플립플롭 회로(9)에 취입된다.
각 플립플롭 회로(9)의 출력 신호는 AND 회로(10)에 입력되고, 그 AND 회로(10)의 출력 신호가 상기 분주 신호 LD로서 출력된다.
이러한 비교 카운터 회로(3)에서는 분주비 설정 신호 DLH로 각 플립플롭 회로(9)에 설정된 값을 카운트 개시치로 하여, 입력 신호 IN으로서 입력되는 펄스 신호의 펄스수의 카운트업 동작을 행하고, 모든 플립플롭 회로(9)의 출력 신호가 H 레벨이 될 때, 즉 카운트업이 종료할 때, AND 회로(10)로부터 H 레벨의 분주 신호 LD가 입력 신호 IN의 1 주기분의 시간폭으로 출력된다.
그리고, H 레벨의 분주 신호 LD가 각 플립플롭 회로(9)에 입력되면, 각 플립플롭 회로(9)에는 그 시점에서 래치 회로(2)로부터 출력되어 있는 분주비 설정 신호 DLH가 새롭게 설정되고, 그 새로운 분주비에 기초하여 카운트업 동작이 재개된다.
이러한 PLL 회로에서는 도 6에 도시된 바와 같이, 시프트 레지스터(1)에 클록 신호 CLK가 입력될 때마다, 시프트 레지스터(1)로부터 병렬 데이터 Data가 출력된다. 이러한 상태로, 래치 회로(2)에 래치 신호 LE가 입력되면 래치 회로(2)는 래치 신호 LE의 상승에 기초하여 병렬 데이터 Data를 래치하여, 분주비 설정 신호 DLH로서 출력한다. 따라서, 래치 회로(2)로부터 출력되는 분주비 설정 신호 DLH는 래치 신호 LE 의 상승에 기초하여 전환된다.
또한, 비교 카운터 회로(3)가 분주 신호 LD를 출력하면, 그 분주 신호 LD에 기초하여 분주비 설정 신호 DLH가 비교 카운터 회로(3)에 취입되고, 그 새로운 분주비 설정 신호 DLH에 기초하여 새로운 카운트 동작이 개시된다.
그러나, 상기한 바와 같은 동작에 있어서, 클록 신호 CLK 및 래치 신호 LE 와 비교 카운터 회로(3)의 입력 신호 IN과는 비동기이다. 따라서, 분주비 설정 신호 DLH의 전환과 분주 신호 LD와는 비동기이다.
그렇게 하면, 분주 신호 LD의 하강이 분주비 설정 신호 DLH의 전환에 요하는 시간 t1에 겹치면, 부정 상태의 분주비 설정 신호 DLH가 비교 카운터 회로(3)에 취입되어 버리기 때문에, 비교 카운터 회로(3)에 정상적인 분주비가 설정되지 않고, 오동작할 우려가 있다.
도 7은 상기한 바와 같은 비교 카운터 회로의 오동작을 방지하는 기능을 구비한 PLL 회로의 제2 종래예이다. 상기 제1 종래예와 동일 구성 부분은 동일 부호를 붙여서 설명한다.
제1 래치 회로(2a)에는 상기 병렬 데이터 Data 및 래치 신호 LE가 입력된다. 그리고, 제1 래치 회로(2a)는 래치 신호 LE에 기초하여 병렬 데이터 Data 를 래치하여, 제1 분주비 설정 신호 DLH1로서 제2 래치 회로(2b)에 출력한다.
상기 제2 래치 회로(2b)에는 상기 제1 분주비 설정 신호 DLH1 및 래치 신호 LEC가 입력된다. 그리고, 제2 래치 회로(2b)는 래치 신호 LEC에 기초하여 제1 분주비 설정 신호 DLH1를 래치하여, 제2 분주비 설정 신호 DLH2로서 비교 카운터 회로(3)에 출력한다. 비교 카운터 회로(3)는 상기 제1 종래예와 동일하게 동작한다.
상기 비교 카운터 회로(3)의 분주 신호 LD는 로드 타이밍 제어 회로(11)에 입력된다. 상기 로드 타이밍 제어 회로(11)는 플립플롭 회로(12a∼12c)와 AND 회로(13)로 구성된다.
상기 플립플롭 회로(12a)에는 상기 분주 신호 LD가 데이터 D로서 입력되고, 상기 입력 신호 IN이 클록 신호 CK로서 입력된다. 그리고, 플립플롭 회로(12a)는 입력 신호 IN의 상승에 기초하여, 데이터 D를 래치한 신호 Q를 출력 신호 L1로서 출력한다.
상기 플립플롭 회로(12a)의 출력 신호 L1은 플립플롭 회로(12b)에 데이터 D로서 입력되고, 상기 입력 신호 IN이 클록 신호 CK로서 입력된다. 그리고, 플립플롭 회로(12b)는 입력 신호 IN의 상승에 기초하여, 데이터 D를 래치한 신호 Q 를 출력 신호 L2로서 출력한다.
상기 플립플롭 회로(12a)의 출력 신호 L1은 플립플롭 회로(12c)에 클록 신호 CK로서 입력되고, 상기 래치 신호 LE가 데이터 D로서 입력된다. 그리고, 플립플롭 회로(12c)는 출력 신호 L1의 상승에 기초하여, 데이터 D를 래치한 신호 Q를 출력 신호 L3으로서 출력한다.
상기 플립플롭 회로(12b,12c)의 출력 신호 L2, L3는 AND 회로(13)에 입력되고, 그 AND회로(13)의 출력 신호가 상기 래치 신호 LE로서 출력된다.
이와 같이 구성된 PLL회로의 동작을 도 8에 따라서 설명한다. 제1 래치 회로(2a)에 래치 신호 LE가 입력되면, 그 래치 신호 LE의 상승에 기초하여, 제1 래치 회로(2a)로부터 출력되는 제1 분주비 설정 신호 DLH1이 전환된다.
제1 분주비 설정 신호 DLHl이 전환될 때, H 레벨에서 L 레벨로 하강하는 분주 신호 LDa가 비교 카운터 회로(3)로부터 출력되면, 플립플롭 회로(12a)의 출력 신호 L1a는 분주 신호 LDa가 상승한 후, 입력 신호 IN의 상승에 기초하여 상승하고, 분주 신호 LDa가 하강한 후, 입력 신호 IN의 상승에 기초하여 하강한다. 따라서, 출력 신호 L1a는 분주 신호 LDa와 동상으로 또한 소정 시간 지연한 신호가 되고, 그 지연 시간은 출력 신호 L1a가 래치 신호 LE에 앞서 상승하도록 설정된다.
플립플롭 회로(12a)의 출력 신호 L1a가 상승할 때, 래치 신호 LE는 아직 L 레벨이기 때문에, 플립플롭 회로(12c)의 출력 신호 L3는 L레벨로 유지된다.
또한, 플립플롭 회로(12a)의 출력 신호 L1이 H 레벨로 상승한 후, 입력 신호 IN이 상승하면, 플립플롭 회로(12b)의 출력 신호 L2가 상승하고, 출력 신호 L1이 L 레벨로 하강한 후, 입력 신호 IN이 상승하면, 플립플롭 회로(12b)의 출력 신호 L2 가 하강한다.
따라서, 플립플롭 회로(12b)의 출력 신호 L2는 플립플롭 회로(12a)의 출력 신호 Ll과 동상으로 또한 소정 시간 지연한 신호가 된다.
플립플롭 회로(12b)의 출력 신호 L2가 H 레벨이 되어도, 플립플롭 회로(12c)의 출력 신호 L3은 L 레벨로 유지되어 있기 때문에, 래치 신호 LEC는 L 레벨로 유지된다. 따라서, 제2 래치 회로(2b)는 제1 분주비 설정 신호 DLH1의 취입 동작을 행하지 않고, 제2 래치 회로(2b)로부터 출력되는 제2 분주비 설정 신호 DLH2는 전환되지 않는다.
래치 신호 LE가 H 레벨로 유지되어 있는 상태로, 분주 신호 LDb가 상승하면, 플립플롭 회로(12a,12b)의 출력 신호 L1b, L2b 는 분주 신호 LDa에 대한 출력 신호 L1a, L2a와 같이 소정의 지연 시간씩 늦게 출력된다.
플립플롭 회로(12c)의 출력 신호 L3는 래치 신호 LE가 H 레벨로 유지되어 있으면, 플립플롭 회로(12a)의 출력 신호 L1b의 상승에 기초하여 상승한다. 또한, 다음 분주 신호 LDc의 상승에 기초하는 플립플롭 회로(12a)의 출력 신호 L1c의 상승시에, 래치 신호 LE가 L 레벨이면, 플립플롭 회로(12c)의 출력 신호 L3은 L 레벨로 하강한다.
그렇게 하면, 플립플롭 회로(12c)의 출력 신호 L3이 H 레벨로 유지되어 있는 상태로, 플립플롭 회로(12b)의 출력 신호 L2b가 H 레벨이 되기 때문에, 그 출력 신호 L2b와 동상인 래치 신호 LEC가 AND 회로(13)로부터 출력된다.
래치 신호 LEC에 기초하여, 제2 래치 회로(2b)는 제1 분주비 설정 신호 DLH1 을 래치하여, 제2 분주비 설정 신호 DLH2 로서 출력한다. 따라서, 비교 카운터 회로(3)에 입력되는 제2 분주비 설정 신호 DLH2가 전환된다. 그리고, 비교 카운터 회로(3)는 다음 분주 신호 LDc에 기초하여 제2 분주비 설정 신호 DLH2를 취입하고, 그 분주비 설정 신호 DLH2로 설정된 분주비로 입력 신호 IN의 카운트 동작을 개시한다.
상기한 바와 같은 동작에 의해, 제1 분주비 설정 신호 DLH1의 전환과 분주 신호 LDa의 하강 타이밍이 겹치는 경우에는, 출력 신호 L1과 래치 신호 LE와의 타이밍에 의해, 출력 신호 L3이 L 레벨로 유지되고, 분주 신호 LDa에 기초하는 래치 신호 LECa가 마스크된다.
래치 신호 LE가 H 레벨로 상승한 후에 분주 신호 LDb가 상승하면, 그 분주 신호 LDb에 기초하여 래치 신호 LEC가 생성되고, 그 래치 신호 LEC에 기초하여 제2 래치 회로(2b)로부터 출력되는 제2 분주비 설정 신호 DLH2가 전환된다.
따라서, 래치 신호 LE의 상승과 분주 신호 LDa의 하강 타이밍이 겹치는 경우에는 래치 신호 LECa의 출력을 저지함으로써, 분주 신호 LDa의 하강과, 제2 분주비 설정 신호 DLH2의 전환 타이밍과의 겹침이 방지된다. 이 결과, 비교 카운터 회로(3)에 분주비 설정 신호가 정상으로 취입되고, 비교 카운터 회로(3)의 오동작이 방지된다.
상기 제2 종래예와 동일한 동작을 행하는 PLL 회로는 일본 특허 공개 공보 평성 5-122065호에도 기재되어 있다.
상기한 바와 같은 제2 종래예에서는 래치 신호 LE가 H 레벨로 유지되어 있는 상태로 분주 신호 LDb가 상승하면, 래치 신호 LEC가 생성되어, 우선 제2 래치 회로(2b)로 래치되는 제2 분주비 설정 신호 DLH2가 전환된다. 그리고, 다음 사이클의 분주 신호 LDc의 상승에 기초하여 비교 카운터 회로(3)에 제2 분주비 설정 신호 DLH2가 취입된다.
그렇게 하면, 래치 신호 LE에 의해 제1 분주비 설정 신호 DLH1이 전환되고나서, 두번째의 분주 신호 LDc로 그 분주비 설정 신호가 비교 카운터 회로(3)에 취입되기 때문에, 분주비의 전환 동작에 시간을 요한다. 따라서, PLL 회로의 출력 신호 주파수의 전환에 시간을 요한다고 하는 문제점이 있다.
또한, 래치 신호 LE의 상승과 분주 신호 LDa의 하강 타이밍이 겹치는 경우에는 그 분주 신호 LDa로 생성되는 래치 신호 LECa는 마스크되고, 다음 분주 신호 LDb에 기초하여, 제2 분주비 설정 신호 DLH2가 전환된다. 그리고, 또 다음 분주 신호 LDc에 기초하여 제2 분주비 설정 신호 DLH2가 비교 카운터 회로(3)에 취입된다.
그렇게 하면, 래치 신호 LE에 의해 제1 분주비 설정 신호 DLH1이 전환되고나서, 세번째 분주 신호 LDc로 그 분주비 설정 신호가 비교 카운터 회로(3)에 취입되기 때문에, 분주비의 전환 동작에 더욱 시간을 요한다. 따라서, PLL 회로의 출력 신호 주파수의 전환에 시간을 요한다고 하는 문제점이 있다.
또한, 래치 신호 LE가 상승하여 제1 분주비 설정 신호 DLH1이 전환된 후, 분주 신호 LD의 상승에 기초하여 래치 신호 LEC를 생성하기 위해서는, 래치 신호 LE 는 분주 신호 LD의 1 주기보다 긴 시간폭을 필요로 한다.
그렇게 하면, 제1 래치 회로(2a)에 래치되는 제1 분주비 설정 신호 DLH1의 전환 주기는 분주 신호 LD의 2 주기분 이상의 시간이 되기 때문에, 비교 카운터 회로(3)에 설정되는 분주비의 전환 주기는 분주 신호 LD의 2 주기 이상의 시간을 요한다. 따라서, PLL 회로의 출력 신호 주파수의 전환 주기가 길어진다고 하는 문제점이 있다.
본 발명의 목적은 출력 신호 주파수의 전환을 고속으로, 또한 단주기로 행할 수 있는 PLL 회로를 제공하는 것에 있다.
도 1은 본 발명의 원리 설명도.
도 2는 본 발명에 따른 일실시의 형태를 나타내는 블록도.
도 3은 본 발명에 따른 일실시 형태의 동작을 나타내는 타이밍 파형도.
도 4는 제1 종래예를 나타내는 블록도.
도 5는 래치 회로 및 비교 카운터 회로를 나타내는 회로도.
도 6은 제1 종래예의 동작을 나타내는 타이밍 파형도.
도 7은 제2 종래예를 나타내는 블록도.
도 8은 제2 종래예의 동작을 나타내는 타이밍 파형도.
* 도면의 주요부분에 대한 부호의 설명
2: 래치 회로 3: 비교 카운터 회로
21: 타이밍 제어 회로 LEC: 래치 신호
DLH: 분주비 설정 신호 LD: 분주 신호
LE: 래치 원신호
도 1은 청구범위 제1항의 원리 설명도이다. 즉, 래치 회로(2)는 외부로부터 입력되는 병렬 신호 Data를 래치 신호 LEC에 기초하여 래치하고, 분주비 설정 신호 DLH로서 출력한다. 비교 카운터 회로(3)는 입력 신호 IN을 분주한 분주 신호 LD 를 출력하는 동시에, 상기 분주 신호 LD의 출력에 기초하여, 상기 래치 회로(2)로부터 입력되는 분주비 설정 신호 DLH에 기초하는 새로운 분주비로 분주 동작을 개시한다. 타이밍 제어 회로(21)는 외부로부터 입력되는 래치 원신호 LE와 상기 분주 신호 LD에 기초하여 상기 래치 신호 LEC를 생성하는 동시에, 상기 비교 카운터 회로(3)가 분주 신호 LD를 출력하고 있는 상태에서 출력을 종료할 때까지의 천이 기간은 상기 래치 신호 LEC의 출력을 정지한다.
청구범위 제2항에서는, 상기 타이밍 제어 회로는 상기 분주 신호를 소정 시간 지연시키는 동시에, 상기 래치 원신호의 반전 레벨로 한 지연 분주 신호를 출력하는 지연 회로와 상기 지연 분주 신호와 상기 래치 원신호와의 논리곱 신호를 상기 래치 신호로서 출력하는 논리 회로로 구성하였다.
청구범위 제3항에서는, 상기 지연 회로는 상기 분주 신호가 데이터로서 입력되고, 상기 입력 신호가 클록 신호로서 입력되는 D 플립플롭 회로로 구성하며, 상기 논리 회로는 상기 D 플립플롭 회로의 출력 신호의 반전 신호와 상기 래치 원신호와의 논리곱을 출력하는 논리곱 회로로 구성하였다.
청구범위 제4항에서는, PLL 회로는 비교 신호와 기준 신호와의 위상을 비교하는 위상 비교기와, 상기 위상 비교기의 출력 신호를 전압 신호로 변환하는 차아지 펌프와, 상기 차아지 펌프의 출력 신호를 평활하는 루프 필터와, 상기 루프 필터의 출력 전압에 기초하는 주파수의 출력 신호를 출력하는 전압 제어 발진기와, 전압 제어 발진기의 출력 신호를 설정된 분주비에 기초하여 분주하고, 상기 비교 신호로서 출력하는 가변 분주기를 구비한다. 상기 가변 분주기는 래치 신호에 기초하여 분주비 설정 신호를 래치하여 출력하는 래치 회로와, 입력 신호를 분주한 분주 신호를 출력하는 동시에, 상기 분주 신호의 출력에 기초하여, 상기 래치 회로로부터 입력되는 분주비 설정 신호에 기초하는 새로운 분주비로 분주 동작을 개시하는 비교 카운터 회로와, 상기 비교 카운터 회로가 분주 신호를 출력하는 상태에서 출력을 종료할 때까지의 천이 기간과, 상기 래치 회로로의 래치 신호의 비입력 상태에서 입력 상태까지의 천이 기간과의 일치를 방지하도록, 상기 래치 신호의 입력 개시를 지연시키는 타이밍 제어 회로로 구성하였다.
(작용)
청구범위 제1항에서는, 비교 카운터 회로(3)가 분주 신호 LD를 출력하고 있는 상태에서 출력을 종료할 때까지의 천이 기간은 외부로부터 타이밍 제어 회로(21)에 래치 원신호 LE가 입력되어도, 래치 회로(2)에는 래치 신호 LEC가 입력되지 않고, 상기 천이 기간의 종료후에 래치 신호 LEC가 입력된다.
청구범위 제2항에서는, 분주 신호를 소정시간 지연시키는 동시에, 래치 원신호의 반전 레벨로 한 지연 분주 신호와, 래치 원신호와의 논리곱 신호에 기초하여, 래치 신호가 생성되기 때문에, 비교 카운터 회로가 분주 신호를 출력하고 있는 상태에서 출력을 종료할 때까지의 천이 기간은 래치 회로에는 래치 신호가 입력되지 않고, 천이 기간의 종료후에 래치 신호가 입력된다.
청구범위 제3항에서는, 상기 지연 분주 신호는 D 플립플롭 회로로 생성되고, 지연 분주 신호의 반전 신호와, 래치 원신호와의 논리곱에 기초하여 상기 래치 신호가 생성된다.
청구범위 제4항에서는, 비교 카운터 회로가 분주 신호를 출력하고 있는 상태에서 출력을 종료할 때까지의 천이 기간은 외부로부터 타이밍 제어 회로에 래치 원신호가 입력되어도, 래치 회로에는 래치 신호가 입력되지 않고, 상기 천이 기간의 종료후에 래치 신호가 입력된다. 비교 카운터 회로의 분주비의 전환이 고속으로 또한 단주기로 행해지기 때문에, PLL 회로의 출력 신호 주파수의 전환이 고속으로 또한 단주기로 행해진다.
도 2는 본 발명을 구체화한 PLL 회로의 일실시 형태를 나타낸다. 상기 종래예와 동일 구성 부분은 동일 부호를 붙여서 설명한다.
시프트 레지스터 회로(1)에는 직렬 데이터 SD와 클록 신호 CLK가 입력되고, 그 클록 신호 CLK의 상승에 기초하여, 직렬 데이터 SD가 순차적으로 취입된다. 그리고, 취입된 직렬 데이터는 분주비를 설정하기 위한 예컨대 10 비트의 병렬 데이터 Data로서 출력된다.
상기 병렬 데이터 Data는 래치 회로(2)에 입력된다. 래치 회로(2)는 래치 신호 LEC의 상승에 기초하여 상기 병렬 데이터 Data를 래치하고, 분주비 설정 신호 DLH로서 비교 카운터 회로(3)에 출력한다.
상기 비교 카운터 회로(3)는 분주비 설정 신호 DLH에 기초하여 설정된 분주비에 기초하여 입력 신호 IN을 분주하고, 그 분주 신호 LD를 출력한다. 상기 분주 신호 LD는 위상 비교기(4) 및 로드 타이밍 제어 회로(21)에 출력되는 동시에, 상기 비교 카운터 회로(3)에 로드 신호로서 입력된다.
상기 위상 비교기(4)에는 상기 분주 신호 LD가 비교 신호로서 입력되는 동시에, 기준 분주기(도시하지 않음)로부터 기준 신호 REF가 입력된다. 그리고, 위상 비교기(4)는 분주 신호 LD와 기준 신호 REF를 비교하고, 그 주파수차 및 위상차에 따른 펄스 신호를 차아지 펌프(5)에 출력한다.
상기 차아지 펌프(5)는 위상 비교기(4)로부터 출력되는 펄스 신호에 기초하여 그 출력단의 풀업측 트랜지스터 또는 풀다운 트랜지스터가 온된다. 그리고, 다음단의 루프 필터(6)를 부하로서, 풀업측 트랜지스터가 온되면 그 출력 전압이 상승하고, 풀다운측 트랜지스터가 온되면 그 출력 전압이 저하한다.
상기 루프 필터(6)는 상기 차아지 펌프(5)의 부하로서 동작하고, 차아지 펌프(5)의 출력 신호를 평활하여, 전압 제어 발진기(VCO)(7)에 출력한다.
상기 전압 제어 발진기(7)는 루프 필터(6)의 출력 전압에 따른 주파수의 출력 신호를 출력하고, 그 출력 신호는 상기 비교 카운터 회로(3) 및 로드 타이밍 제어 회로(21)에 입력 신호 IN으로서 입력된다.
상기 로드 타이밍 제어 회로(21)는 D 플립플롭 회로(22)와, AND 회로(23)로 구성된다. 상기 플립플롭 회로(22)에는 상기 분주 신호 LD가 데이터 D로서 입력되어, 상기 입력 신호 IN이 클록 신호 CK로서 입력된다. 그리고, 플립플롭 회로(22)는 클록 신호 CK의 상승에 기초하여 데이터 D를 래치한 신호 Q의 반전 신호를 출력 신호 LDT로서 출력한다.
상기 AND 회로(23)에는 플립플롭 회로(22)의 출력 신호 LDT와, 래치 신호 LE 가 입력되고, 그 AND 회로(23)로부터 상기 래치 신호 LEC가 출력된다.
상기한 바와 같이 구성된 PLL 회로의 동작을 도 3에 따라서 설명한다. 비교 카운터 회로(3)로부터 H 레벨의 분주 신호 LD가 로드 타이밍 제어 회로(21)의 플립플롭 회로(22)에 입력되면, 플립플롭 회로(22)로부터 그 분주 신호 LD를 입력 신호 IN 의 1 주기분 지연시키고, 또한 반전시킨 출력 신호 LDT가 출력된다.
AND 회로(23)는 래치 신호 LE와 입력 신호 LDT의 AND 논리를 래치 신호 LEC 로서 출력한다. 즉, 래치 신호 LEC는 래치 신호 LE의 H 레벨의 시간폭 중, L 레벨의 입력 신호 LDT가 겹치는 타이밍 부분을 마스크한 파형이 된다.
따라서, 도 3에 도시된 바와 같이, 래치 신호 LE의 상승과 분주 신호 LD의 하강과의 타이밍이 겹치는 경우에는, 그 래치 신호 LE의 상승만을 지연시킨 래치 신호 LEC가 AND 회로(23)로부터 출력된다.
래치 신호 LEC의 상승에 기초하여, 래치 회로(2)는 시프트 레지스터(1)로부터 출력되는 병렬 데이터 Data를 래치하여, 새로운 분주비 설정 신호 DLH를 출력한다. 그리고, 비교 카운터 회로(3)로부터 다음에 출력되는 분주 신호 LD에 기초하여, 비교 카운터 회로(3)에 새로운 분주비 설정 신호 DLH가 취입되고, 새롭게 설정된 분주비에 기초하여 입력 신호 IN의 카운트 동작이 개시된다.
상기한 바와 같이 구성된 PLL 회로에서는 다음에 나타내는 작용 효과를 얻을 수 있다.
(가) 래치 회로(2)에 래치 동작을 행하게 하기 위한 래치 신호 LEC는 래치 신호 LE와, 분주 신호 LD를 지연시키고, 또한 반전시킨 신호 LDT와의 AND 논리를 취함으로써 생성된다. 따라서, 래치 신호 LEC의 상승에 기초하는 분주비 설정 신호 DLH의 전환과, 분주 신호 LD의 하강 타이밍의 겹침을 확실히 방지할 수 있다.
(나) 분주비 설정 신호 DLH의 전환과, 분주 신호 LD의 하강 타이밍의 겹침을 방지할 수 있기 때문에, 비교 카운터 회로(3)로의 분주비 설정 신호 DLH의 취입을 정확히 행하여, 비교 카운터 회로(3)의 오동작을 방지할 수 있다.
(다) 래치 신호 LE의 상승과, 분주 신호 LD의 하강 타이밍이 겹치는 경우에도, 상기 분주 신호 LD의 다음 분주 신호가 아니라, 상기 분주 신호 LD에서 약간 지연한 타이밍으로 분주비 설정 신호 DLH를 전환할 수 있다. 따라서, 상기 제2 종래예에 비하여, 래치 신호 LE의 상승에서 분주비 설정 신호 DLH의 전환까지 요하는 시간을 단축할 수 있다.
(라) 플립플롭 회로(22)의 출력 신호 LDT가 L 레벨에 있는 타이밍과, 래치 신호 LE의 상승이 겹치지 않는 경우에는, 래치 신호 LE의 상승에 기초하여, 분주비 설정 신호 DLH가 즉시 전환된다. 그 때, 분주 신호 LD가 H 레벨이면, 비교 카운터 회로(3)의 분주비가 새로운 분주비 설정 신호 DLH에 기초하여 즉시 전환된다. 또한, 분주비 설정 신호 DLH가 전환되었을 때, 분주 신호 LD가 L 레벨이면, 그 다음 분주 신호 LD의 다음 상승에 기초하여, 비교 카운터 회로(3)의 분주비가 전환된다. 따라서, 래치 신호 LE의 상승에 기초하는 비교 카운터 회로(3)의 분주비의 변경을 고속으로 행하고, PLL 회로의 출력 신호 주파수의 전환을 고속으로 행할 수 있다.
(마) 래치 신호 LE의 H 레벨 시간폭은 분주 신호 LD의 1 주기분 이상으로 할 필요는 없고, 래치 신호 LE의 상승만을 지연시켜 생성되는 래치 신호 LEC의 시간폭으로서, 래치 회로(2)를 동작시키기 위해서 충분한 시간폭을 확보할 수 있으면 좋다. 따라서, 래치 신호 LE의 주기를 단축하여, PLL 회로의 출력 신호 주파수의 전환 주기를 단축할 수 있다.
(바) 상기 제2 종래예에 비하여, 1 개의 래치 회로(2)로 분주비 설정 동작을 행할 수 있기 때문에 회로 규모를 축소할 수 있다.
또한, 상기 실시 형태에서는 분주 신호 LD를 지연시키고, 또한 반전시킨 신호 LDT를 플립플롭 회로(22)로 생성하였지만, 예컨대 홀수단의 인버터 회로로 분주 신호 LD를 소정 시간 지연시키고, 또한 반전시켜 전술한 바와 같이 구성하여도 좋다.
이상 상세히 기술한 바와 같이, 본 발명은 출력 신호 주파수의 전환을 고속으로, 또한 단주기로 행할 수 있는 PLL 회로를 제공할 수 있다.

Claims (4)

  1. 외부로부터 입력되는 병렬 신호를 래치 신호에 기초하여 래치하고, 분주비 설정 신호로서 출력하는 래치 회로와 입력 신호를 분주한 분주 신호를 출력하는 동시에, 상기 분주 신호의 출력에 기초하고, 상기 래치 회로로부터 입력되는 분주비 설정 신호에 기초하는 새로운 분주비로 분주 동작을 개시하는 비교 카운터 회로와, 외부로부터 입력되는 래치 원신호와 상기 분주 신호에 기초하여 상기 래치 신호를 생성하는 동시에, 상기 비교 카운터 회로가 분주 신호를 출력하고 있는 상태에서 출력을 종료할 때까지의 천이 기간은 상기 래치 신호의 출력을 정지하는 타이밍 제어 회로로 구성한 것을 특징으로 하는 가변 분주기.
  2. 제1항에 있어서, 상기 타이밍 제어 회로는 상기 분주 신호를 소정 시간 지연시키는 동시에, 상기 래치 원신호의 반전 레벨로 지연 분주 신호를 출력하는 지연 회로와, 상기 지연 분주 신호와, 상기 래치 원신호와의 논리곱 신호를 상기 래치 신호로서 출력하는 논리 회로로 구성한 것을 특징으로 하는 가변 분주기.
  3. 제2항에 있어서, 상기 지연 회로는 상기 분주 신호가 데이터로서 입력되고, 상기 입력 신호가 클록 신호로서 입력되는 D 플립플롭 회로로 구성하며, 상기 논리 회로는 상기 D 플립플롭 회로의 출력 신호의 반전 신호와, 상기 래치 원신호와의 논리곱을 출력하는 논리곱 회로로 구성한 것을 특징으로 하는 가변 분주기.
  4. 비교 신호와 기준 신호와의 위상을 비교하는 위상 비교기와, 상기 위상 비교기의 출력 신호를 전압 신호로 변환하는 차아지 펌프와, 상기 차아지 펌프의 출력 신호를 평활하는 루프 필터와, 상기 루프 필터의 출력 전압에 기초하는 주파수의 출력 신호를 출력하는 전압 제어 발진기와, 전압 제어 발진기의 출력 신호를 설정된 분주비에 기초하여 분주하고, 상기 비교 신호로서 출력하는 가변 분주기를 구비한 PLL 회로로서, 상기 가변 분주기는, 래치 신호에 기초하여 분주비 설정 신호를 래치하여 출력하는 래치 회로와, 입력 신호를 분주한 분주 신호를 출력하는 동시에, 상기 분주 신호의 출력에 기초하여, 상기 래치 회로로부터 입력되는 분주비 설정 신호에 기초하는 새로운 분주비로 분주 동작을 개시하는 비교 카운터 회로와, 상기 비교 카운터 회로가 분주 신호를 출력하는 상태에서 출력을 종료할 때까지의 천이 기간과, 상기 래치 회로로의 래치 신호의 비입력 상태에서 입력 상태까지의 천이 기간과의 일치를 방지하도록 상기 래치 신호의 입력 개시를 지연시키는 타이밍 제어 회로로 구성한 것을 특징으로 하는 PLL 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360995B1 (ko) * 2000-03-03 2002-11-23 닛본 덴기 가부시끼가이샤 위상 동기 루프 회로 및 위상 동기 루프 회로에서의주파수 변조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3522584B2 (ja) * 1999-04-27 2004-04-26 富士通株式会社 位相比較器及びその省電力動作制御方法及び半導体集積回路
DE19947095A1 (de) * 1999-09-30 2001-05-03 Siemens Ag Vorrichtung zur Synchronisierung des Rahmentaktes in Einheiten/Knoten datenübertragender Systeme
US6563354B1 (en) * 2000-03-22 2003-05-13 Cypress Semiconductor Corp. On-chip circuit to compensate output drive strength across process corners
DE102004009116B3 (de) * 2004-02-25 2005-04-28 Infineon Technologies Ag Delta-Sigma-Frequenzdiskriminator
US8461933B2 (en) * 2010-10-26 2013-06-11 Mediatek Inc. Device and method for frequency calibration and phase-locked loop using the same
TWI548218B (zh) * 2015-02-24 2016-09-01 原相科技股份有限公司 具有時序自我檢測的四相位時脈產生器
JP6571442B2 (ja) * 2015-08-07 2019-09-04 Ｎｅｃプラットフォームズ株式会社 交流入力直流出力型電源およびその制御方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4296407A (en) * 1979-05-14 1981-10-20 Matsushita Electric Industrial Co. Digital frequency synthesizer with frequency divider programmable in response to stored digital control signal
US4628269A (en) * 1984-05-23 1986-12-09 Motorola, Inc. Pulse detector for missing or extra pulses
AU593671B2 (en) * 1986-08-12 1990-02-15 Alcatel N.V. Signal generator
JPH05122065A (ja) * 1991-10-29 1993-05-18 Fujitsu Ltd Ｐｌｌ周波数シンセサイザ誤動作防止方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360995B1 (ko) * 2000-03-03 2002-11-23 닛본 덴기 가부시끼가이샤 위상 동기 루프 회로 및 위상 동기 루프 회로에서의주파수 변조 방법

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