JPH05304468A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH05304468A JPH05304468A JP4107752A JP10775292A JPH05304468A JP H05304468 A JPH05304468 A JP H05304468A JP 4107752 A JP4107752 A JP 4107752A JP 10775292 A JP10775292 A JP 10775292A JP H05304468 A JPH05304468 A JP H05304468A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- signal
- output
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は入力信号の周波数が低周波数になっ
ても、電圧制御発振回路の発振動作を停止させることな
く動作し得る位相同期ループ回路に関し、発振動作をデ
ィジタル的に防止することを目的とする。 【構成】 制御回路２０は入力信号の繰り返し周波数が
設定値以下となったことをディジタル的に検出し、その
検出時に位相比較回路１１の位相比較動作を停止させ、
ハイインピーダンス又は所定値の信号を固定的に出力さ
せる。
ても、電圧制御発振回路の発振動作を停止させることな
く動作し得る位相同期ループ回路に関し、発振動作をデ
ィジタル的に防止することを目的とする。 【構成】 制御回路２０は入力信号の繰り返し周波数が
設定値以下となったことをディジタル的に検出し、その
検出時に位相比較回路１１の位相比較動作を停止させ、
ハイインピーダンス又は所定値の信号を固定的に出力さ
せる。
Description
【０００１】
【産業上の利用分野】本発明は位相同期ループ回路に係
り、特に入力信号の周波数が低周波数になっても、電圧
制御発振回路の発振動作を停止させることなく動作し得
る位相同期ループ回路に関する。
り、特に入力信号の周波数が低周波数になっても、電圧
制御発振回路の発振動作を停止させることなく動作し得
る位相同期ループ回路に関する。
【０００２】位相同期ループ（ＰＬＬ：Phase Locked L
oop)回路は従来より種々の用途に広く使用されている
が、その出力信号が次段の半導体装置のクロックとして
使用されている場合には、位相同期ループ回路内の電圧
制御発振回路（ＶＣＯ）の発振動作が停止すると、位相
同期ループ回路の出力信号がなくなり、次段の半導体装
置も動作停止してしまう。このため、ＶＣＯ発振動作を
停止しないようにする必要がある。
oop)回路は従来より種々の用途に広く使用されている
が、その出力信号が次段の半導体装置のクロックとして
使用されている場合には、位相同期ループ回路内の電圧
制御発振回路（ＶＣＯ）の発振動作が停止すると、位相
同期ループ回路の出力信号がなくなり、次段の半導体装
置も動作停止してしまう。このため、ＶＣＯ発振動作を
停止しないようにする必要がある。
【０００３】
【従来の技術】図５は従来の位相同期ループ回路の一例
のブロック図を示す。同図中、入力信号は位相比較回路
１１に供給されて、後述の分周回路１４の出力信号との
位相比較を行なわれ、それらの位相差に応じた位相誤差
信号に変換される。この位相誤差信号はハイレベル、ロ
ーレベル又はハイインピーダンスのディジタル信号であ
り、電圧変換回路１２によってアナログ電圧に変換され
た後、電圧制御発振回路（ＶＣＯ）１３に制御電圧とし
て印加され、その出力発振周波数を可変制御する。
のブロック図を示す。同図中、入力信号は位相比較回路
１１に供給されて、後述の分周回路１４の出力信号との
位相比較を行なわれ、それらの位相差に応じた位相誤差
信号に変換される。この位相誤差信号はハイレベル、ロ
ーレベル又はハイインピーダンスのディジタル信号であ
り、電圧変換回路１２によってアナログ電圧に変換され
た後、電圧制御発振回路（ＶＣＯ）１３に制御電圧とし
て印加され、その出力発振周波数を可変制御する。
【０００４】ＶＣＯ１３の出力発振周波数は次段の回路
へ出力される一方、分周回路１４により分周されて前記
入力信号と同一周波数にされた後、位相比較回路１１に
供給されて入力信号と位相比較される。
へ出力される一方、分周回路１４により分周されて前記
入力信号と同一周波数にされた後、位相比較回路１１に
供給されて入力信号と位相比較される。
【０００５】かかる位相同期ループ回路によれば、位相
比較回路１１の入力信号に位相同期した信号をＶＣＯ１
３及び分周回路１４より出力することができる。しか
し、ＶＣＯ１３は入力制御電圧が所定値以下となると発
振動作を停止してしまうため、入力信号の周波数がＶＣ
Ｏ１３の発振動作を停止させてしまうような低周波数と
なっても、ＶＣＯ１３の発振動作を前述した理由により
防止する必要がある。
比較回路１１の入力信号に位相同期した信号をＶＣＯ１
３及び分周回路１４より出力することができる。しか
し、ＶＣＯ１３は入力制御電圧が所定値以下となると発
振動作を停止してしまうため、入力信号の周波数がＶＣ
Ｏ１３の発振動作を停止させてしまうような低周波数と
なっても、ＶＣＯ１３の発振動作を前述した理由により
防止する必要がある。
【０００６】そこで、従来は電圧変換回路１２の出力制
御電圧が、上記のＶＣＯ１３の発振動作を停止させてし
まう電圧よりも低下しないように、電圧変換回路１２の
出力制御電圧を検出して制御電圧の下限値を所定値に制
限する制御回路１５を設けている。
御電圧が、上記のＶＣＯ１３の発振動作を停止させてし
まう電圧よりも低下しないように、電圧変換回路１２の
出力制御電圧を検出して制御電圧の下限値を所定値に制
限する制御回路１５を設けている。
【０００７】
【発明が解決しようとする課題】しかるに、上記の制御
回路１５はアナログ電圧である制御電圧のレベルを検出
するためにアナログ回路であり、このため技術的に難し
く、経験豊かな設計者でさえ、失敗することがある。従
って、従来は位相同期ループ回路を設計する場合設計期
間が長くなり、製品として出荷するのに時間がかかり、
コスト高になるといった問題を生じていた。
回路１５はアナログ電圧である制御電圧のレベルを検出
するためにアナログ回路であり、このため技術的に難し
く、経験豊かな設計者でさえ、失敗することがある。従
って、従来は位相同期ループ回路を設計する場合設計期
間が長くなり、製品として出荷するのに時間がかかり、
コスト高になるといった問題を生じていた。
【０００８】本発明は上記の点に鑑みてなされたもので
あり、ＶＣＯの発振防止をディジタル的に処理すること
により、上記の課題を解決した位相同期ループ回路を提
供することを目的とする。
あり、ＶＣＯの発振防止をディジタル的に処理すること
により、上記の課題を解決した位相同期ループ回路を提
供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。同図中、図５と同一構成部分には同一符
号を付してある。図１において、位相比較回路１１より
のディジタル位相誤差信号は電圧変換回路１２によりア
ナログ制御電圧に変換された後、電圧制御発振回路（Ｖ
ＣＯ）１３に制御電圧として印加される。ＶＣＯ１３の
出力発振周波数は分周回路１４を通して位相比較回路１
１に比較信号として供給される。
ック図を示す。同図中、図５と同一構成部分には同一符
号を付してある。図１において、位相比較回路１１より
のディジタル位相誤差信号は電圧変換回路１２によりア
ナログ制御電圧に変換された後、電圧制御発振回路（Ｖ
ＣＯ）１３に制御電圧として印加される。ＶＣＯ１３の
出力発振周波数は分周回路１４を通して位相比較回路１
１に比較信号として供給される。
【００１０】このような構成の位相同期ループ回路に、
本発明は制御回路２０を設けたものである。この制御回
路２０は入力信号の繰り返し周波数が設定値以下となっ
たことをディジタル的に検出した時に、位相比較回路１
１の位相比較動作を停止させ、位相比較回路１１よりハ
イインピーダンス又は所定値のディジタル位相誤差信号
を固定的に出力させる。
本発明は制御回路２０を設けたものである。この制御回
路２０は入力信号の繰り返し周波数が設定値以下となっ
たことをディジタル的に検出した時に、位相比較回路１
１の位相比較動作を停止させ、位相比較回路１１よりハ
イインピーダンス又は所定値のディジタル位相誤差信号
を固定的に出力させる。
【００１１】
【作用】入力信号の繰り返し周波数が前記設定値以下と
なった時は、そのままでは電圧変換回路１２よりＶＣＯ
１３に供給される制御電圧によって、ＶＣＯ１３は発振
動作を停止してしまう。
なった時は、そのままでは電圧変換回路１２よりＶＣＯ
１３に供給される制御電圧によって、ＶＣＯ１３は発振
動作を停止してしまう。
【００１２】しかし、本発明では入力信号の繰り返し周
波数が上記設定値以下となった時には、制御回路２０に
よりそのことがディジタル的に検出され、かつ、位相比
較回路１１の出力ディジタル位相誤差信号がハイインピ
ーダンス又は所定値に固定されるため、ＶＣＯ１３の制
御電圧の下限値を所定値に制限することができる。
波数が上記設定値以下となった時には、制御回路２０に
よりそのことがディジタル的に検出され、かつ、位相比
較回路１１の出力ディジタル位相誤差信号がハイインピ
ーダンス又は所定値に固定されるため、ＶＣＯ１３の制
御電圧の下限値を所定値に制限することができる。
【００１３】
【実施例】図２は本発明の一実施例のブロック図を示
す。同図中、図１と同一構成部分には同一符号を付し、
その説明を省略する。図２において、制御回路２０は同
期回路２１、８ビットカウンタ２２及びゼロ検出回路２
３よりなる。また、低域フィルタ３１は前記電圧変換回
路１２を構成しており、同期カウンタ３２は前記分周回
路１４を構成している。
す。同図中、図１と同一構成部分には同一符号を付し、
その説明を省略する。図２において、制御回路２０は同
期回路２１、８ビットカウンタ２２及びゼロ検出回路２
３よりなる。また、低域フィルタ３１は前記電圧変換回
路１２を構成しており、同期カウンタ３２は前記分周回
路１４を構成している。
【００１４】位相比較回路１１は入力信号の立ち上がり
が同期カウンタ３２の出力（ＯＵＴ２）の立ち上がりよ
り早いか、又はゼロ検出回路２３の出力が“１”となっ
た場合、“１”のディジタル位相誤差信号を出力し、入
力信号の立ち上がりが同期カウンタ３２の出力の立ち上
がりより遅い場合は“０”のディジタル位相誤差信号を
出力し、その他は出力がハイインピーダンスとなる構成
である。
が同期カウンタ３２の出力（ＯＵＴ２）の立ち上がりよ
り早いか、又はゼロ検出回路２３の出力が“１”となっ
た場合、“１”のディジタル位相誤差信号を出力し、入
力信号の立ち上がりが同期カウンタ３２の出力の立ち上
がりより遅い場合は“０”のディジタル位相誤差信号を
出力し、その他は出力がハイインピーダンスとなる構成
である。
【００１５】低域フィルタ３１は位相比較回路１１の出
力ディジタル位相誤差信号のパルス幅をアナログ電圧に
変換する。ＶＣＯ１３は制御電圧が高いほど高周波数を
発振出力し、電圧レベル２Ｖ以上なら発振停止が起らな
い回路構成とされている。同期カウンタ３２はＶＣＯ１
３の出力発振周波数を２分周する。
力ディジタル位相誤差信号のパルス幅をアナログ電圧に
変換する。ＶＣＯ１３は制御電圧が高いほど高周波数を
発振出力し、電圧レベル２Ｖ以上なら発振停止が起らな
い回路構成とされている。同期カウンタ３２はＶＣＯ１
３の出力発振周波数を２分周する。
【００１６】また、同期回路２１は入力信号を信号ＣＬ
Ｋで同期化するための回路、８ビットカウンタ２２は同
期回路２１の出力（ＯＵＴ１）又はリセットパルスによ
り初期化され、信号ＣＬＫに同期してカウントダウンす
るカウンタ、ゼロ検出回路２３は８ビットカウンタ２２
のカウンタ値が“０”になったことを検出し、位相比較
回路１１の動作と８ビットカウンタ２２の動作を夫々停
止する。
Ｋで同期化するための回路、８ビットカウンタ２２は同
期回路２１の出力（ＯＵＴ１）又はリセットパルスによ
り初期化され、信号ＣＬＫに同期してカウントダウンす
るカウンタ、ゼロ検出回路２３は８ビットカウンタ２２
のカウンタ値が“０”になったことを検出し、位相比較
回路１１の動作と８ビットカウンタ２２の動作を夫々停
止する。
【００１７】上記の制御回路２０及び位相比較回路１１
の部分の具体的回路の一実施例を図３に示す。同期回路
２１は３段縦続接続されたＤ型フリップフロップ４１〜
４３とＤ型フリップフロップ４２，４３の各出力の論理
積をとるＡＮＤ回路４４とよりなり、入力信号ａと信号
ＣＬＫ及びリセットパルスが印加される。
の部分の具体的回路の一実施例を図３に示す。同期回路
２１は３段縦続接続されたＤ型フリップフロップ４１〜
４３とＤ型フリップフロップ４２，４３の各出力の論理
積をとるＡＮＤ回路４４とよりなり、入力信号ａと信号
ＣＬＫ及びリセットパルスが印加される。
【００１８】８ビットカウンタ２２はＯＲ回路４５、８
個のＤ型フリップフロップ４６1 〜４６8 ，及びインバ
ータ、ＡＮＤ回路やＯＲ回路などの論理回路群４７より
なる。また、ゼロ検出回路２３はＤ型フリップフロップ
４６1 〜４６8 の各Ｑ出力が入力される８入力ＮＯＲ回
路４８より構成されており、８ビットカウンタ２２の出
力カウンタ値が“０”のときのみ“１”の信号を出力
し、それ以外は“０”の信号を出力する。
個のＤ型フリップフロップ４６1 〜４６8 ，及びインバ
ータ、ＡＮＤ回路やＯＲ回路などの論理回路群４７より
なる。また、ゼロ検出回路２３はＤ型フリップフロップ
４６1 〜４６8 の各Ｑ出力が入力される８入力ＮＯＲ回
路４８より構成されており、８ビットカウンタ２２の出
力カウンタ値が“０”のときのみ“１”の信号を出力
し、それ以外は“０”の信号を出力する。
【００１９】位相比較回路１１は位相比較器４９、イン
バータ５０、ＯＲ回路５１、ＡＮＤ回路５２，５３及び
ＰチャネルＭＯＳトランジスタＱＰとＮチャネルＭＯＳ
トランジスタＱＮより構成されている。トランジスタＱ
ＰとＱＮの各ドレインの共通接続点から位相誤差信号が
出力される。
バータ５０、ＯＲ回路５１、ＡＮＤ回路５２，５３及び
ＰチャネルＭＯＳトランジスタＱＰとＮチャネルＭＯＳ
トランジスタＱＮより構成されている。トランジスタＱ
ＰとＱＮの各ドレインの共通接続点から位相誤差信号が
出力される。
【００２０】次に図２及び図３に示す本実施例の動作に
ついて、図４のタイムチャートを併せ参照しつつ説明す
る。まず、リセットパルスｃが“１”とされることによ
り、同期回路２１内の各Ｄ型フリップフロップ４１〜４
３がリセットされ、また同期カウンタ３２及び８ビット
カウンタ２２が夫々初期化される。８ビットカウンタ２
２は上記の初期化によって図３に示すＤ型フリップフロ
ップ４６1 〜４６8 の各Ｑ出力信号が夫々“１”、すな
わち１６進数で「ＦＦ」なるカウンタ値を示す。
ついて、図４のタイムチャートを併せ参照しつつ説明す
る。まず、リセットパルスｃが“１”とされることによ
り、同期回路２１内の各Ｄ型フリップフロップ４１〜４
３がリセットされ、また同期カウンタ３２及び８ビット
カウンタ２２が夫々初期化される。８ビットカウンタ２
２は上記の初期化によって図３に示すＤ型フリップフロ
ップ４６1 〜４６8 の各Ｑ出力信号が夫々“１”、すな
わち１６進数で「ＦＦ」なるカウンタ値を示す。
【００２１】次に、図４（Ｃ）に示す如く、上記のリセ
ットパルスｃが時刻ｔ1 で立ち下がって“０”となる
と、８ビットカウンタ２２は図４（Ｂ）に示す信号クロ
ックの立ち下がりが入力される毎に、同図（Ｄ）に示す
如く「０１」ずつカウントダウンする。
ットパルスｃが時刻ｔ1 で立ち下がって“０”となる
と、８ビットカウンタ２２は図４（Ｂ）に示す信号クロ
ックの立ち下がりが入力される毎に、同図（Ｄ）に示す
如く「０１」ずつカウントダウンする。
【００２２】続く時刻ｔ2 で図４（Ｉ）に示す如くＶＣ
Ｏ１３の出力信号が立ち下がると、ＶＣＯ１３の出力信
号を２分周する同期カウンタ３２の出力信号（ＯＵＴ
２）が同図（Ｆ）に示す如く“１”となる。すると、図
３に示す位相比較器４９よりＯＲ回路５１及びＡＮＤ回
路５２に夫々“１”が出力され、またこの時ＮＯＲ回路
４８の出力信号が“０”であり、インバータ５０の出力
信号が“１”であるため、ＡＮＤ回路５２及び５３の各
出力信号が夫々“１”となり、トランジスタＱＰはオ
フ、トランジスタＱＮはオンとなる。従って、位相比較
回路１１の出力信号は図４（Ｇ）に示す如く、時刻ｔ2
直後より“０”となる。
Ｏ１３の出力信号が立ち下がると、ＶＣＯ１３の出力信
号を２分周する同期カウンタ３２の出力信号（ＯＵＴ
２）が同図（Ｆ）に示す如く“１”となる。すると、図
３に示す位相比較器４９よりＯＲ回路５１及びＡＮＤ回
路５２に夫々“１”が出力され、またこの時ＮＯＲ回路
４８の出力信号が“０”であり、インバータ５０の出力
信号が“１”であるため、ＡＮＤ回路５２及び５３の各
出力信号が夫々“１”となり、トランジスタＱＰはオ
フ、トランジスタＱＮはオンとなる。従って、位相比較
回路１１の出力信号は図４（Ｇ）に示す如く、時刻ｔ2
直後より“０”となる。
【００２３】次に、時刻ｔ3 で図４（Ａ）に示すように
“１”の入力信号ａが入力されると、図３の位相比較器
４９よりＡＮＤ回路５２へ出力される信号が“０”に変
化し、トランジスタＱＰ及びＱＮが夫々オフとなるた
め、位相比較回路１１の出力はハイインピーダンスとな
る。
“１”の入力信号ａが入力されると、図３の位相比較器
４９よりＡＮＤ回路５２へ出力される信号が“０”に変
化し、トランジスタＱＰ及びＱＮが夫々オフとなるた
め、位相比較回路１１の出力はハイインピーダンスとな
る。
【００２４】また、入力信号ａが“１”の状態が信号Ｃ
ＬＫの２つ目の立ち上がり分継続した時刻ｔ4 で図３に
示す同期回路２１内のＡＮＤ回路４４の出力信号が
“１”に変化し、信号ＣＬＫの３つ目の立ち上がり継続
した時刻ｔ6 でＡＮＤ回路４４の出力信号が“０”とな
る。従って、同期回路２１から８ビットカウンタ２２へ
は、図４（Ｅ）に示すように時刻ｔ4 からｔ6 まで信号
ＣＬＫの一周期幅のパルスが供給される。
ＬＫの２つ目の立ち上がり分継続した時刻ｔ4 で図３に
示す同期回路２１内のＡＮＤ回路４４の出力信号が
“１”に変化し、信号ＣＬＫの３つ目の立ち上がり継続
した時刻ｔ6 でＡＮＤ回路４４の出力信号が“０”とな
る。従って、同期回路２１から８ビットカウンタ２２へ
は、図４（Ｅ）に示すように時刻ｔ4 からｔ6 まで信号
ＣＬＫの一周期幅のパルスが供給される。
【００２５】また、時刻ｔ4 で同期回路２１の出力信号
が“１”となった直後の信号ＣＬＫの立ち上がり時刻ｔ
5 で、８ビットカウンタ２２は再び出力計数値が「Ｆ
Ｆ」となる初期化が行なわれる。同期回路２１の出力信
号が“０”になると、８ビットカウンタ２２は信号ＣＬ
Ｋの立ち下がりに同期して再びカウントダウンを始め
る。
が“１”となった直後の信号ＣＬＫの立ち上がり時刻ｔ
5 で、８ビットカウンタ２２は再び出力計数値が「Ｆ
Ｆ」となる初期化が行なわれる。同期回路２１の出力信
号が“０”になると、８ビットカウンタ２２は信号ＣＬ
Ｋの立ち下がりに同期して再びカウントダウンを始め
る。
【００２６】位相比較回路１１の出力信号は時刻ｔ2 〜
ｔ3 の期間“０”であるため、低域フィルタ３１の出力
制御電圧は図４（Ｈ）に示す如く上記の期間低下する
が、時刻ｔ3 後は位相比較回路１１の出力がハイインピ
ーダンスのため上記２Ｖ以上の制御電圧が保持される。
よって、ＶＣＯ１３からは或る時間後に再び出力信号が
取り出され、時刻ｔ7 で図４（Ｉ）に示す如く立ち下が
る。これにより、同期カウンタ３２の出力信号は図４
（Ｆ）に示すように“０”に立ち下がる。
ｔ3 の期間“０”であるため、低域フィルタ３１の出力
制御電圧は図４（Ｈ）に示す如く上記の期間低下する
が、時刻ｔ3 後は位相比較回路１１の出力がハイインピ
ーダンスのため上記２Ｖ以上の制御電圧が保持される。
よって、ＶＣＯ１３からは或る時間後に再び出力信号が
取り出され、時刻ｔ7 で図４（Ｉ）に示す如く立ち下が
る。これにより、同期カウンタ３２の出力信号は図４
（Ｆ）に示すように“０”に立ち下がる。
【００２７】このようにして、入力信号ａが入力されな
いと、同期カウンタ３２の出力信号が立ち上がる毎にＶ
ＣＯ１３の制御電圧が徐々に低下していき、最後にはＶ
ＣＯ１３が発振動作を停止する２Ｖ以下に到達してしま
う。しかし、本実施例ではこの制御電圧が２Ｖにまで低
下するよりも早い時刻ｔ8 で図４（Ｄ）に示す如く８ビ
ットカウンタ２２のカウント値が「００」となるように
信号ＣＬＫの繰り返し周波数などが設定されている。
いと、同期カウンタ３２の出力信号が立ち上がる毎にＶ
ＣＯ１３の制御電圧が徐々に低下していき、最後にはＶ
ＣＯ１３が発振動作を停止する２Ｖ以下に到達してしま
う。しかし、本実施例ではこの制御電圧が２Ｖにまで低
下するよりも早い時刻ｔ8 で図４（Ｄ）に示す如く８ビ
ットカウンタ２２のカウント値が「００」となるように
信号ＣＬＫの繰り返し周波数などが設定されている。
【００２８】時刻ｔ8 で８ビットカウンタ２２のカウン
ト値が「００」となると、図３に示したゼロ検出回路２
３を構成するＮＯＲ回路４８の出力信号が図４（Ｊ）に
示す如く“１”に立ち上がる。すると、位相比較回路１
１内のトランジスタＱＰ及びＱＮの各ゲートに印加され
るＡＮＤ回路５２及び５３の各出力信号は、位相比較器
４９の出力に無関係に夫々“０”とされるため、トラン
ジスタＱＰがオン、トランジスタＱＮがオフとされる。
これにより、位相比較回路１１の出力位相誤差信号は図
４（Ｇ）に示すように時刻ｔ8 直後より“１”とされ
る。
ト値が「００」となると、図３に示したゼロ検出回路２
３を構成するＮＯＲ回路４８の出力信号が図４（Ｊ）に
示す如く“１”に立ち上がる。すると、位相比較回路１
１内のトランジスタＱＰ及びＱＮの各ゲートに印加され
るＡＮＤ回路５２及び５３の各出力信号は、位相比較器
４９の出力に無関係に夫々“０”とされるため、トラン
ジスタＱＰがオン、トランジスタＱＮがオフとされる。
これにより、位相比較回路１１の出力位相誤差信号は図
４（Ｇ）に示すように時刻ｔ8 直後より“１”とされ
る。
【００２９】一方、ＮＯＲ回路４８の出力信号（ゼロ検
出信号）が“１”となると、Ｄ型フリップフロップ４６
1 〜４６8 の各データ入力端子の入力信号がいずれも
“０”になるため、次にリセットパルスｃか入力信号ａ
が入力されない限り８ビットカウンタ２２の出力カウン
タ値は図４（Ｄ）に示す如く「００」に保持される。
出信号）が“１”となると、Ｄ型フリップフロップ４６
1 〜４６8 の各データ入力端子の入力信号がいずれも
“０”になるため、次にリセットパルスｃか入力信号ａ
が入力されない限り８ビットカウンタ２２の出力カウン
タ値は図４（Ｄ）に示す如く「００」に保持される。
【００３０】従って、位相比較回路１１の出力位相誤差
信号も“１”に保持されるため、低域フィルタ３１の出
力制御電圧は図４（Ｈ）に示す如く、時刻ｔ8 以降電源
電圧に向かって上昇していく。これにより、ＶＣＯ１３
の出力発振周波数は、入力制御電圧が電源電圧のときの
最高周波数に向かって徐々に上昇していく。
信号も“１”に保持されるため、低域フィルタ３１の出
力制御電圧は図４（Ｈ）に示す如く、時刻ｔ8 以降電源
電圧に向かって上昇していく。これにより、ＶＣＯ１３
の出力発振周波数は、入力制御電圧が電源電圧のときの
最高周波数に向かって徐々に上昇していく。
【００３１】従って、入力信号ａが所定時間（すなわ
ち、８ビットカウンタ２２が信号ＣＬＫを１６進数でＦ
Ｆ個計数する期間）入力されなくなったときでも、ＶＣ
Ｏ１３の発振動作は停止することはなく、よって位相同
期ループ回路より常に信号を出力させることができる。
ち、８ビットカウンタ２２が信号ＣＬＫを１６進数でＦ
Ｆ個計数する期間）入力されなくなったときでも、ＶＣ
Ｏ１３の発振動作は停止することはなく、よって位相同
期ループ回路より常に信号を出力させることができる。
【００３２】また、上記の同期回路２１、８ビットカウ
ンタ２２及びゼロ検出回路２３は、図３に示すようにデ
ィジタル回路で構成されるため、技術的に容易に回路設
計することができる。
ンタ２２及びゼロ検出回路２３は、図３に示すようにデ
ィジタル回路で構成されるため、技術的に容易に回路設
計することができる。
【００３３】なお、本発明は上記の実施例に限定される
ものではなく、例えば８ビットカウンタ２２の初期値を
ハードウェアで固定していたが、レジスタを用いてカウ
ント値を自由に設定できるようにしてもよい。また、入
力信号ａが設定時間入力されないとき、すなわち入力信
号ａの繰り返し周波数が設定値以下のときに、位相比較
回路の出力を、ハイインピーダンスにしてもよい。
ものではなく、例えば８ビットカウンタ２２の初期値を
ハードウェアで固定していたが、レジスタを用いてカウ
ント値を自由に設定できるようにしてもよい。また、入
力信号ａが設定時間入力されないとき、すなわち入力信
号ａの繰り返し周波数が設定値以下のときに、位相比較
回路の出力を、ハイインピーダンスにしてもよい。
【００３４】
【発明の効果】上述の如く、本発明によれば、入力信号
の繰り返し周波数が設定値以下であると検出した時には
位相比較回路の動作をディジタル的に停止させることに
より、電圧制御発振回路の制御電圧の下限値を所定値に
制限するようにしているため、入力信号の繰り返し周波
数が上記設定値以下であっても電圧制御発振回路の発振
停止をディジタル的に防止することができ、従って位相
同期ループ回路の設計が従来より簡単にできるため、設
計期間の短縮、製品の早期出荷に寄与するところ大であ
る等の特長を有するものである。
の繰り返し周波数が設定値以下であると検出した時には
位相比較回路の動作をディジタル的に停止させることに
より、電圧制御発振回路の制御電圧の下限値を所定値に
制限するようにしているため、入力信号の繰り返し周波
数が上記設定値以下であっても電圧制御発振回路の発振
停止をディジタル的に防止することができ、従って位相
同期ループ回路の設計が従来より簡単にできるため、設
計期間の短縮、製品の早期出荷に寄与するところ大であ
る等の特長を有するものである。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の要部の一実施例の具体的回路図であ
る。
る。
【図４】図２及び図３の動作説明用タイムチャートであ
る。
る。
【図５】従来の一例のブロック図である。
１１ 位相比較回路 １２ 電圧変換回路 １３ 電圧制御発振回路（ＶＣＯ） １４ 分周回路 ２０ 制御回路 ２１ 同期回路 ２２ ８ビットカウンタ ２３ ゼロ検出回路 ３１ 低域フィルタ ３２ 同期カウンタ
Claims (3)
- 【請求項１】 電圧によって発振周波数が制御される発
振回路と、前記発振回路から出力されるクロックを分周
する分周回路と、入力信号と前記分周回路の出力の位相
差を検出する位相比較回路と、前記入力信号が所定周波
数以下になった時に前記位相比較を停止させる制御回路
とを具備することを特徴とする位相同期ループ回路。 - 【請求項２】 位相比較回路（１１）より取り出した、
入力信号と比較信号との位相差に応じたディジタル位相
誤差信号を電圧変換回路（１２）によりアナログ制御電
圧に変換して電圧制御発振回路（１３）に制御電圧とし
て印加し、該電圧制御発振回路（１３）の出力発振周波
数を分周回路（１４）を通して前記位相比較回路（１
１）に前記比較信号として供給する位相同期ループ回路
において、 前記入力信号の繰り返し周波数が設定値以下となったこ
とをディジタル的に検出した時に、前記位相比較回路
（１１）の位相比較動作を停止させ、該位相比較回路
（１１）よりハイインピーダンス又は所定値のディジタ
ル位相誤差信号を固定的に出力させる制御回路（２０）
を具備することを特徴とする位相同期ループ回路。 - 【請求項３】 前記制御回路（２０）は、前記入力信号
が設定時間入力されないことを検出した時は、前記位相
比較回路（１１）の出力ディジタル位相誤差信号を強制
的にハイレベルにするディジタル回路（２１〜２３）で
あることを特徴とする請求項２記載の位相同期ループ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107752A JPH05304468A (ja) | 1992-04-27 | 1992-04-27 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107752A JPH05304468A (ja) | 1992-04-27 | 1992-04-27 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304468A true JPH05304468A (ja) | 1993-11-16 |
Family
ID=14467079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107752A Pending JPH05304468A (ja) | 1992-04-27 | 1992-04-27 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052820A1 (ja) * | 2005-11-01 | 2007-05-10 | Nec Corporation | Ｐｌｌ制御回路 |
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
-
1992
- 1992-04-27 JP JP4107752A patent/JPH05304468A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052820A1 (ja) * | 2005-11-01 | 2007-05-10 | Nec Corporation | Ｐｌｌ制御回路 |
| US8004323B2 (en) | 2005-11-01 | 2011-08-23 | Nec Corporation | PLL control circuit |
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
| JP4654919B2 (ja) * | 2006-01-16 | 2011-03-23 | 日本電気株式会社 | 位相同期回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940005934B1 (ko) | 위상차 검출회로 | |
| US5892380A (en) | Method for shaping a pulse width and circuit therefor | |
| JP3299636B2 (ja) | ジッタが補償される低電力の位相ロック・ループとその方法 | |
| KR940001724B1 (ko) | 위상동기회로 | |
| US6407642B2 (en) | Frequency detector and phase-locked loop circuit including the detector | |
| US6225840B1 (en) | Clock generation circuit which reduces a transition time period and semiconductor device using the same | |
| US6285225B1 (en) | Delay locked loop circuits and methods of operation thereof | |
| US6157226A (en) | Clock generator | |
| US5276716A (en) | Bi-phase decoder phase-lock loop in CMOS | |
| JP2924773B2 (ja) | 位相同期システム | |
| JP3367465B2 (ja) | 発振周波数調整装置 | |
| JP3779713B2 (ja) | 半導体集積回路 | |
| JP2010233226A (ja) | クロック生成回路 | |
| JPH0681129B2 (ja) | データ検出器 | |
| JPH1022822A (ja) | ディジタルｐｌｌ回路 | |
| JP2000323984A (ja) | Ｐｌｌ回路 | |
| US20030137290A1 (en) | Phase detector | |
| US4876518A (en) | Frequency tracking system | |
| JPH09214333A (ja) | 半導体集積回路 | |
| US5153725A (en) | Automatic frequency control circuit | |
| KR100299195B1 (ko) | 가변분주기및위상동기루프회로 | |
| JPH05304468A (ja) | 位相同期ループ回路 | |
| JPH05252151A (ja) | コーデック | |
| JPH0846497A (ja) | 周波数位相比較器 | |
| JPH0964731A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010612 |