JPH07264059A - 位相差又は周波数差の検出回路 - Google Patents
位相差又は周波数差の検出回路Info
- Publication number
- JPH07264059A JPH07264059A JP7032866A JP3286695A JPH07264059A JP H07264059 A JPH07264059 A JP H07264059A JP 7032866 A JP7032866 A JP 7032866A JP 3286695 A JP3286695 A JP 3286695A JP H07264059 A JPH07264059 A JP H07264059A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- signal
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Abstract
(57)【要約】
【目的】 本発明は簡単な回路構成で低消費電力でかつ
高速な位相差又は周波数差検出器を提供することを目的
とする。 【構成】 本回路は２つの入力信号の間の位相差又は周
波数差を検出する。ディジタル出力信号が一方の入力信
号を他方の信号の位相遅れ又は進相の程度に対してを供
給する。第１の補助回路が各入力信号の立ち上がり及び
立ち下がり変化の１つでの入力信号の期間と比較される
短い期間の出力パルスを供給し、入力信号の各々に１つ
に接続される。２つのリセット可能パルス検出回路は短
い期間パルスがパルス入力上の補助回路の各１つから受
信されるとき第２の安定状態に変わり、活性化信号がリ
セット入力上に受信されるとき第１の安定状態にセット
する出力を各々有する。回路はリセット可能パルス検出
回路の出力の両方が第２の安定状態であるとき活性化リ
セット信号が第１の安定状態に出力の両方へ切り換える
ためにリセット可能パルス検出回路に供給される。リセ
ット可能パルス検出回路の出力が本回路の出力である。
高速な位相差又は周波数差検出器を提供することを目的
とする。 【構成】 本回路は２つの入力信号の間の位相差又は周
波数差を検出する。ディジタル出力信号が一方の入力信
号を他方の信号の位相遅れ又は進相の程度に対してを供
給する。第１の補助回路が各入力信号の立ち上がり及び
立ち下がり変化の１つでの入力信号の期間と比較される
短い期間の出力パルスを供給し、入力信号の各々に１つ
に接続される。２つのリセット可能パルス検出回路は短
い期間パルスがパルス入力上の補助回路の各１つから受
信されるとき第２の安定状態に変わり、活性化信号がリ
セット入力上に受信されるとき第１の安定状態にセット
する出力を各々有する。回路はリセット可能パルス検出
回路の出力の両方が第２の安定状態であるとき活性化リ
セット信号が第１の安定状態に出力の両方へ切り換える
ためにリセット可能パルス検出回路に供給される。リセ
ット可能パルス検出回路の出力が本回路の出力である。
Description
【０００１】
【産業上の利用分野】本発明は位相ロックループに用い
られる位相及び周波数比較器に関し、特に第１の入力信
号が第２の入力信号に関して進相であるとき第１の出力
には第２の出力によって供給される信号より大きい負荷
周期の信号が供給され、かつ第２の入力信号が第１の入
力信号に関して進相であるとき第２の出力には第１の出
力によって供給される信号より大きい負荷周期の信号が
供給される２入力／２出力の比較器に関する。
られる位相及び周波数比較器に関し、特に第１の入力信
号が第２の入力信号に関して進相であるとき第１の出力
には第２の出力によって供給される信号より大きい負荷
周期の信号が供給され、かつ第２の入力信号が第１の入
力信号に関して進相であるとき第２の出力には第１の出
力によって供給される信号より大きい負荷周期の信号が
供給される２入力／２出力の比較器に関する。
【０００２】
【従来の技術】位相ロックループ（ＰＬＬs ）は周知及
び一般的な回路である。それらはクロック発生器、周波
数又は位相復調器、周波数多重器、クロック回復装置及
び雑音入力信号の除去器としての提案がある。
び一般的な回路である。それらはクロック発生器、周波
数又は位相復調器、周波数多重器、クロック回復装置及
び雑音入力信号の除去器としての提案がある。
【０００３】図１を参照すると、全位相ロックループ１
は任意の関数要素、１つの入力ＦINがＰＬＬ回路の入力
信号であって２つの信号の間の位相差を検出する位相検
出器２１を含む。位相検出器２は位相検出器２の２つの
入力の間の位相関係のアナログ電圧レベル表示を形成す
るための回路３，４，５によって生成される信号８，９
を供給する。このアナログ電圧は電圧又は電流制御発振
器６の出力周波数ＦOU T を可変するために使用される。
は任意の関数要素、１つの入力ＦINがＰＬＬ回路の入力
信号であって２つの信号の間の位相差を検出する位相検
出器２１を含む。位相検出器２は位相検出器２の２つの
入力の間の位相関係のアナログ電圧レベル表示を形成す
るための回路３，４，５によって生成される信号８，９
を供給する。このアナログ電圧は電圧又は電流制御発振
器６の出力周波数ＦOU T を可変するために使用される。
【０００４】この発振器６の出力ＦOUT は負帰還を形成
する位相検出器２の第２の入力信号ＦBKに直接に結合す
る。一方、周波数分周器７は入力信号ＦINの周波数の多
重かされた周波数を有する発振器の出力ＦOUT を得るた
めに発振器６の出力と位相検出器２の第２の入力との間
に挿入配置されている。この多重化は周波数分周器７の
分周率によって定められる。
する位相検出器２の第２の入力信号ＦBKに直接に結合す
る。一方、周波数分周器７は入力信号ＦINの周波数の多
重かされた周波数を有する発振器の出力ＦOUT を得るた
めに発振器６の出力と位相検出器２の第２の入力との間
に挿入配置されている。この多重化は周波数分周器７の
分周率によって定められる。
【０００５】そのような回路の機能性は次の通りであ
る。位相周波数検出器２は各々ＰＬＬ入力信号及びフィ
ードバック信号である第１及び第２の入力信号ＦIN，Ｆ
BKの位相を比較する。位相検出器２は各々第１の信号と
フィードバック信号との間の位相差を再度現れる、ディ
ジタルパルスの形式での出力信号を通常出力する。位相
検出器２は第１と第２の入力信号との間の位相差を再度
現れる、ディジタルパルスの形式での出力信号を通常出
力する。入力信号ＦINはフィードバック信号ＦBKを有す
る位相であるか、又は遅れて導き出す。もしＰＬＬ入力
信号ＦINがフィードバック信号ＦBKを導き出せば位相周
波数検出器２はＵＰ出力（ＦBKとＦINとの間の位相差を
減るように周波数で増やす必要である発振器を示すため
に）と称する出力パルスを送る。これらのパルスは差動
増幅器又はチャージポンプ器３のいずれか及び制御発振
器６の制御入力１０に供給されるＤＣ電圧を調整するた
めのＲＣフィルタ４，５のような低域通過フィルタによ
って集積される。この調整は出力信号ＦOUT の周波数を
増やす制御発振器６によって応答される。これは減少す
るために位相検出器に２つ信号の間の位相差を生じる。
位相検出器からのパルスの持続時間は減少し、比較器５
でのＤＣ電圧は一定なフィルタ時間（レジスタ４及び比
較器５の値によって固定される）による安定化に従い、
かつここでフィードバック信号ＦBKの周波数はＰＬＬ入
力信号ＦINの周波数を導く。２つの信号ＦIN，ＦBKの位
相が等しく、かつ周波数も等しいとき、パルスは位相検
出器２によって出力されず、ループはいわゆる「ロック
ドイン（locked in ）」と言われる状態となる。入力周
波数又は位相での任意の緩やかな変化は制御発振器の出
力によって従うことになる。そのような変化における許
容レンジは制御発振器及びフィルタの特徴によるもので
ある。ＰＬＬ入力信号ＦINがフィードバックＦBKに遅れ
るならば、位相検出器２は差動増幅器又はチャージポン
プ回路３及び出力信号ＦOUT の周波数を減らすためにフ
ィルタ４，５を介した制御発振器６を指示するために第
２の出力信号ＤＮにパルスを供給する。前述のように、
フィードバック周波数はロックが生じるまで入力周波数
及び位相を導く。
る。位相周波数検出器２は各々ＰＬＬ入力信号及びフィ
ードバック信号である第１及び第２の入力信号ＦIN，Ｆ
BKの位相を比較する。位相検出器２は各々第１の信号と
フィードバック信号との間の位相差を再度現れる、ディ
ジタルパルスの形式での出力信号を通常出力する。位相
検出器２は第１と第２の入力信号との間の位相差を再度
現れる、ディジタルパルスの形式での出力信号を通常出
力する。入力信号ＦINはフィードバック信号ＦBKを有す
る位相であるか、又は遅れて導き出す。もしＰＬＬ入力
信号ＦINがフィードバック信号ＦBKを導き出せば位相周
波数検出器２はＵＰ出力（ＦBKとＦINとの間の位相差を
減るように周波数で増やす必要である発振器を示すため
に）と称する出力パルスを送る。これらのパルスは差動
増幅器又はチャージポンプ器３のいずれか及び制御発振
器６の制御入力１０に供給されるＤＣ電圧を調整するた
めのＲＣフィルタ４，５のような低域通過フィルタによ
って集積される。この調整は出力信号ＦOUT の周波数を
増やす制御発振器６によって応答される。これは減少す
るために位相検出器に２つ信号の間の位相差を生じる。
位相検出器からのパルスの持続時間は減少し、比較器５
でのＤＣ電圧は一定なフィルタ時間（レジスタ４及び比
較器５の値によって固定される）による安定化に従い、
かつここでフィードバック信号ＦBKの周波数はＰＬＬ入
力信号ＦINの周波数を導く。２つの信号ＦIN，ＦBKの位
相が等しく、かつ周波数も等しいとき、パルスは位相検
出器２によって出力されず、ループはいわゆる「ロック
ドイン（locked in ）」と言われる状態となる。入力周
波数又は位相での任意の緩やかな変化は制御発振器の出
力によって従うことになる。そのような変化における許
容レンジは制御発振器及びフィルタの特徴によるもので
ある。ＰＬＬ入力信号ＦINがフィードバックＦBKに遅れ
るならば、位相検出器２は差動増幅器又はチャージポン
プ回路３及び出力信号ＦOUT の周波数を減らすためにフ
ィルタ４，５を介した制御発振器６を指示するために第
２の出力信号ＤＮにパルスを供給する。前述のように、
フィードバック周波数はロックが生じるまで入力周波数
及び位相を導く。
【０００６】フィードバックループでの分周器７を用い
ることによって、発振器の出力信号ＦOUT は位相ロック
されたＰＬＬ入力信号ＦINの周波数の多重化である。も
し、Ｎカウンタによる分周が使用されるならば、発振器
ＦOUT の出力は入力信号ＦINの周波数のＮ倍である。
ることによって、発振器の出力信号ＦOUT は位相ロック
されたＰＬＬ入力信号ＦINの周波数の多重化である。も
し、Ｎカウンタによる分周が使用されるならば、発振器
ＦOUT の出力は入力信号ＦINの周波数のＮ倍である。
【０００７】図２Ａに示される構成図はＲＳラッチを使
用される周知の位相検出器の１つの例である。ＲＳラッ
チは周知のものであり、次の機能を有する回路として使
用されるものである。ＲＳラッチはセット入力Ｓとリセ
ット入力Ｒという２つの入力を有する。もし、Ｓ入力が
論理レベルとしてハイであり、一方リセット入力が論理
レベルとしてローであるとき、共通的にＱとして知られ
るラッチの出力は論理ベルとしてハイになる。もしＳ入
力は論理レベルとしてローであって、Ｒ入力が論理レベ
ルとしてハイであるならば、出力Ｑは論理レベルとして
ローになる。もしＲ入力とＳ入力の両方が論理レベルと
してハイであるならば、入力の１つだけがハイとなると
き同時に出力Ｑは同じ状態で保持される。一般に、ＲＳ
ラッチは交差接続されたＮＡＮＤ又はＮＯＲゲートから
構成される。
用される周知の位相検出器の１つの例である。ＲＳラッ
チは周知のものであり、次の機能を有する回路として使
用されるものである。ＲＳラッチはセット入力Ｓとリセ
ット入力Ｒという２つの入力を有する。もし、Ｓ入力が
論理レベルとしてハイであり、一方リセット入力が論理
レベルとしてローであるとき、共通的にＱとして知られ
るラッチの出力は論理ベルとしてハイになる。もしＳ入
力は論理レベルとしてローであって、Ｒ入力が論理レベ
ルとしてハイであるならば、出力Ｑは論理レベルとして
ローになる。もしＲ入力とＳ入力の両方が論理レベルと
してハイであるならば、入力の１つだけがハイとなると
き同時に出力Ｑは同じ状態で保持される。一般に、ＲＳ
ラッチは交差接続されたＮＡＮＤ又はＮＯＲゲートから
構成される。
【０００８】図２Ａの回路に２つの入力信号、ＦIN，Ｆ
BKはそれぞれ２つのＮＡＮＤゲート１０，１１の第１の
入力に供給される。ゲート１０，１１の出力はそれぞれ
２つのＲＳラッチ１２，１３のリセット入力Ｒに接続さ
れ、かつそれぞれ２つの遅延線１４，１５に接続され
る。ゲート１０，１１の出力は４入力ＮＡＮＤゲート２
０の各１つの入力に接続される。４入力ＮＡＮＤゲート
の残りの２つの入力はＲＳラッチ１２，１３の１つの出
力ＱRSに接続される。４入力ＮＡＮＤゲートの出力は２
つのＲＳラッチ１２，１３のセット入力Ｓの両方に接続
される。この出力は２つの３入力ＮＡＮＤゲート１６，
１７の各々の１つの入力に接続され、３入力ＮＡＮＤゲ
ート１６，１７の各々で遅延線１４，１５の各々の１つ
の出力に接続された他の２つの入力の１つを有する。ゲ
ート１６，１７の残りの入力にはＲＳラッチ１２，１３
の出力が接続されている。２つの３入力ＮＡＮＤゲート
１６，１７は２入力ＮＡＮＤゲート１０，１１の第２の
入力に接続され、出力が位相検出器の出力信号ＵＰ，Ｄ
Ｎを供給するインバータ１８，１９に接続される。
BKはそれぞれ２つのＮＡＮＤゲート１０，１１の第１の
入力に供給される。ゲート１０，１１の出力はそれぞれ
２つのＲＳラッチ１２，１３のリセット入力Ｒに接続さ
れ、かつそれぞれ２つの遅延線１４，１５に接続され
る。ゲート１０，１１の出力は４入力ＮＡＮＤゲート２
０の各１つの入力に接続される。４入力ＮＡＮＤゲート
の残りの２つの入力はＲＳラッチ１２，１３の１つの出
力ＱRSに接続される。４入力ＮＡＮＤゲートの出力は２
つのＲＳラッチ１２，１３のセット入力Ｓの両方に接続
される。この出力は２つの３入力ＮＡＮＤゲート１６，
１７の各々の１つの入力に接続され、３入力ＮＡＮＤゲ
ート１６，１７の各々で遅延線１４，１５の各々の１つ
の出力に接続された他の２つの入力の１つを有する。ゲ
ート１６，１７の残りの入力にはＲＳラッチ１２，１３
の出力が接続されている。２つの３入力ＮＡＮＤゲート
１６，１７は２入力ＮＡＮＤゲート１０，１１の第２の
入力に接続され、出力が位相検出器の出力信号ＵＰ，Ｄ
Ｎを供給するインバータ１８，１９に接続される。
【０００９】図２Ｂ〜図２Ｇは図２Ａに示すＲＳラッチ
位相検出器の機能性を説明するために使用され得る。こ
れらの図において、太線の信号線はハイ論理状態を現れ
るために使用され、細線の信号線はロー論理状態を現
れ、点線の信号線は変換の点での論理状態を表してい
る。
位相検出器の機能性を説明するために使用され得る。こ
れらの図において、太線の信号線はハイ論理状態を現れ
るために使用され、細線の信号線はロー論理状態を現
れ、点線の信号線は変換の点での論理状態を表してい
る。
【００１０】図２Ｂは可変信号線の初期状態を示す。出
力信号ＵＰ，ＤＮは不活性状態でローである。なお、イ
ンバータ１８，１９への入力は通常ハイである。この状
態でＮＡＮＤゲート１０，１１は各々入力信号ＦIN，Ｆ
BKのインバータとして単に機能する。ＦIN信号上に現れ
る立ち下がり端では切り替わるゲート１０の出力を生じ
る。
力信号ＵＰ，ＤＮは不活性状態でローである。なお、イ
ンバータ１８，１９への入力は通常ハイである。この状
態でＮＡＮＤゲート１０，１１は各々入力信号ＦIN，Ｆ
BKのインバータとして単に機能する。ＦIN信号上に現れ
る立ち下がり端では切り替わるゲート１０の出力を生じ
る。
【００１１】図２Ｃにおいて、ＦIN信号上に現れる立ち
下がり端はハイへ出力ＵＰを切り替えるために遅延線に
よって伝搬される。ＲＳフリップフロップ１２へのＲ入
力はハイとなるが、出力ＱRSへの変換は起こされ、Ｓ入
力はまたハイである。同様に、ＮＡＮＤゲート２０への
入力はハイであるが、その出力はゲート１１からロー入
力によるハイに保持する。しかしながら、ゲート１６か
らゲート１０へのフィードバック信号はローへ変わる。
下がり端はハイへ出力ＵＰを切り替えるために遅延線に
よって伝搬される。ＲＳフリップフロップ１２へのＲ入
力はハイとなるが、出力ＱRSへの変換は起こされ、Ｓ入
力はまたハイである。同様に、ＮＡＮＤゲート２０への
入力はハイであるが、その出力はゲート１１からロー入
力によるハイに保持する。しかしながら、ゲート１６か
らゲート１０へのフィードバック信号はローへ変わる。
【００１２】図２Ｄを参照すると、立ち下がり端がＦBK
に達すると、結合されるフリップフロップ１３のＲ入力
はハイとなるが、出力ＱRSはＳ入力上に保持されるハイ
レベルによってハイに保持される。またＮＡＮＤゲート
２０への結合される入力はハイになる。このＮＡＮＤゲ
ートの出力はいま状態を変わるであろう。
に達すると、結合されるフリップフロップ１３のＲ入力
はハイとなるが、出力ＱRSはＳ入力上に保持されるハイ
レベルによってハイに保持される。またＮＡＮＤゲート
２０への結合される入力はハイになる。このＮＡＮＤゲ
ートの出力はいま状態を変わるであろう。
【００１３】この作用が図２Ｅに示され、ゲート２０の
ロー出力がローになるようにフリップフロップ１２，１
３の両方のＳ入力で生じ、それでそれらの出力ＱRSは各
Ｒ入力上のハイによってローに強制的になる。これらは
ゲート１６，１７に接続される。出力ＵＰとゲート１０
へのフィードバック信号がハイ状態に切り替わるのでゲ
ート１６では状態が変わる。遅延線１５は大変設計され
るので、ゲート２０の出力の状態で変化はゲート１１の
出力での変換として同じ時間でのゲート１７に達する。
この方法で、少なくとも１つの出力はいつもローレベル
であり、変化が出力ＤＮに現れない。
ロー出力がローになるようにフリップフロップ１２，１
３の両方のＳ入力で生じ、それでそれらの出力ＱRSは各
Ｒ入力上のハイによってローに強制的になる。これらは
ゲート１６，１７に接続される。出力ＵＰとゲート１０
へのフィードバック信号がハイ状態に切り替わるのでゲ
ート１６では状態が変わる。遅延線１５は大変設計され
るので、ゲート２０の出力の状態で変化はゲート１１の
出力での変換として同じ時間でのゲート１７に達する。
この方法で、少なくとも１つの出力はいつもローレベル
であり、変化が出力ＤＮに現れない。
【００１４】図２Ｆにおいて、ロー出力ＱRSは状態を変
えるためにゲート２０を生じ、各ゲート１６，１７に１
つの入力と同様に、ハイ状態でフリップフロップ１２，
１３のＳ入力を置き換える。
えるためにゲート２０を生じ、各ゲート１６，１７に１
つの入力と同様に、ハイ状態でフリップフロップ１２，
１３のＳ入力を置き換える。
【００１５】図２Ｇにおいて、立ち上がり端がＦINに達
するとフリップフロップ１２のＲ入力はハイになるよう
に出力ＱRSを生じるようにローとなる。ＲＳラッチの伝
搬遅延と同じ遅延時間を有するために設計された遅延線
１４は状態を防止し、ゲート１６の３つの入力のすべて
が変化する間にハイであり、ＱRSからのハイレベルが遅
延線１４からローとして同じ時間でゲート１６に達し、
切り換えは出力ＵＰで生じない。小さな「寄生」パルス
はこの伝送中にゲート１６の出力に供給される。そのよ
うな寄生パルスは大変短い期間であり、チャージポンプ
回路又は差動増幅器によって有効的に濾波出力される。
これらの回路は活性化される最小な切り替え時間を必要
とし、当該時間は寄生パルスの幅より長い。更に低域通
過フィルタは寄生パルスの影響が制御発振器に達するよ
うに保証する。同様に、立ち上がり端はＦBK入力で生じ
る時に出力で変化がＤＮ信号で生じる。これは図２Ｂに
示す状態に回路を切り替える。それで、もしＦIN入力信
号の位相がＦBK入力信号より進相するならば、パルスが
２つの信号の間の位相差での幅に等しいＵＰ出力を生じ
る。パルスはＤＮ出力信号を生じない。対称性からパル
スはＤＮ信号で生じ、ＵＰ出力信号がローに保持される
とともにＦBK入力信号の位相はＦIN入力信号を進相す
る。
するとフリップフロップ１２のＲ入力はハイになるよう
に出力ＱRSを生じるようにローとなる。ＲＳラッチの伝
搬遅延と同じ遅延時間を有するために設計された遅延線
１４は状態を防止し、ゲート１６の３つの入力のすべて
が変化する間にハイであり、ＱRSからのハイレベルが遅
延線１４からローとして同じ時間でゲート１６に達し、
切り換えは出力ＵＰで生じない。小さな「寄生」パルス
はこの伝送中にゲート１６の出力に供給される。そのよ
うな寄生パルスは大変短い期間であり、チャージポンプ
回路又は差動増幅器によって有効的に濾波出力される。
これらの回路は活性化される最小な切り替え時間を必要
とし、当該時間は寄生パルスの幅より長い。更に低域通
過フィルタは寄生パルスの影響が制御発振器に達するよ
うに保証する。同様に、立ち上がり端はＦBK入力で生じ
る時に出力で変化がＤＮ信号で生じる。これは図２Ｂに
示す状態に回路を切り替える。それで、もしＦIN入力信
号の位相がＦBK入力信号より進相するならば、パルスが
２つの信号の間の位相差での幅に等しいＵＰ出力を生じ
る。パルスはＤＮ出力信号を生じない。対称性からパル
スはＤＮ信号で生じ、ＵＰ出力信号がローに保持される
とともにＦBK入力信号の位相はＦIN入力信号を進相す
る。
【００１６】この構成は１個の４入力ＮＡＮＤゲートと
２個の３入力ＮＡＮＤゲートを使用してなされる。ＣＭ
ＯＳ形を用いて構成すると、特に５Ｖ又は３．３Ｖのよ
うなそれぞれ低供給電圧を持って使用される入力の数の
多いそのようなゲートは動作上大変遅い。
２個の３入力ＮＡＮＤゲートを使用してなされる。ＣＭ
ＯＳ形を用いて構成すると、特に５Ｖ又は３．３Ｖのよ
うなそれぞれ低供給電圧を持って使用される入力の数の
多いそのようなゲートは動作上大変遅い。
【００１７】多くのＣＭＯＳ形回路で、動作速度は使用
されるトランジスタの電流処理能力によって制限され
る。そのような回路で、速度は適切なトランジスタのチ
ャネル幅を増やすことによって速くすることが可能であ
る。しかしながら、図２Ａの回路は閾値電圧及び使用さ
れるトランジスタの結合容量によって動作速度に限定さ
れる。図２Ａの回路の動作速度がトランジスタの大きさ
を大きくすることによっていくつかの大きさに速くする
が、可能な速度可能な限界は結合容量によって達し、か
つトランジスタの大きさを大きくする。
されるトランジスタの電流処理能力によって制限され
る。そのような回路で、速度は適切なトランジスタのチ
ャネル幅を増やすことによって速くすることが可能であ
る。しかしながら、図２Ａの回路は閾値電圧及び使用さ
れるトランジスタの結合容量によって動作速度に限定さ
れる。図２Ａの回路の動作速度がトランジスタの大きさ
を大きくすることによっていくつかの大きさに速くする
が、可能な速度可能な限界は結合容量によって達し、か
つトランジスタの大きさを大きくする。
【００１８】集積回路での各トランジスタは結合される
数容量を有する。明らかに、要求されるゲート電圧の提
案によって充電及び放電されるゲート容量がある。ま
た、いくつかの寄生容量を有する。例えば、これらはソ
ース、ドレイン及び付与のトランジスタのソース、ドレ
イン及びチャネル層とシリコンとの間の接合で接合及び
空乏層がある。スイッチング動作中、これらの容量はス
イッチング動作を減速する充電又は放電されなければな
らない。いくつかのトランジスタが直列に配置されると
き、４入力ＮＡＮＤゲートの場合で、オン時間で切り替
えられる必要があるときにいくつかの容量は同時に充電
される必要があり、これは回路の切替を大変遅くする。
数容量を有する。明らかに、要求されるゲート電圧の提
案によって充電及び放電されるゲート容量がある。ま
た、いくつかの寄生容量を有する。例えば、これらはソ
ース、ドレイン及び付与のトランジスタのソース、ドレ
イン及びチャネル層とシリコンとの間の接合で接合及び
空乏層がある。スイッチング動作中、これらの容量はス
イッチング動作を減速する充電又は放電されなければな
らない。いくつかのトランジスタが直列に配置されると
き、４入力ＮＡＮＤゲートの場合で、オン時間で切り替
えられる必要があるときにいくつかの容量は同時に充電
される必要があり、これは回路の切替を大変遅くする。
【００１９】図２Ａの位相検出器をベースにしてのＲＳ
ラッチの場合で、４入力ＮＡＮＤゲートは接地電圧と供
給電圧に接続される４つのＰチャネルトランジスタの並
列配置との間に接続される４つの直列接続されたＮチャ
ネルトランジスタから構成される。各Ｐチャネルトラン
ジスタのゲートが異なるＮチャネルトランジスタのゲー
トに接続され、これらの結合の各々はＮＡＮＤゲートの
入力であり、出力はＰチャネルトランジスタ及び当該ト
ランジスタに結合されたＮチャンルトランジスタの間の
ノードから得られる。
ラッチの場合で、４入力ＮＡＮＤゲートは接地電圧と供
給電圧に接続される４つのＰチャネルトランジスタの並
列配置との間に接続される４つの直列接続されたＮチャ
ネルトランジスタから構成される。各Ｐチャネルトラン
ジスタのゲートが異なるＮチャネルトランジスタのゲー
トに接続され、これらの結合の各々はＮＡＮＤゲートの
入力であり、出力はＰチャネルトランジスタ及び当該ト
ランジスタに結合されたＮチャンルトランジスタの間の
ノードから得られる。
【００２０】各トランジスタに結合される容量は直列接
続されたトランジスタの間の各ノードでの容量として考
慮される。さらに、ゲートの出力に接続された回路によ
る容量はゲートの出力に接続される更なる容量として考
慮される。ゲートにすべての４つの入力がハイとなると
き、トランジスタに結合されるすべての容量は接地電位
に放電されなければならない。入力の前の状態によっ
て、いくつか又はすべての結合される容共は供給電位に
充電され得る。これらは４つのハイレベルの入力とロー
レベルの出力の到達の間に遅延をもたらす。
続されたトランジスタの間の各ノードでの容量として考
慮される。さらに、ゲートの出力に接続された回路によ
る容量はゲートの出力に接続される更なる容量として考
慮される。ゲートにすべての４つの入力がハイとなると
き、トランジスタに結合されるすべての容量は接地電位
に放電されなければならない。入力の前の状態によっ
て、いくつか又はすべての結合される容共は供給電位に
充電され得る。これらは４つのハイレベルの入力とロー
レベルの出力の到達の間に遅延をもたらす。
【００２１】遅延線１４，１５は初期信号の補正時間を
保証するための回路によってもたらされる。これらの遅
延線は高い周波数での使用を妨げ、かつ通常の処理変化
によって生じる事実上の遅延時間で変化を大きくするこ
とを仮定とする。この理由においてこれらの動作は予想
できない。そのような遅延線及び多重入力ゲートには構
成状態で特に問題点があり、注意が使用される装置の処
理変動や温度付属を考慮した回路の多種の部分で遅延時
間をマッチするようにしなければならない。例えば、４
入力ＮＡＮＤゲートは温度又は処理変動に関係なく、遅
延時間の伝搬より小さい伝搬遅延を常に有している。
保証するための回路によってもたらされる。これらの遅
延線は高い周波数での使用を妨げ、かつ通常の処理変化
によって生じる事実上の遅延時間で変化を大きくするこ
とを仮定とする。この理由においてこれらの動作は予想
できない。そのような遅延線及び多重入力ゲートには構
成状態で特に問題点があり、注意が使用される装置の処
理変動や温度付属を考慮した回路の多種の部分で遅延時
間をマッチするようにしなければならない。例えば、４
入力ＮＡＮＤゲートは温度又は処理変動に関係なく、遅
延時間の伝搬より小さい伝搬遅延を常に有している。
【００２２】なお、検出器をベースとするＲＳラッチは
５Ｖより小さい供給電圧で使用を適切でなく、寄生コン
デンサの充電及び放電が低供給電圧で大変長く、これら
のトランジスタがオンのとき導通でないのでトランジス
タのゲート−ソース間の電圧は低い。
５Ｖより小さい供給電圧で使用を適切でなく、寄生コン
デンサの充電及び放電が低供給電圧で大変長く、これら
のトランジスタがオンのとき導通でないのでトランジス
タのゲート−ソース間の電圧は低い。
【００２３】集積回路の技術の技術範囲で電流消費改良
として、３．３Ｖ又はそれより低い供給電圧を使用する
電流方向である。これは直列に４つのトランジスタに供
給する電圧を大変低く、遅い動作を導き、結合する容量
の遅い充電及び放電を導く。
として、３．３Ｖ又はそれより低い供給電圧を使用する
電流方向である。これは直列に４つのトランジスタに供
給する電圧を大変低く、遅い動作を導き、結合する容量
の遅い充電及び放電を導く。
【００２４】図３はＤ形ラッチを使用した周知の位相検
出器の第２のタイプを示す。立ち下がり端がクロック入
力ＣＰ上に達するときＤ形ラッチは出力ＱD へ入力Ｄで
論理レベル及び出力
出器の第２のタイプを示す。立ち下がり端がクロック入
力ＣＰ上に達するときＤ形ラッチは出力ＱD へ入力Ｄで
論理レベル及び出力
【００２５】
【外２】
【００２６】の反転を伝送する。図において、２つの各
Ｄ形ラッチ２２，２３は高い供給電圧ＶCC２１に接続さ
れる入力端子Ｄを有し、かつここで論理レベルでハイで
持続される。位相検出器への２つの入力信号ＦIN，ＦBK
は２つのＤ形ラッチ２２，２３のクロック入力ＣＰに接
続される。２つのＤ形ラッチ２２，２３の出力ＱD の各
々は位相検出器の出力ＵＰ，ＤＮから構成される。各入
力信号ＦIN，ＦBKの立ち下がり端が達すると各Ｄ形ラッ
チ２２，２３の入力で論理的にハイは各々ラッチ出力Ｑ
D に伝送される。進相信号は第１の論理的にハイになる
ように対応する出力で生じる。位相差期間の端は第２の
論理的にハイによって表される。これはＮＯＲゲート２
４へ供給される２つの低い入力（各ラッチからの
Ｄ形ラッチ２２，２３は高い供給電圧ＶCC２１に接続さ
れる入力端子Ｄを有し、かつここで論理レベルでハイで
持続される。位相検出器への２つの入力信号ＦIN，ＦBK
は２つのＤ形ラッチ２２，２３のクロック入力ＣＰに接
続される。２つのＤ形ラッチ２２，２３の出力ＱD の各
々は位相検出器の出力ＵＰ，ＤＮから構成される。各入
力信号ＦIN，ＦBKの立ち下がり端が達すると各Ｄ形ラッ
チ２２，２３の入力で論理的にハイは各々ラッチ出力Ｑ
D に伝送される。進相信号は第１の論理的にハイになる
ように対応する出力で生じる。位相差期間の端は第２の
論理的にハイによって表される。これはＮＯＲゲート２
４へ供給される２つの低い入力（各ラッチからの
【００２７】
【外３】
【００２８】）を生じ、活性化の論理的にローな信号は
２つのラッチをクリアし、不活性（ロー）の状態へＵＰ
とＤＮ出力の両方を帰還するために、Ｄ形ラッチの両方
のクリア用の入力ＣＬＲとなる結果となる。インバータ
２５の使用がリセットする前に定常状態に達するために
Ｄ形ラッチに対して十分な遅延を保証し、ラッチ２２，
２３の確実なクリアするを保証するために十分な持続時
間のＣＬＲにクリア信号を保証する。
２つのラッチをクリアし、不活性（ロー）の状態へＵＰ
とＤＮ出力の両方を帰還するために、Ｄ形ラッチの両方
のクリア用の入力ＣＬＲとなる結果となる。インバータ
２５の使用がリセットする前に定常状態に達するために
Ｄ形ラッチに対して十分な遅延を保証し、ラッチ２２，
２３の確実なクリアするを保証するために十分な持続時
間のＣＬＲにクリア信号を保証する。
【００２９】この回路を有すると、パルスは出力ＵＰ，
ＤＮに現れ、１つは位相エラー（もしそのようなパルス
はＤＮ出力上に現れると位相はＦBK信号によって導き、
もしそのようなパルスがＵＰ出力上に現れると位相はＦ
BK信号によって遅れる）、リセット遅延を加え、Ｄ形ラ
ッチ２２，２３の入力ＣＬＲ上にリセットパルスを供給
するためにインバータ２５とＮＯＲゲート２４に対し
て、かつリセット信号を供給されるように対応するため
にラッチに対しての時間であり、２つの出力の他は幅狭
いパルス、前述したリセット遅延に等しい持続時間を供
給する。
ＤＮに現れ、１つは位相エラー（もしそのようなパルス
はＤＮ出力上に現れると位相はＦBK信号によって導き、
もしそのようなパルスがＵＰ出力上に現れると位相はＦ
BK信号によって遅れる）、リセット遅延を加え、Ｄ形ラ
ッチ２２，２３の入力ＣＬＲ上にリセットパルスを供給
するためにインバータ２５とＮＯＲゲート２４に対し
て、かつリセット信号を供給されるように対応するため
にラッチに対しての時間であり、２つの出力の他は幅狭
いパルス、前述したリセット遅延に等しい持続時間を供
給する。
【００３０】図４は実際マスタ−従属のフリップフロッ
プであるＤ形ラッチの従来例を示す。この例において、
ＲＳフリップフロップは使用される。２つのクロックＲ
Ｓフリップフロップ２７，２８はＤ形ラッチを形成する
ために縦続接続されている。クロック入力ＣＰはＲＳフ
リップフロップ２７のクロック入力に接続され、更にイ
ンバータの入力に接続される。このインバータの出力は
ＲＳフリップフロップ２８のクロック入力に接続され
る。入力ＤはＲＳフリップフロップ２７のＳ入力に接続
され、出力がＲＳフリップフロップ２７のＲ入力に接続
される第２のインバータの入力に接続される。ＲＳフリ
ップフロップ２７の出力は、出力ＱS ，
プであるＤ形ラッチの従来例を示す。この例において、
ＲＳフリップフロップは使用される。２つのクロックＲ
Ｓフリップフロップ２７，２８はＤ形ラッチを形成する
ために縦続接続されている。クロック入力ＣＰはＲＳフ
リップフロップ２７のクロック入力に接続され、更にイ
ンバータの入力に接続される。このインバータの出力は
ＲＳフリップフロップ２８のクロック入力に接続され
る。入力ＤはＲＳフリップフロップ２７のＳ入力に接続
され、出力がＲＳフリップフロップ２７のＲ入力に接続
される第２のインバータの入力に接続される。ＲＳフリ
ップフロップ２７の出力は、出力ＱS ，
【００３１】
【外４】
【００３２】が各々Ｄ形ラッチの非反転及び反転の出力
であるＲＳフリップフロップ２８の入力Ｓ，Ｒを各々接
続される。
であるＲＳフリップフロップ２８の入力Ｓ，Ｒを各々接
続される。
【００３３】フリップフロップ２７はマスタのフリップ
フロップ（又はＲＳラッチ）を表し、フリップフロップ
２８は従属のフリップフロップを表す。従属のフリップ
フロップのクロックはマスタのフリップフロップのクロ
ックに関して反転される。入力Ｄ上に現すデータはクロ
ック信号のサイクルのハイレベルでマスタフリップフロ
ップの出力に伝送され、ローレベル上に従属フリップフ
ロップによって出力ＱS 及び
フロップ（又はＲＳラッチ）を表し、フリップフロップ
２８は従属のフリップフロップを表す。従属のフリップ
フロップのクロックはマスタのフリップフロップのクロ
ックに関して反転される。入力Ｄ上に現すデータはクロ
ック信号のサイクルのハイレベルでマスタフリップフロ
ップの出力に伝送され、ローレベル上に従属フリップフ
ロップによって出力ＱS 及び
【００３４】
【外５】
【００３５】に伝送される。
【００３６】ここで、２つのクロック信号はそのような
Ｄ形ラッチを介してデータを伝送するように要求され
る。
Ｄ形ラッチを介してデータを伝送するように要求され
る。
【００３７】Ｄ形ラッチのマスタ及び従属フリップフロ
ップの各々はデータの伝搬において最小時間を要求す
る。Ｄ形ラッチ回路は入力信号ＦIN，ＦBKのハイ及びロ
ー状態の両方の最小期間を要求するので、各フリップフ
ロップはクロック入力ＣＰに供給される波形の異なる論
理状態によって活性化される。入力サイクルの各部分が
この最小に等しい期間を有するとき高い周波数の制限が
達する。それで、５０％負荷サイクルが大変高い可能な
周波数動作を得るために要求される。任意の他の負荷サ
イクル率において、ハイ及びローの大変短い部分が前述
の最小期間に等しくするために必要であり、より低い周
波数動作は達成する。
ップの各々はデータの伝搬において最小時間を要求す
る。Ｄ形ラッチ回路は入力信号ＦIN，ＦBKのハイ及びロ
ー状態の両方の最小期間を要求するので、各フリップフ
ロップはクロック入力ＣＰに供給される波形の異なる論
理状態によって活性化される。入力サイクルの各部分が
この最小に等しい期間を有するとき高い周波数の制限が
達する。それで、５０％負荷サイクルが大変高い可能な
周波数動作を得るために要求される。任意の他の負荷サ
イクル率において、ハイ及びローの大変短い部分が前述
の最小期間に等しくするために必要であり、より低い周
波数動作は達成する。
【００３８】そのようなＤ形ラッチ位相検出器は２つの
クロックエッジを使用する必要による遅い応答時間を有
する。次のサイクルが始まるので位相エラー信号は検出
器の出力を消費する。また、Ｄ形ラッチの具体例は約３
２ぐらいの要求されるトランジスタの多さによって大電
力を消費する。１５０〜２００ＭＨｚで動作するＤ形位
相検出器を最適化するために、各Ｄ形ラッチでの遅延時
間に調整は高価なトランジスタのレベル調整の多さをも
たらすように作られることを必要とされる。Ｄ形ラッチ
位相検出器は３．３Ｖで使用可能な直列での最大３つの
トランジスタを有するが、それらの周波数応答が大変減
少され、全てのトランジスタは任意の得なる提供として
各々最適化されるように必要とされる。
クロックエッジを使用する必要による遅い応答時間を有
する。次のサイクルが始まるので位相エラー信号は検出
器の出力を消費する。また、Ｄ形ラッチの具体例は約３
２ぐらいの要求されるトランジスタの多さによって大電
力を消費する。１５０〜２００ＭＨｚで動作するＤ形位
相検出器を最適化するために、各Ｄ形ラッチでの遅延時
間に調整は高価なトランジスタのレベル調整の多さをも
たらすように作られることを必要とされる。Ｄ形ラッチ
位相検出器は３．３Ｖで使用可能な直列での最大３つの
トランジスタを有するが、それらの周波数応答が大変減
少され、全てのトランジスタは任意の得なる提供として
各々最適化されるように必要とされる。
【００３９】
【発明が解決しようとする課題】全ての位相検出器は大
きさに比例する出力信号を、又はこれらの２つの入力信
号の間に位相差に負荷サイクルを供給するように思われ
る。しかしながら、適切な構成にもかかわらず、０位相
エラー位置の周辺の無通電ゾーンが常に存在する。大変
小さい位相エラーは検出され、かつ位相検出器の出力で
の充電がこの無通電ゾーン内に位相での変動として生じ
ない。そのような変動は制御できず、かつＰＬＬの出力
周波数でのジッタに導き得る。
きさに比例する出力信号を、又はこれらの２つの入力信
号の間に位相差に負荷サイクルを供給するように思われ
る。しかしながら、適切な構成にもかかわらず、０位相
エラー位置の周辺の無通電ゾーンが常に存在する。大変
小さい位相エラーは検出され、かつ位相検出器の出力で
の充電がこの無通電ゾーン内に位相での変動として生じ
ない。そのような変動は制御できず、かつＰＬＬの出力
周波数でのジッタに導き得る。
【００４０】図５は位相検出器の無通電ゾーンの概念を
示す図である。これは位相検出回路において重要なパラ
メータであり、かつ任意の出力を供給する位相検出器な
しで存在する２つの入力信号の間の最大位相エラーが現
れる。φ軸は２つの入力信号の位相差を表し、δＶC 軸
は制御発振器に制御電圧で変換した結果を示す。無通電
ゾーン３０は出力が位相検出器によって供給される領域
であり、かつ制御がこのレンジ内で制御発振器に及ぼさ
れる。これはジッタを生じる。より好ましい位相ロック
ループで、ピコセコンドのインターバルに同等な無通電
ゾーンは達成される。３１，３２での特性の傾きは入力
信号の位相エラーに対して発振器に供給される制御電圧
の割合を表す。この割合は入力位相又は周波数で変換に
位相ロックループの応答の速度に影響するパラメータで
ある。周知の位相検出器で、フリップフロップで使用さ
れる交差結合されるゲートは交差結合されるゲートによ
って生じる遅延による制御するために無通電ゾーンを作
成する。しかしながら、一方の出力が事実上に他方の入
力に直列であるので並列で交差結合されたゲートの組は
安定状態に達する前に２つの信号ゲートの伝搬遅延を要
求する。
示す図である。これは位相検出回路において重要なパラ
メータであり、かつ任意の出力を供給する位相検出器な
しで存在する２つの入力信号の間の最大位相エラーが現
れる。φ軸は２つの入力信号の位相差を表し、δＶC 軸
は制御発振器に制御電圧で変換した結果を示す。無通電
ゾーン３０は出力が位相検出器によって供給される領域
であり、かつ制御がこのレンジ内で制御発振器に及ぼさ
れる。これはジッタを生じる。より好ましい位相ロック
ループで、ピコセコンドのインターバルに同等な無通電
ゾーンは達成される。３１，３２での特性の傾きは入力
信号の位相エラーに対して発振器に供給される制御電圧
の割合を表す。この割合は入力位相又は周波数で変換に
位相ロックループの応答の速度に影響するパラメータで
ある。周知の位相検出器で、フリップフロップで使用さ
れる交差結合されるゲートは交差結合されるゲートによ
って生じる遅延による制御するために無通電ゾーンを作
成する。しかしながら、一方の出力が事実上に他方の入
力に直列であるので並列で交差結合されたゲートの組は
安定状態に達する前に２つの信号ゲートの伝搬遅延を要
求する。
【００４１】同じ基準クロックを使用する回路を減らす
無通電ゾーンはより正確に同期され得る。
無通電ゾーンはより正確に同期され得る。
【００４２】本発明の目的は低い供給電圧で改良動作す
る位相検出器を提供することである。
る位相検出器を提供することである。
【００４３】本発明の他の目的は直接に電力消費及び半
導体表面面積が減る簡単な構成の位相検出器を提供する
ことである。
導体表面面積が減る簡単な構成の位相検出器を提供する
ことである。
【００４４】本発明の更なる他の目的は減少された無通
電ゾーンの位相検出器を提供することである。
電ゾーンの位相検出器を提供することである。
【００４５】
【課題を解決するための手段及び作用】これらの目的は
一方の入力信号を他方の信号の位相遅れ又は進相の程度
に対しての２つの入力信号の間の位相差又は周波数差を
検出し、かつディジタル出力信号を供給する回路によっ
て達成される。この回路は各入力信号の立ち上がり及び
立ち下がり変化の１つでの入力信号の期間と比較される
短い期間の出力パルスを供給し、入力信号の各々に１つ
に接続される第１の補助回路を含む。２つのリセット可
能パルス検出回路は短い期間パルスがパルス入力上の補
助回路の各１つから受信されるとき第２の安定状態に変
わり、活性化信号がリセット入力上に受信されるとき第
１の安定状態にセットする出力を各々有する。リセット
可能パルス検出回路の出力の両方が第２の安定状態であ
るとき活性化リセット信号が第１の安定状態に出力の両
方へ切り換えるためにリセット可能パルス検出回路に供
給される。リセット可能パルス検出回路の出力が回路の
出力である。
一方の入力信号を他方の信号の位相遅れ又は進相の程度
に対しての２つの入力信号の間の位相差又は周波数差を
検出し、かつディジタル出力信号を供給する回路によっ
て達成される。この回路は各入力信号の立ち上がり及び
立ち下がり変化の１つでの入力信号の期間と比較される
短い期間の出力パルスを供給し、入力信号の各々に１つ
に接続される第１の補助回路を含む。２つのリセット可
能パルス検出回路は短い期間パルスがパルス入力上の補
助回路の各１つから受信されるとき第２の安定状態に変
わり、活性化信号がリセット入力上に受信されるとき第
１の安定状態にセットする出力を各々有する。リセット
可能パルス検出回路の出力の両方が第２の安定状態であ
るとき活性化リセット信号が第１の安定状態に出力の両
方へ切り換えるためにリセット可能パルス検出回路に供
給される。リセット可能パルス検出回路の出力が回路の
出力である。
【００４６】本発明の実施例として、リセット可能パル
ス検出回路が、第１の供給電圧と第２の供給電圧の間に
直列に有効的に各々接続され、第１及び第３のトランジ
スタの制御端子がリセット入力及びパルス入力を形成す
る第２のトランジスタの制御端子に接続される第１、第
１及び第２のチャネルタイプの第１、第２及び第３のト
ランジスタを含む。反転ラッチが第２と第３のトランジ
スタの間のノードの状態を保持し、かつリセット可能パ
ルス検出回路の出力でのこの状態の反転を保持する。
ス検出回路が、第１の供給電圧と第２の供給電圧の間に
直列に有効的に各々接続され、第１及び第３のトランジ
スタの制御端子がリセット入力及びパルス入力を形成す
る第２のトランジスタの制御端子に接続される第１、第
１及び第２のチャネルタイプの第１、第２及び第３のト
ランジスタを含む。反転ラッチが第２と第３のトランジ
スタの間のノードの状態を保持し、かつリセット可能パ
ルス検出回路の出力でのこの状態の反転を保持する。
【００４７】本発明の他の実施例として、補助回路がＮ
ＡＮＤゲートの各々の２つの入力の間に直列に接続され
た偶数個のインバータを有する１つのＮＡＮＤゲートを
含み、各補助回路への入力がインバータの各直列配列の
入力にかつ各ＮＡＮＤゲートの入力の１つに供給され
る。
ＡＮＤゲートの各々の２つの入力の間に直列に接続され
た偶数個のインバータを有する１つのＮＡＮＤゲートを
含み、各補助回路への入力がインバータの各直列配列の
入力にかつ各ＮＡＮＤゲートの入力の１つに供給され
る。
【００４８】本発明の他の実施例として、回路が２つの
出力の１つのみが任意の１つの時間で活性化であること
を保証するために供給される。回路が、回路の出力の各
々の１つの第１の入力上に受信するために接続され、回
路の出力の他方の反転を第２の入力上に受信するために
接続される第１及び第２のＮＯＲゲートを含む。
出力の１つのみが任意の１つの時間で活性化であること
を保証するために供給される。回路が、回路の出力の各
々の１つの第１の入力上に受信するために接続され、回
路の出力の他方の反転を第２の入力上に受信するために
接続される第１及び第２のＮＯＲゲートを含む。
【００４９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本発明は前述のＤ形ラッチ位相検出器として同じ
機能を有する位相検出器を提供するが、伝搬における２
つのクロックエッジを使用する必要によって生じる周波
数応答制限を導くことなく、負荷サイクル上の周波数応
答の依存を防止し、少ない電力を使用し、Ｄ形ラッチ回
路を覆うシリコン面積で３０％の減少を提供する大変簡
単な回路を使用する。入力位相での変化に対する高速な
応答時間は１つのサイクル応答時間によって仮定されて
無通電ゾーンが減少する。
する。本発明は前述のＤ形ラッチ位相検出器として同じ
機能を有する位相検出器を提供するが、伝搬における２
つのクロックエッジを使用する必要によって生じる周波
数応答制限を導くことなく、負荷サイクル上の周波数応
答の依存を防止し、少ない電力を使用し、Ｄ形ラッチ回
路を覆うシリコン面積で３０％の減少を提供する大変簡
単な回路を使用する。入力位相での変化に対する高速な
応答時間は１つのサイクル応答時間によって仮定されて
無通電ゾーンが減少する。
【００５０】本発明に係る図６において、入力信号
ＦIN，ＦBKは１つのＮＡＮＤゲート４２，４３で各々構
成される各エッジ検出器３４，３６の１つに接続され、
奇数個のインバータ４１は各ＮＡＮＤゲートの入力の間
に直列に接続される。各入力信号ＦIN，ＦBKはインバー
タ４１の各直列配列の入力に供給され、また各ＮＡＮＤ
ゲートの入力に直接的に供給される。エッジ検出器は直
列に配列されたインバータ４１によって伝えられる遅延
によって各入力信号ＦIN又はＦBKの各立ち上がり端上に
各々ゲート４２，４３の出力上のローパルスを活性化す
る短さを供給するために役立つ。各そのようなエッジ検
出器の出力は位相検出器ＵＰ，ＤＮの出力を形成するこ
れらの検出器の出力ＱRPD がリセット可能パルス検出器
４４，４５の入力ＥＤＧに接続される。
ＦIN，ＦBKは１つのＮＡＮＤゲート４２，４３で各々構
成される各エッジ検出器３４，３６の１つに接続され、
奇数個のインバータ４１は各ＮＡＮＤゲートの入力の間
に直列に接続される。各入力信号ＦIN，ＦBKはインバー
タ４１の各直列配列の入力に供給され、また各ＮＡＮＤ
ゲートの入力に直接的に供給される。エッジ検出器は直
列に配列されたインバータ４１によって伝えられる遅延
によって各入力信号ＦIN又はＦBKの各立ち上がり端上に
各々ゲート４２，４３の出力上のローパルスを活性化す
る短さを供給するために役立つ。各そのようなエッジ検
出器の出力は位相検出器ＵＰ，ＤＮの出力を形成するこ
れらの検出器の出力ＱRPD がリセット可能パルス検出器
４４，４５の入力ＥＤＧに接続される。
【００５１】これらのリセット可能パルス検出器の補助
回路は活性化ハイ‘リセット’パルスはＲＳＴ入力に供
給され、出力ＱRPD が第１の安定状態に達するとき、１
つの安定状態に強制的になように作用する。補助回路は
第２の安定状態に達するために出力ＱRPD に生じる入力
ＥＤＧに前述のような活性化ローパルスの供給に状態を
切り替える。
回路は活性化ハイ‘リセット’パルスはＲＳＴ入力に供
給され、出力ＱRPD が第１の安定状態に達するとき、１
つの安定状態に強制的になように作用する。補助回路は
第２の安定状態に達するために出力ＱRPD に生じる入力
ＥＤＧに前述のような活性化ローパルスの供給に状態を
切り替える。
【００５２】出力ＱRPD は２つの出力ＵＰ，ＤＮがリセ
ットする前に安定状態に達するためにリセット可能パル
ス検出器４４，４５の出力においてリセットパルスの伝
搬遅延を保証するために役立つ２つのインバータ４７を
介してリセット可能なパルス検出回路４４，４５のＲＳ
Ｔ入力に対してローであるとき活性化ハイリセットパル
スを供給する２つの入力ＮＯＲゲート４６の入力に接続
される。これは確実なリセット動作に対して重要であ
り、かつ後述するような位相検出器の無通電ゾーンを改
善する。
ットする前に安定状態に達するためにリセット可能パル
ス検出器４４，４５の出力においてリセットパルスの伝
搬遅延を保証するために役立つ２つのインバータ４７を
介してリセット可能なパルス検出回路４４，４５のＲＳ
Ｔ入力に対してローであるとき活性化ハイリセットパル
スを供給する２つの入力ＮＯＲゲート４６の入力に接続
される。これは確実なリセット動作に対して重要であ
り、かつ後述するような位相検出器の無通電ゾーンを改
善する。
【００５３】位相検出器としての使用されるとき図６の
回路内での信号を示す図７Ａのタイムチャートに基づい
て、立ち上がりエッジする第１が時間ｔ1 での回路の第
１の入力信号ＦIN上に現れる。活性化ローパルスが時間
ｔ1 でのＦINの立ち上がりエッジに及び時間ｔ2 での遅
延された反転
回路内での信号を示す図７Ａのタイムチャートに基づい
て、立ち上がりエッジする第１が時間ｔ1 での回路の第
１の入力信号ＦIN上に現れる。活性化ローパルスが時間
ｔ1 でのＦINの立ち上がりエッジに及び時間ｔ2 での遅
延された反転
【００５４】
【外６】
【００５５】で供給されるＮＡＮＤゲート４２による時
間ｔ1 と時間ｔ2 の間のリセット可能パルス検出器４４
の入力ＥＤＧに供給される。パルス検出器４４の出力Ｑ
RPD がローになり、そして回路のＵＰ出力がローにな
る。第２の入力信号ＦBKが時間ｔ3 にハイになると、ロ
ーパルスは時間ｔ3 での入力ＦBKの立ち上がりエッジで
及び時間ｔ4 での遅延された反転
間ｔ1 と時間ｔ2 の間のリセット可能パルス検出器４４
の入力ＥＤＧに供給される。パルス検出器４４の出力Ｑ
RPD がローになり、そして回路のＵＰ出力がローにな
る。第２の入力信号ＦBKが時間ｔ3 にハイになると、ロ
ーパルスは時間ｔ3 での入力ＦBKの立ち上がりエッジで
及び時間ｔ4 での遅延された反転
【００５６】
【外７】
【００５７】で供給されるＮＡＮＤゲート４３によって
リセット可能パルス検出器４５の入力ＥＤＧに時間ｔ3
に供給されるとき現象の類似シーケンスがローとなる回
路のＤＮ出力を生じる。ＮＯＲゲート４６はＵＰ及びＤ
Ｎ上のこれらのロー信号の両方を受信し、それ自身がハ
イとなり、インバータ４７を介して２つのリセット可能
パルス検出器４４，４５に時間ｔ5 でリセット信号を供
給する。そして遅延が出力ＤＮがローになる時間と２つ
のリセット可能パルス検出器４４，４５がハイ状態に出
力ＵＰ，ＤＮに変化するようにリセットされる時間の間
に伝搬される。このリセット遅延はＮＯＲゲート４６，
インバータ４７及びリセット可能パルス検出器４５の伝
搬遅延の合計である。ＵＰ，ＤＮ出力が時間ｔ7 で終わ
るようにリセットパルスを生じる時間ｔ6 でのリセット
遅延の終わりでハイ状態に変化する。
リセット可能パルス検出器４５の入力ＥＤＧに時間ｔ3
に供給されるとき現象の類似シーケンスがローとなる回
路のＤＮ出力を生じる。ＮＯＲゲート４６はＵＰ及びＤ
Ｎ上のこれらのロー信号の両方を受信し、それ自身がハ
イとなり、インバータ４７を介して２つのリセット可能
パルス検出器４４，４５に時間ｔ5 でリセット信号を供
給する。そして遅延が出力ＤＮがローになる時間と２つ
のリセット可能パルス検出器４４，４５がハイ状態に出
力ＵＰ，ＤＮに変化するようにリセットされる時間の間
に伝搬される。このリセット遅延はＮＯＲゲート４６，
インバータ４７及びリセット可能パルス検出器４５の伝
搬遅延の合計である。ＵＰ，ＤＮ出力が時間ｔ7 で終わ
るようにリセットパルスを生じる時間ｔ6 でのリセット
遅延の終わりでハイ状態に変化する。
【００５８】位相検出器の２つの入力信号ＦIN，ＦBKが
位相であると仮定すると前述したリセット遅延に等しい
幅のパルスがＵＰ，ＤＮ出力の両方上に供給される。位
相エラーの大変少ない量が挿入されるやいなや１つのパ
ルスが他より幅広になり、パルス幅での差は位相エラー
に等しい。幅での差は位相エラーの期間に対して全ての
パルスに同等である。
位相であると仮定すると前述したリセット遅延に等しい
幅のパルスがＵＰ，ＤＮ出力の両方上に供給される。位
相エラーの大変少ない量が挿入されるやいなや１つのパ
ルスが他より幅広になり、パルス幅での差は位相エラー
に等しい。幅での差は位相エラーの期間に対して全ての
パルスに同等である。
【００５９】もしリセット遅延が除去されると、パルス
は両方の信号が正確に位相であるとき供給されない。も
し位相エラーの小さい量が生じるならば、出力ゲートは
小さい位相エラーに相当する大変狭いパルスを供給す
る。出力信号ＵＰ，ＤＮが立ち上がり及び立ち下がり時
間を限定するので、狭い出力パルスが全ての大きさに達
せず、差動増幅又はチャージポンプ３によって認められ
ない。これは効力のない位相エラー検出を生じ、ここで
小さな位相エラーを減少される制御を生じる。これは増
加される無通電ゾーンに相当する。これは図７Ｂ〜図７
Ｅによって説明される。
は両方の信号が正確に位相であるとき供給されない。も
し位相エラーの小さい量が生じるならば、出力ゲートは
小さい位相エラーに相当する大変狭いパルスを供給す
る。出力信号ＵＰ，ＤＮが立ち上がり及び立ち下がり時
間を限定するので、狭い出力パルスが全ての大きさに達
せず、差動増幅又はチャージポンプ３によって認められ
ない。これは効力のない位相エラー検出を生じ、ここで
小さな位相エラーを減少される制御を生じる。これは増
加される無通電ゾーンに相当する。これは図７Ｂ〜図７
Ｅによって説明される。
【００６０】図７Ｂにおいて、本発明に係る位相検出器
は２つの出力信号ＦIN，ＦBKが位相で正確であるとＵＰ
とＤＮ出力の両方で等しい幅のパルスを供給する。これ
らの出力は入力信号ＦIN，ＦBKの立ち上がりエッジで始
まり、リセット遅延期間の後で終わる。
は２つの出力信号ＦIN，ＦBKが位相で正確であるとＵＰ
とＤＮ出力の両方で等しい幅のパルスを供給する。これ
らの出力は入力信号ＦIN，ＦBKの立ち上がりエッジで始
まり、リセット遅延期間の後で終わる。
【００６１】図７Ｃは入力信号ＦIN，ＦBKが位相で正確
である場合従来の位相検出器の出力信号を示す。パルス
は各出力上で生成されない。
である場合従来の位相検出器の出力信号を示す。パルス
は各出力上で生成されない。
【００６２】図７Ｄは小さいな位相エラーが２つの信号
の間に挿入された時の本発明に係る位相検出器の出力を
示す。今ＵＰ出力はＤＮ出力の幅より幅広いパルスを供
給し、幅差は位相エラーに等しい。チャージポンプによ
って判断されるこれらの２つの信号の間の差は位相エラ
ーの全体期間に等しい幅及全体の高さのパルスと同等で
ある。そして、制御は発振器に影響を及ぼす。
の間に挿入された時の本発明に係る位相検出器の出力を
示す。今ＵＰ出力はＤＮ出力の幅より幅広いパルスを供
給し、幅差は位相エラーに等しい。チャージポンプによ
って判断されるこれらの２つの信号の間の差は位相エラ
ーの全体期間に等しい幅及全体の高さのパルスと同等で
ある。そして、制御は発振器に影響を及ぼす。
【００６３】図７Ｅは図７Ｄに示す入力信号と同じ入力
信号を有する従来の位相検出器に係る出力信号を示す。
小さいな位相差を持ち、ＵＰパルス信号を供給する出力
ゲートは位相エラーより長い立ち下がり時間を有する。
ＵＰ出力上のパルスはパルス端より前に全体の高さに達
する時間を有していない。ＵＰとＤＮ信号の間の差はチ
ャージポンプによって検出されるために不十分であり、
制御は発振器に影響されない。
信号を有する従来の位相検出器に係る出力信号を示す。
小さいな位相差を持ち、ＵＰパルス信号を供給する出力
ゲートは位相エラーより長い立ち下がり時間を有する。
ＵＰ出力上のパルスはパルス端より前に全体の高さに達
する時間を有していない。ＵＰとＤＮ信号の間の差はチ
ャージポンプによって検出されるために不十分であり、
制御は発振器に影響されない。
【００６４】本発明によって小さな位相エラーに提案さ
れて改良の制御は減少される無通電ゾーンに相当する。
れて改良の制御は減少される無通電ゾーンに相当する。
【００６５】図８は本発明に係るリセット可能パルス検
出器の実施例を示す。リセット可能パルス検出器の入力
ＥＤＧはＰチャネルＭＯＳ形トランジスタ８５のゲート
に接続される。このトランジスタ８５は他のＰチャネル
ＭＯＳ形トランジスタ８７とＮチャネルＭＯＳ形トラン
ジスタ８９との間に直列に接続される。ＮチャネルＭＯ
Ｓ形トランジスタ８９のソースは接地電位ＶGND に接続
され、ＰＮチャネルＭＯＳ形トランジスタ８７のソース
は供給電位ＶCCに接続される。トランジスタ８５，８９
のドレイン端子は共に接続され、更に反転並列で接続さ
れた論理インバータ９１，９３からなる反転出力ラッチ
９０に、かつ供給電位ＶCC及び接地電位ＶGND に接続さ
れる。インバータ９３は低電流ドライバの容量の出力ト
ランジスタを含む。ラッチ９０に入力での論理レベルが
インバータ９３を保持することなしでトランジスタ８
７，８５，８９によって簡単に切り換わるのでこれは重
要である。反転ラッチ９０の出力はリセット可能なパル
ス検出課リオの出力ＱRPD を構成する。リセット信号線
ＲＳＴはトランジスタ８７，８９の両方のゲートに接続
される。
出器の実施例を示す。リセット可能パルス検出器の入力
ＥＤＧはＰチャネルＭＯＳ形トランジスタ８５のゲート
に接続される。このトランジスタ８５は他のＰチャネル
ＭＯＳ形トランジスタ８７とＮチャネルＭＯＳ形トラン
ジスタ８９との間に直列に接続される。ＮチャネルＭＯ
Ｓ形トランジスタ８９のソースは接地電位ＶGND に接続
され、ＰＮチャネルＭＯＳ形トランジスタ８７のソース
は供給電位ＶCCに接続される。トランジスタ８５，８９
のドレイン端子は共に接続され、更に反転並列で接続さ
れた論理インバータ９１，９３からなる反転出力ラッチ
９０に、かつ供給電位ＶCC及び接地電位ＶGND に接続さ
れる。インバータ９３は低電流ドライバの容量の出力ト
ランジスタを含む。ラッチ９０に入力での論理レベルが
インバータ９３を保持することなしでトランジスタ８
７，８５，８９によって簡単に切り換わるのでこれは重
要である。反転ラッチ９０の出力はリセット可能なパル
ス検出課リオの出力ＱRPD を構成する。リセット信号線
ＲＳＴはトランジスタ８７，８９の両方のゲートに接続
される。
【００６６】この回路の作用を説明するために、ＲＳＴ
入力でハイ状態がトランジスタ８９を介して接地電位Ｖ
GND にラッチ入力を接続するトランジスタ８５，８９の
直列の配列に供給電圧ＶCCをオフに切り換わることによ
ってラッチの入力で強制的にローになるのでリセットパ
ルスの提供のちょうど後に回路はリセット状態となる。
反転ラッチ９０の入力がローレベルであり、ハイレベル
でラッチの出力ＱGNDである。リセット信号ＲＳＴが不
活性（ロー）となるやいなやＮチャネルトランジスタ８
９は接地電位から反転ラッチ９０の入力を断ち切るよう
にオフに切り換えれ、Ｐチャネルトランジスタ８７は供
給電位ＶCCにトランジスタ８５のソースに接続され、オ
ンに変化する。
入力でハイ状態がトランジスタ８９を介して接地電位Ｖ
GND にラッチ入力を接続するトランジスタ８５，８９の
直列の配列に供給電圧ＶCCをオフに切り換わることによ
ってラッチの入力で強制的にローになるのでリセットパ
ルスの提供のちょうど後に回路はリセット状態となる。
反転ラッチ９０の入力がローレベルであり、ハイレベル
でラッチの出力ＱGNDである。リセット信号ＲＳＴが不
活性（ロー）となるやいなやＮチャネルトランジスタ８
９は接地電位から反転ラッチ９０の入力を断ち切るよう
にオフに切り換えれ、Ｐチャネルトランジスタ８７は供
給電位ＶCCにトランジスタ８５のソースに接続され、オ
ンに変化する。
【００６７】入力ＥＤＧは前述のエッジ検出器の出力で
ある。この入力はＰチャネルトランジスタ８５をオフに
保持して通常ハイである。この場合で、トランジスタ８
５及び８９の両方がオフになり、反転ラッチ９０の入力
は強制的に供給又は接地電位にならない。最後の状態で
維持される。活性化ローパルスが入力ＥＤＧにたっする
と、トランジスタ８５はオンになり、反転ラッチ９０の
入力はトランジスタ８５及びリセット線ＲＳＴの不活性
（ロー）レベルによってオンに保持されるトランジスタ
８７によって強制的にハイになる。
ある。この入力はＰチャネルトランジスタ８５をオフに
保持して通常ハイである。この場合で、トランジスタ８
５及び８９の両方がオフになり、反転ラッチ９０の入力
は強制的に供給又は接地電位にならない。最後の状態で
維持される。活性化ローパルスが入力ＥＤＧにたっする
と、トランジスタ８５はオンになり、反転ラッチ９０の
入力はトランジスタ８５及びリセット線ＲＳＴの不活性
（ロー）レベルによってオンに保持されるトランジスタ
８７によって強制的にハイになる。
【００６８】反転ラッチ９０に入力上の強制的なハイレ
ベルはそれ自身の出力に、かつローになる回路ＱPED の
出力に生じる。反転ラッチはこの状態に変わり、ＥＤＧ
上の活性化ローパルスが通される。パルスが終端され、
入力が通常（ハイ）状態に変わり、反転ラッチ９０への
入力がトランジスタ８９，８５によってハイ又はロー電
圧のいずれかに接続され、それで反転ラッチ９０によっ
て変えられるハイレベルに維持される。パルスが入力Ｅ
ＤＧ上に現れ、充電は回路に生じない。活性化ハイリセ
ット信号はＲＳＴに達成されるまで出力ＱRPD はローを
保持する。
ベルはそれ自身の出力に、かつローになる回路ＱPED の
出力に生じる。反転ラッチはこの状態に変わり、ＥＤＧ
上の活性化ローパルスが通される。パルスが終端され、
入力が通常（ハイ）状態に変わり、反転ラッチ９０への
入力がトランジスタ８９，８５によってハイ又はロー電
圧のいずれかに接続され、それで反転ラッチ９０によっ
て変えられるハイレベルに維持される。パルスが入力Ｅ
ＤＧ上に現れ、充電は回路に生じない。活性化ハイリセ
ット信号はＲＳＴに達成されるまで出力ＱRPD はローを
保持する。
【００６９】そのような回路で、各他とともに直列で接
続される２つのトランジスタで最悪な状況下で、同じ時
間で切り換わらない。多くとも２つのトランジスタの結
合されるコンデンサが同時に充電又は放電されるように
必要である。
続される２つのトランジスタで最悪な状況下で、同じ時
間で切り換わらない。多くとも２つのトランジスタの結
合されるコンデンサが同時に充電又は放電されるように
必要である。
【００７０】前述のような位相検出器が入力信号の１つ
のエッジに応答されことがわかり、入力波形の負荷サイ
クルの別々であることがわかる。動作速度は大変短いよ
うにリセットパルスの期間によって限定されるのでこの
回路の高速動作は可能となる。３００ＭＨｚ以上の周波
数での動作が見られる。構成は大変簡単で、最小の数の
トランジスタを使用している。１つのトランジスタ８５
及びラッチ９０の安定化する時間によってセットされる
位相検出器１３の高い周波数動作を検出する最小の入力
パルス幅として高い周波数動作として最適化するために
簡単である。しかし、直列な接続されたトランジスタの
減少される数を特に関して簡単によって本発明は低い供
給電圧で動作に直接的に適切である。回路は２．５Ｖの
供給電圧で試験される。
のエッジに応答されことがわかり、入力波形の負荷サイ
クルの別々であることがわかる。動作速度は大変短いよ
うにリセットパルスの期間によって限定されるのでこの
回路の高速動作は可能となる。３００ＭＨｚ以上の周波
数での動作が見られる。構成は大変簡単で、最小の数の
トランジスタを使用している。１つのトランジスタ８５
及びラッチ９０の安定化する時間によってセットされる
位相検出器１３の高い周波数動作を検出する最小の入力
パルス幅として高い周波数動作として最適化するために
簡単である。しかし、直列な接続されたトランジスタの
減少される数を特に関して簡単によって本発明は低い供
給電圧で動作に直接的に適切である。回路は２．５Ｖの
供給電圧で試験される。
【００７１】従来のＤ形ラッチ位相検出器に比べると回
路の簡略化は半導体配列面積の３０％の省略に導く。こ
れは大きさを小さくでき、寄生容量の減少される充電の
必要要件に付加される複雑さが電力消費での十分な減少
に導く。
路の簡略化は半導体配列面積の３０％の省略に導く。こ
れは大きさを小さくでき、寄生容量の減少される充電の
必要要件に付加される複雑さが電力消費での十分な減少
に導く。
【００７２】図７Ａに示すように、ここで述べた位相検
出器においてパルスがＵＰ，ＤＮ出力の両方を供給され
る。出力の１つが位相エラーパルスの１つのリセット遅
延を表す幅広パルス７９を含み、他の出力は１つのリセ
ット遅延７８のみ表すパルスである。
出器においてパルスがＵＰ，ＤＮ出力の両方を供給され
る。出力の１つが位相エラーパルスの１つのリセット遅
延を表す幅広パルス７９を含み、他の出力は１つのリセ
ット遅延７８のみ表すパルスである。
【００７３】制御発振器への電力供給上のノイズの伝送
の可能性が増すがこの回路は最良の無通電ゾーン応答を
有する。ＵＰ出力がローになると、チャージポンプ３は
供給電圧ＶCCに内部コンデンサを接続し、任意のノイズ
が結合される、例えばチャージポンプの出力に伝送され
るディジタル回路の動作によってＶCCに現れる。ラッチ
９０が入力信号のサイクル当たりのＵＰ出力上のローパ
ルスを生成するので位相検出器のローパルスの期間にお
いて低電源と入力周波数のサイクル当たりのチャージポ
ンプのコンデンサとの間に接続される。ＰＬＬ回路にお
いて、このノイズは発振器６の制御端子に達成する前に
ループフィルタ４，５によって濾波出力される。
の可能性が増すがこの回路は最良の無通電ゾーン応答を
有する。ＵＰ出力がローになると、チャージポンプ３は
供給電圧ＶCCに内部コンデンサを接続し、任意のノイズ
が結合される、例えばチャージポンプの出力に伝送され
るディジタル回路の動作によってＶCCに現れる。ラッチ
９０が入力信号のサイクル当たりのＵＰ出力上のローパ
ルスを生成するので位相検出器のローパルスの期間にお
いて低電源と入力周波数のサイクル当たりのチャージポ
ンプのコンデンサとの間に接続される。ＰＬＬ回路にお
いて、このノイズは発振器６の制御端子に達成する前に
ループフィルタ４，５によって濾波出力される。
【００７４】出力が任意の１つの時間で出力ＵＰ’，Ｄ
Ｎ’の１つのみを生じるので図９の回路は選択的に図６
の出力ＵＰ，ＤＮに付加される。そして、出力パルスは
位相エラーパルス１つのインバータ遅延に等しい期間を
有する。リセット遅延によるパルスは除去される。第２
の入力信号ＦBKが第１の入力信号ＦINを遅れるときＵＰ
出力上のローパルスが供給される制御発振器への電力供
給上のノイズの伝送可能性が減らされる。
Ｎ’の１つのみを生じるので図９の回路は選択的に図６
の出力ＵＰ，ＤＮに付加される。そして、出力パルスは
位相エラーパルス１つのインバータ遅延に等しい期間を
有する。リセット遅延によるパルスは除去される。第２
の入力信号ＦBKが第１の入力信号ＦINを遅れるときＵＰ
出力上のローパルスが供給される制御発振器への電力供
給上のノイズの伝送可能性が減らされる。
【００７５】図６の位相検出器の出力ＵＰ，ＤＮは各々
２つの入力ＮＯＲゲート９７，９９の第１の入力に接続
され、第２の入力は各々インバータ１０１，１０３の手
段により位相検出器の他の出力ＵＰ，ＤＮに接続され
る。
２つの入力ＮＯＲゲート９７，９９の第１の入力に接続
され、第２の入力は各々インバータ１０１，１０３の手
段により位相検出器の他の出力ＵＰ，ＤＮに接続され
る。
【００７６】図１０Ａのタイムチャートを参照すると、
入力信号ＦIN，ＦBKの両方が位相であるときＵＰ信号上
の立ち下がり端はＤＮ信号上の立ち下がり端に同時に起
きる。同様に、インバータ遅延が遅く速度で生じるが反
転信号
入力信号ＦIN，ＦBKの両方が位相であるときＵＰ信号上
の立ち下がり端はＤＮ信号上の立ち下がり端に同時に起
きる。同様に、インバータ遅延が遅く速度で生じるが反
転信号
【００７７】
【外８】
【００７８】上の立ち上がり端は同時に起きる。ＮＯＲ
ゲート９７，９９の両方が同じ時間で第１の入力上での
立ち下がり端及び第２の入力の１つのインバータ遅延よ
り遅い立ち上り端を受信する。両入力がローであるの
で、インバータ遅延期間中ゲート９７，９９が論理上ハ
イ状態である。しかし、９７，９９のようなゲートの出
力の立ち上がり及び立ち下がり時間によって、出力での
変化が第２の入力切り替え状態を表すために入力前に十
分な量に達する十分な時間を有しない。ここで小さなパ
ルスはゲート９７，９９の出力ＵＰ’，ＤＮ’上に供給
される。これらは全高さに達せず、その後の論理または
フィルタ回路によってわからない。位相ロックで、出力
パルスがゲート９７，９９のいずれによって供給されな
い。
ゲート９７，９９の両方が同じ時間で第１の入力上での
立ち下がり端及び第２の入力の１つのインバータ遅延よ
り遅い立ち上り端を受信する。両入力がローであるの
で、インバータ遅延期間中ゲート９７，９９が論理上ハ
イ状態である。しかし、９７，９９のようなゲートの出
力の立ち上がり及び立ち下がり時間によって、出力での
変化が第２の入力切り替え状態を表すために入力前に十
分な量に達する十分な時間を有しない。ここで小さなパ
ルスはゲート９７，９９の出力ＵＰ’，ＤＮ’上に供給
される。これらは全高さに達せず、その後の論理または
フィルタ回路によってわからない。位相ロックで、出力
パルスがゲート９７，９９のいずれによって供給されな
い。
【００７９】図１０Ｂを参照すると、位相エラーの小さ
な程度がＦINに先立つＦBKを検出されるやいなや、他の
ゲート９９によってＤＮ信号に受信される立ち下がり端
より前にゲート９７によってＵＰ信号上に立ち下がり端
は受信される。
な程度がＦINに先立つＦBKを検出されるやいなや、他の
ゲート９９によってＤＮ信号に受信される立ち下がり端
より前にゲート９７によってＵＰ信号上に立ち下がり端
は受信される。
【００８０】
【外９】
【００８１】の立ち上り端が受信されるまで受信される
ＵＰの立ち下がり端の瞬間からゲート９７の出力信号Ｕ
Ｐ’上にパルスが供給され、１つのインバータはＤＮ信
号の立ち下がり端の後遅延する。インバータ遅延はＮＯ
Ｒゲート９７の立ち上がり時間要求によるパルスを狭く
することと同等のパルスの幅広いをもたらす。そして、
ＵＰ’上の出力パルスは位相エラーの期間である、ＵＰ
とＤＮ信号との間の差として同じ期間である。ＮＯＲゲ
ート９９が必ずローレベルで入力の両方を受信するので
パルスがＤＮ’出力上に供給されない。
ＵＰの立ち下がり端の瞬間からゲート９７の出力信号Ｕ
Ｐ’上にパルスが供給され、１つのインバータはＤＮ信
号の立ち下がり端の後遅延する。インバータ遅延はＮＯ
Ｒゲート９７の立ち上がり時間要求によるパルスを狭く
することと同等のパルスの幅広いをもたらす。そして、
ＵＰ’上の出力パルスは位相エラーの期間である、ＵＰ
とＤＮ信号との間の差として同じ期間である。ＮＯＲゲ
ート９９が必ずローレベルで入力の両方を受信するので
パルスがＤＮ’出力上に供給されない。
【００８２】同様に、図１０Ｃを参照すると、ＦINに先
立つＦBKを持つ位相エラーの小さな程度の存在で、他の
ゲート９７によってＵＰ信号に受信される立ち下がり端
より前にゲート９９によってＤＮ信号上に立ち下がり端
は受信される。
立つＦBKを持つ位相エラーの小さな程度の存在で、他の
ゲート９７によってＵＰ信号に受信される立ち下がり端
より前にゲート９９によってＤＮ信号上に立ち下がり端
は受信される。
【００８３】
【外１０】
【００８４】の立ち上り端が受信されるまで受信される
ＤＮの立ち下がり端の瞬間からゲート９９の出力信号Ｄ
Ｎ’上にパルスが供給され、１つのインバータはＵＰ信
号の立ち下がり端の後遅延する。インバータ遅延はＮＯ
Ｒゲート９９の立ち上がり時間要求によるパルスを狭く
することと同等のパルスの幅広いをもたらす。そして、
ＤＮ’上の出力パルスは位相エラーの期間である、ＵＰ
とＤＮ信号との間の差として同じ期間である。ＮＯＲゲ
ート９７が必ずローレベルで入力の両方を受信するので
パルスがＵＰ’出力上に供給されない。
ＤＮの立ち下がり端の瞬間からゲート９９の出力信号Ｄ
Ｎ’上にパルスが供給され、１つのインバータはＵＰ信
号の立ち下がり端の後遅延する。インバータ遅延はＮＯ
Ｒゲート９９の立ち上がり時間要求によるパルスを狭く
することと同等のパルスの幅広いをもたらす。そして、
ＤＮ’上の出力パルスは位相エラーの期間である、ＵＰ
とＤＮ信号との間の差として同じ期間である。ＮＯＲゲ
ート９７が必ずローレベルで入力の両方を受信するので
パルスがＵＰ’出力上に供給されない。
【００８５】本発明の回路はトランジスタと任意の１つ
の時間で充電される必要のコンデンサの数が減ることに
よる高速及び低供給電圧での動作において適切な位相検
出器回路を提供できる。直列に第１、第１と第２のチャ
ネルタイプの３つのトランジスタのみを使用することに
よって、２つのトランジスタの最大、第１のチャネルの
最大が任意の１つの時間で切り換えられる。２つの適切
なコンデンサの最大のみが同じ時間で充電または放電さ
れる。直列で３つのトランジスタの使用と３．３Ｖの供
給電圧が各トランジスタの確かな動作におけるソース電
位に約１Ｖのドレインの要求を果たすものである。回路
の構成要素の減少された数は低電力消費を意味し、小さ
な回路の大きさは回路が安価となることを意味する。
の時間で充電される必要のコンデンサの数が減ることに
よる高速及び低供給電圧での動作において適切な位相検
出器回路を提供できる。直列に第１、第１と第２のチャ
ネルタイプの３つのトランジスタのみを使用することに
よって、２つのトランジスタの最大、第１のチャネルの
最大が任意の１つの時間で切り換えられる。２つの適切
なコンデンサの最大のみが同じ時間で充電または放電さ
れる。直列で３つのトランジスタの使用と３．３Ｖの供
給電圧が各トランジスタの確かな動作におけるソース電
位に約１Ｖのドレインの要求を果たすものである。回路
の構成要素の減少された数は低電力消費を意味し、小さ
な回路の大きさは回路が安価となることを意味する。
【００８６】回路の無通電ゾーンは周知の位相検出器を
減少させる。常に位相検出器の出力は最小な幅パルスを
有する。これは差動増幅器またはチャージポンプが切り
換わるために十分な時間を有することを保証する。Ｕ
Ｐ，ＤＮ出力上のパルスの幅で小さな差によって現れる
大変小さな位相エラーが差動増幅器又はチャージポンプ
によって全体に判断される。付加回路と共に使用される
時出力パルスは一方可能でより小さな位相エラーを有す
る差動増幅器又はチャージポンプの切り替えを保証する
ために１つのインバータ遅延の付加によって電圧を上げ
られ、差動増幅器又はチャージポンプの切り替えの出力
パルス可能性が供給されない。増加された応答速度は位
相エラーが大変早く検出されることを意味する。
減少させる。常に位相検出器の出力は最小な幅パルスを
有する。これは差動増幅器またはチャージポンプが切り
換わるために十分な時間を有することを保証する。Ｕ
Ｐ，ＤＮ出力上のパルスの幅で小さな差によって現れる
大変小さな位相エラーが差動増幅器又はチャージポンプ
によって全体に判断される。付加回路と共に使用される
時出力パルスは一方可能でより小さな位相エラーを有す
る差動増幅器又はチャージポンプの切り替えを保証する
ために１つのインバータ遅延の付加によって電圧を上げ
られ、差動増幅器又はチャージポンプの切り替えの出力
パルス可能性が供給されない。増加された応答速度は位
相エラーが大変早く検出されることを意味する。
【００８７】そして前述した本発明の一実施例、多種の
変形や改良は当業者であれば簡単にできる。そして変形
や改良はここで明らかに示されていないがこの出願の一
部を意図し、本発明の見地及び技術思想内に含まれる。
変形や改良は当業者であれば簡単にできる。そして変形
や改良はここで明らかに示されていないがこの出願の一
部を意図し、本発明の見地及び技術思想内に含まれる。
【図１】従来の位相ループロック回路を示すブロック図
である。
である。
【図２Ａ】ＲＳラッチを用いた従来の位相検出器を示す
回路図である。
回路図である。
【図２Ｂ】図２Ａの回路における動作中の状態を示す図
である。
である。
【図２Ｃ】図２Ａの回路における動作中の状態を示す図
である。
である。
【図２Ｄ】図２Ａの回路における動作中の状態を示す図
である。
である。
【図２Ｅ】図２Ａの回路における動作中の状態を示す図
である。
である。
【図２Ｆ】図２Ａの回路における動作中の状態を示す図
である。
である。
【図２Ｇ】図２Ａの回路における動作中の状態を示す図
である。
である。
【図３】Ｄ形ラッチを用いた従来の位相検出器を示す回
路図である。
路図である。
【図４】図３の位相検出器で用いられるＤ形ラッチを示
す回路図である。
す回路図である。
【図５】従来の位相ループロック回路での制御発振器に
供給される位相エラーと制御電圧との間の関係を示す特
性図である。
供給される位相エラーと制御電圧との間の関係を示す特
性図である。
【図６】本発明に係る位相検出器の一実施例の回路であ
る。
る。
【図７Ａ】本発明の位相検出器内で動作中で生じる信号
を示すタイムチャートである。
を示すタイムチャートである。
【図７Ｂ】周知と本発明の位相検出器の入力信号と出力
信号を示すタイムチャートである。
信号を示すタイムチャートである。
【図７Ｃ】周知と本発明の位相検出器の入力信号と出力
信号を示すタイムチャートである。
信号を示すタイムチャートである。
【図７Ｄ】周知と本発明の位相検出器の入力信号と出力
信号を示すタイムチャートである。
信号を示すタイムチャートである。
【図７Ｅ】周知と本発明の位相検出器の入力信号と出力
信号を示すタイムチャートである。
信号を示すタイムチャートである。
【図８】本発明に係るリセット可能パルス検出器の一実
施例を示す回路である。
施例を示す回路である。
【図９】本発明に係る位相検出器の他の実施例を示す回
路である。
路である。
【図１０Ａ】入力信号が位相であるときの本発明に係る
位相検出器の入力信号と出力信号を示すタイムチャート
である。
位相検出器の入力信号と出力信号を示すタイムチャート
である。
【図１０Ｂ】第２の入力信号が第１の入力信号に遅れる
位相であるときの本発明に係る位相検出器の入力信号と
出力信号を示すタイムチャートである。
位相であるときの本発明に係る位相検出器の入力信号と
出力信号を示すタイムチャートである。
【図１０Ｃ】第２の入力信号が第１の入力信号に進相で
あるときの本発明に係る位相検出器の入力信号と出力信
号を示すタイムチャートである。
あるときの本発明に係る位相検出器の入力信号と出力信
号を示すタイムチャートである。
２ 位相検出器 ３４，３６ エッジ検出器 ４１ インバータ ４２，４３ ＮＡＮＤゲート ４４，４５ リセット可能パルス検出器 ８５，８７，８９ トランジスタ ９７，９９ ＮＯＲゲート
Claims (5)
- 【請求項１】 一方の入力信号を他方の信号の位相遅れ
又は進相の程度に対しての２つの入力信号（ＦIN，
ＦBK）の間の位相差又は周波数差を検出し、かつディジ
タル出力信号（ＵＰ，ＤＮ）を供給する回路（２）にお
いて、 各入力信号の立ち上がり及び立ち下がり変化の１つでの
入力信号の期間と比較される短い期間の出力パルスを供
給し、前記入力信号（ＦIN，ＦBK）の各々に１つに接続
される第１の補助回路（３４，３６）と、 短い期間パルスがパルス入力（ＥＤＧ）上の補助回路
（４４，４５）の各１つから受信されるとき第２の安定
状態（０）に変わり、活性化信号がリセット入力（ＲＳ
Ｔ）上に受信されるとき第１の安定状態（１）にセット
する出力（ＱRPD）を各々有する２つのリセット可能パ
ルス検出回路（４４，４５）と含み、 リセット可能パルス検出回路の出力（ＱRPD ）の両方が
前記第２の安定状態（０）であるとき活性化リセット信
号（ＲＳＴ）が前記第１の安定状態（１）に出力（Ｑ
RPD ）の両方へ切り換えるためにリセット可能パルス検
出回路（３４，３５）に供給され、 リセット可能パルス検出回路の出力が回路（２）の出力
（ＵＰ，ＤＮ）であることを特徴とする位相差又は周波
数差の検出回路。 - 【請求項２】 リセット可能パルス検出回路（４４，４
５）が、 第１の供給電圧（ＶCC）と第２の供給電圧（ＶGND ）の
間に直列に有効的に各々接続され、第１及び第３のトラ
ンジスタの制御端子が前記リセット入力（ＲＳＴ）及び
前記パルス入力（ＥＤＧ）を形成する第２のトランジス
タの制御端子に接続される第１、第１及び第２のチャネ
ルタイプの第１（８７）、第２（８５）及び第３（８
９）のトランジスタと、 前記第２と第３のトランジスタの間のノードの状態を保
持し、かつリセット可能パルス検出回路の出力（Ｑ
PFD ）でのこの状態の反転を保持するラッチ手段とを含
む請求項１記載の位相差又は周波数差の検出回路。 - 【請求項３】 回路（９６）が２つの出力（ＵＰ’，Ｄ
Ｎ’）の１つのみが任意の１つの時間で活性化であるこ
とを保証するために供給される請求項１記載の位相差又
は周波数差の検出回路。 - 【請求項４】 補助回路（３４，３６）がＮＡＮＤゲー
ト（４２，４３）の各々の２つの入力の間に直列に接続
された偶数個のインバータ（４１）を有する１つのＮＡ
ＮＤゲート（４２，４３）を含み、各補助回路への入力
がインバータの各直列配列の入力にかつ各ＮＡＮＤゲー
トの入力の１つに供給される請求項１記載の位相差又は
周波数差の検出回路。 - 【請求項５】 回路（９６）が、回路の出力（ＵＰ，Ｄ
Ｎ）の各々の１つの第１の入力上に受信するために接続
され、回路の出力の他方の反転 【外１】 を第２の入力上に受信するために接続される第１及び第
２のＮＯＲゲート（９７，９９）を含む請求項３記載の
位相差又は周波数差の検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94410004A EP0665650A1 (en) | 1994-01-31 | 1994-01-31 | Low voltage high speed phase frequency detector |
| FR94410004.9 | 1994-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264059A true JPH07264059A (ja) | 1995-10-13 |
Family
ID=8218075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032866A Pending JPH07264059A (ja) | 1994-01-31 | 1995-01-31 | 位相差又は周波数差の検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5736872A (ja) |
| EP (1) | EP0665650A1 (ja) |
| JP (1) | JPH07264059A (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3970974B2 (ja) * | 1997-03-28 | 2007-09-05 | 富士通株式会社 | デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 |
| US5936430A (en) * | 1997-07-21 | 1999-08-10 | Hewlett-Packard Company | Phase detection apparatus and method |
| US5963059A (en) * | 1997-12-19 | 1999-10-05 | Advanced Micro Devices, Inc. | Phase frequency detector having reduced blind spot |
| US6049233A (en) * | 1998-03-17 | 2000-04-11 | Motorola, Inc. | Phase detection apparatus |
| US6160432A (en) * | 1999-04-30 | 2000-12-12 | Conexant Systems, Inc. | Source-switched or gate-switched charge pump having cascoded output |
| US7315599B1 (en) * | 1999-12-29 | 2008-01-01 | Intel Corporation | Skew correction circuit |
| US20020097682A1 (en) * | 2000-06-02 | 2002-07-25 | Enam Syed K. | Low frequency loop-back in a high speed optical transceiver |
| US6690209B1 (en) | 2000-09-28 | 2004-02-10 | Infineon Technologies North America Corp. | Phase detecting with parallel discharge paths |
| US6847255B2 (en) * | 2001-06-01 | 2005-01-25 | Broadband Innovations, Inc. | Zero IF complex quadrature frequency discriminator and FM demodulator |
| JP4067838B2 (ja) * | 2002-02-13 | 2008-03-26 | Ｎｅｃエレクトロニクス株式会社 | 位相比較器 |
| US6771096B1 (en) * | 2002-03-25 | 2004-08-03 | Cypress Semiconductor Corp. | Circuit, system, and method for using hysteresis to avoid dead zone or non-linear conditions in a phase frequency detector |
| TW578363B (en) * | 2003-01-23 | 2004-03-01 | Univ Nat Chiao Tung | Narrow control pulse phase frequency detector |
| DE10319899B4 (de) * | 2003-04-29 | 2006-07-06 | Infineon Technologies Ag | Verfahren und Frequenzvergleichseinrichtung zum Erzeugen eines Kontrollsignals, das eine Frequenzabweichung anzeigt |
| US7411426B2 (en) * | 2004-07-20 | 2008-08-12 | Exar Corporation | Phase detector for RZ |
| KR100668360B1 (ko) * | 2004-11-09 | 2007-01-16 | 한국전자통신연구원 | 위상 주파수 검출기 |
| US7638995B2 (en) * | 2005-01-18 | 2009-12-29 | Freescale Semiconductor, Inc. | Clocked ramp apparatus for voltage regulator softstart and method for softstarting voltage regulators |
| US8369820B2 (en) * | 2007-09-05 | 2013-02-05 | General Instrument Corporation | Frequency multiplier device |
| US9413295B1 (en) | 2013-03-15 | 2016-08-09 | Gsi Technology, Inc. | Systems and methods of phase frequency detection with clock edge overriding reset, extending detection range, improvement of cycle slipping and/or other features |
| US9270180B2 (en) * | 2013-05-03 | 2016-02-23 | Texas Instruments Deutschland Gmbh | DC-DC converter with adaptive minimum on-time |
| US9444471B2 (en) | 2013-06-06 | 2016-09-13 | Freescale Semiconductor, Inc. | Phase detector and phase-locked loop |
| US10847212B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers |
| US10847213B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Write data processing circuits and methods associated with computational memory cells |
| US10725777B2 (en) | 2016-12-06 | 2020-07-28 | Gsi Technology, Inc. | Computational memory cell and processing array device using memory cells |
| US10998040B2 (en) | 2016-12-06 | 2021-05-04 | Gsi Technology, Inc. | Computational memory cell and processing array device using the memory cells for XOR and XNOR computations |
| US10854284B1 (en) | 2016-12-06 | 2020-12-01 | Gsi Technology, Inc. | Computational memory cell and processing array device with ratioless write port |
| US10891076B1 (en) | 2016-12-06 | 2021-01-12 | Gsi Technology, Inc. | Results processing circuits and methods associated with computational memory cells |
| US10943648B1 (en) | 2016-12-06 | 2021-03-09 | Gsi Technology, Inc. | Ultra low VDD memory cell with ratioless write port |
| US10770133B1 (en) | 2016-12-06 | 2020-09-08 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits |
| US10860320B1 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Orthogonal data transposition system and method during data transfers to/from a processing array |
| US11227653B1 (en) | 2016-12-06 | 2022-01-18 | Gsi Technology, Inc. | Storage array circuits and methods for computational memory cells |
| US10777262B1 (en) | 2016-12-06 | 2020-09-15 | Gsi Technology, Inc. | Read data processing circuits and methods associated memory cells |
| WO2018189288A1 (en) * | 2017-04-12 | 2018-10-18 | Telefonaktiebolaget Lm Ericsson (Publ) | Short pulse suppression for phase/frequency detector |
| US11012059B2 (en) * | 2019-05-08 | 2021-05-18 | Sony Corporation | Clock recovery based on digital signals |
| US10877731B1 (en) | 2019-06-18 | 2020-12-29 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10930341B1 (en) | 2019-06-18 | 2021-02-23 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10958272B2 (en) | 2019-06-18 | 2021-03-23 | Gsi Technology, Inc. | Computational memory cell and processing array device using complementary exclusive or memory cells |
| CN113498506B (zh) * | 2020-01-19 | 2024-03-19 | 京东方科技集团股份有限公司 | 随机数生成电路、随机数生成方法和电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101517A (ja) * | 1989-09-14 | 1991-04-26 | Toshiba Corp | 位相比較器 |
| JPH04286214A (ja) * | 1991-03-14 | 1992-10-12 | Fujitsu Ltd | 位相同期回路の同期外れ検出回路 |
| JPH04310019A (ja) * | 1991-04-08 | 1992-11-02 | Mitsubishi Electric Corp | 位相ロックループ回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3812384A (en) * | 1973-05-17 | 1974-05-21 | Rca Corp | Set-reset flip-flop |
| US4179628A (en) * | 1977-05-13 | 1979-12-18 | Sanyo Electric Co., Ltd. | Flip-flop having reset preferential function |
| JPS5558634A (en) * | 1978-10-25 | 1980-05-01 | Hitachi Ltd | Vfo circuit |
| US4291274A (en) * | 1978-11-22 | 1981-09-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Phase detector circuit using logic gates |
| US4322643A (en) * | 1980-04-28 | 1982-03-30 | Rca Corporation | Digital phase comparator with improved sensitivity for small phase differences |
| US4378509A (en) * | 1980-07-10 | 1983-03-29 | Motorola, Inc. | Linearized digital phase and frequency detector |
| JPS63204817A (ja) * | 1987-02-19 | 1988-08-24 | Toshiba Corp | 論理回路 |
| US4864252A (en) * | 1988-09-26 | 1989-09-05 | Motorola, Inc. | Sample-and-hold phase detector for use in a phase locked loop |
| US4970475A (en) * | 1990-03-28 | 1990-11-13 | Motorola Inc. | Linearized three state phase detector |
| US5072195A (en) * | 1990-04-05 | 1991-12-10 | Gazelle Microcircuits, Inc. | Phase-locked loop with clamped voltage-controlled oscillator |
| US5095287A (en) * | 1991-01-24 | 1992-03-10 | Motorola, Inc. | Phase locked loop having a charge pump with reset |
| JPH04262618A (ja) * | 1991-02-18 | 1992-09-18 | Advantest Corp | 位相検波器 |
| DE4139117C1 (ja) * | 1991-11-28 | 1993-06-09 | Texas Instruments Deutschland Gmbh, 8050 Freising, De |
-
1994
- 1994-01-31 EP EP94410004A patent/EP0665650A1/en not_active Withdrawn
-
1995
- 1995-01-31 JP JP7032866A patent/JPH07264059A/ja active Pending
-
1996
- 1996-05-31 US US08/665,007 patent/US5736872A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101517A (ja) * | 1989-09-14 | 1991-04-26 | Toshiba Corp | 位相比較器 |
| JPH04286214A (ja) * | 1991-03-14 | 1992-10-12 | Fujitsu Ltd | 位相同期回路の同期外れ検出回路 |
| JPH04310019A (ja) * | 1991-04-08 | 1992-11-02 | Mitsubishi Electric Corp | 位相ロックループ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5736872A (en) | 1998-04-07 |
| EP0665650A1 (en) | 1995-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07264059A (ja) | 位相差又は周波数差の検出回路 | |
| US6369660B1 (en) | Circuit and method for preventing runaway in a phase lock loop | |
| US5426384A (en) | Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same | |
| US6856202B2 (en) | Phase/frequency detector and phase lock loop circuit | |
| TWI442704B (zh) | 用以在一特定時間間隔過程中計數輸入脈衝之裝置 | |
| US6711229B1 (en) | Method of synchronizing phase-locked loop, phase-locked loop and semiconductor provided with same | |
| US5087835A (en) | Positive edge triggered synchronized pulse generator | |
| EP0318929B1 (en) | Retriggerable multivibrator | |
| JP2635789B2 (ja) | 信号遅延回路及び該回路を用いたクロック信号発生回路 | |
| JP2597739B2 (ja) | 信号遅延回路、クロック信号発生回路及び集積回路システム | |
| US5220293A (en) | High reliability phase-locked loop | |
| US5864572A (en) | Oscillator runaway detect and reset circuit for PLL clock generator | |
| US6177842B1 (en) | Stabilized phase lock detection circuits and methods of operation therefor | |
| US4771249A (en) | Phase locked loop having a filter with controlled variable bandwidth | |
| US6157691A (en) | Fully integrated phase-locked loop with resistor-less loop filer | |
| EP0547773B1 (en) | Reset gate for a phase detector in a phase-locked loop | |
| US5621360A (en) | Voltage supply isolation buffer | |
| JP4000215B2 (ja) | 充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路 | |
| US10727820B2 (en) | Power- and area-efficient clock detector | |
| US5801568A (en) | Precise delay line circuit with predetermined reset time limit | |
| US5192916A (en) | Charge-pump phase locked loop circuit | |
| US6683479B2 (en) | Multiphase comparator | |
| US9735786B2 (en) | Apparatus and methods for single phase spot circuits | |
| JP2553692B2 (ja) | クロック発生装置及び周波数ー電流変換回路 | |
| US6339345B1 (en) | Semiconductor device equipped with output circuit adjusting duration of high and low levels |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |