JPH05252151A - コーデック - Google Patents
コーデックInfo
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- JPH05252151A JPH05252151A JP4044894A JP4489492A JPH05252151A JP H05252151 A JPH05252151 A JP H05252151A JP 4044894 A JP4044894 A JP 4044894A JP 4489492 A JP4489492 A JP 4489492A JP H05252151 A JPH05252151 A JP H05252151A
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- JP
- Japan
- Prior art keywords
- signal
- reception
- transmission
- output
- circuit
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/02—Reversible analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【目的】 非同期雑音によるＳ／Ｎ比の特性劣化のな
い、低消費電力のＬＳＩ化等に適したコーデックを提供
する。 【構成】 従来の受信ＰＬＬ回路に代えて回路構成の簡
単な受信タイミング発生回路５０を設ける。この回路５
０では、送信ＰＬＬ回路３０から出力されるクロック信
号Ｓ３０ｃと、受信コントローラ６１から出力される受
信デジタル信号取込み完了信号Ｓ６１ａとに基づき、Ｄ
／Ａ変換タイミング信号Ｓ５０を発生する。この信号Ｓ
５０に基づき、Ｄ／Ａ変換器６２が、受信コントローラ
６１で取込んだデジタル信号Ｄｉをアナログ信号に変換
し、受信フイルタ６３へ送る。受信フイルタ６３は、送
信ＰＬＬ回路３０から供給されるクロック信号Ｓ３０ｂ
に基づき、Ｄ／Ａ変換器６２の出力のフイルタ処理を行
ってアナログ信号Ａｏを出力する。
い、低消費電力のＬＳＩ化等に適したコーデックを提供
する。 【構成】 従来の受信ＰＬＬ回路に代えて回路構成の簡
単な受信タイミング発生回路５０を設ける。この回路５
０では、送信ＰＬＬ回路３０から出力されるクロック信
号Ｓ３０ｃと、受信コントローラ６１から出力される受
信デジタル信号取込み完了信号Ｓ６１ａとに基づき、Ｄ
／Ａ変換タイミング信号Ｓ５０を発生する。この信号Ｓ
５０に基づき、Ｄ／Ａ変換器６２が、受信コントローラ
６１で取込んだデジタル信号Ｄｉをアナログ信号に変換
し、受信フイルタ６３へ送る。受信フイルタ６３は、送
信ＰＬＬ回路３０から供給されるクロック信号Ｓ３０ｂ
に基づき、Ｄ／Ａ変換器６２の出力のフイルタ処理を行
ってアナログ信号Ａｏを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換し、処理を終ったデジタル信号を再びアナ
ログ信号に変換するコーデック、特にスイッチドキャパ
シタフイルタ、アナログ／デジタル変換器（以下、Ａ／
Ｄ変換器という）、及びデジタル／アナログ変換器（以
下、Ｄ／Ａ変換器という）等で構成されるシングルチャ
ネル型のコーデックに関するものである。
ル信号に変換し、処理を終ったデジタル信号を再びアナ
ログ信号に変換するコーデック、特にスイッチドキャパ
シタフイルタ、アナログ／デジタル変換器（以下、Ａ／
Ｄ変換器という）、及びデジタル／アナログ変換器（以
下、Ｄ／Ａ変換器という）等で構成されるシングルチャ
ネル型のコーデックに関するものである。
【０００２】
【従来の技術】従来、この種のコーデックに関する技術
としては、例えば次のような文献に記載されるものがあ
る。 文献；「Ａ／Ｄ，Ｄ／Ａコンバータ設計・応用の要点」
初版（昭６０−５−３１）日本工業技術センター、Ｐ．
１７７−１８０ 図２は、前記文献に記載された従来のコーデックの構成
例を示すブロック図である。このコーデックの送信側に
は、外部から与えられる基準周波数の送信同期信号ＳＹ
ａに基づき複数の高速クロック信号を発生する送信ＰＬ
Ｌ（phase-locked Loop 、フェーズロックループ）回路
１１と、送信フイルタ１２とが、設けられている。送信
フイルタ１２は、スイッチドキャパシタで構成され、送
信ＰＬＬ回路１１から出力された高速のクロック信号に
基づき入力されたアナログ信号Ａｉのフイルタ処理を行
う機能を有し、その出力側に、Ａ／Ｄ変換器１３及び送
信コントローラ１４が接続されている。Ａ／Ｄ変換器１
３は、送信ＰＬＬ回路１１から出力された高速のクロッ
ク信号に基づき、送信フイルタ１２の出力をデジタル信
号に変換してそのデジタル信号を送信コントローラ１４
へ与える回路である。
としては、例えば次のような文献に記載されるものがあ
る。 文献；「Ａ／Ｄ，Ｄ／Ａコンバータ設計・応用の要点」
初版（昭６０−５−３１）日本工業技術センター、Ｐ．
１７７−１８０ 図２は、前記文献に記載された従来のコーデックの構成
例を示すブロック図である。このコーデックの送信側に
は、外部から与えられる基準周波数の送信同期信号ＳＹ
ａに基づき複数の高速クロック信号を発生する送信ＰＬ
Ｌ（phase-locked Loop 、フェーズロックループ）回路
１１と、送信フイルタ１２とが、設けられている。送信
フイルタ１２は、スイッチドキャパシタで構成され、送
信ＰＬＬ回路１１から出力された高速のクロック信号に
基づき入力されたアナログ信号Ａｉのフイルタ処理を行
う機能を有し、その出力側に、Ａ／Ｄ変換器１３及び送
信コントローラ１４が接続されている。Ａ／Ｄ変換器１
３は、送信ＰＬＬ回路１１から出力された高速のクロッ
ク信号に基づき、送信フイルタ１２の出力をデジタル信
号に変換してそのデジタル信号を送信コントローラ１４
へ与える回路である。
【０００３】送信コントローラ１４は、Ａ／Ｄ変換器１
３のサンプリング周波数の基準となる例えば８ＫＨｚの
送信同期信号ＳＹａ、及びデジタル信号出力の出力速度
を決定するシフトクロックとして使われる送信クロック
信号ＣＫａを入力し、送信フイルタ１２及びＡ／Ｄ変換
器１３を制御すると共に、該送信クロック信号ＣＫａに
基づき、Ａ／Ｄ変換器１３から出力されたデジタル信号
Ｄｏを外部へ出力する機能を有している。送信クロック
信号ＣＫａは、送信同期信号ＳＹａの整数倍に選ばれ、
通常６４ＫＨｚ〜２０４８ＫＨｚの間で、使用される装
置で決定される。
３のサンプリング周波数の基準となる例えば８ＫＨｚの
送信同期信号ＳＹａ、及びデジタル信号出力の出力速度
を決定するシフトクロックとして使われる送信クロック
信号ＣＫａを入力し、送信フイルタ１２及びＡ／Ｄ変換
器１３を制御すると共に、該送信クロック信号ＣＫａに
基づき、Ａ／Ｄ変換器１３から出力されたデジタル信号
Ｄｏを外部へ出力する機能を有している。送信クロック
信号ＣＫａは、送信同期信号ＳＹａの整数倍に選ばれ、
通常６４ＫＨｚ〜２０４８ＫＨｚの間で、使用される装
置で決定される。
【０００４】コーデックの受信側には、外部から与えら
れる基準周波数の受信同期信号ＳＹｂと受信クロック信
号ＣＫｂを入力する受信ＰＬＬ回路２１と、受信同期信
号ＳＹｂ、受信クロック信号ＣＫｂ、及びデジタル信号
Ｄｉを入力する受信コントローラ２２とが、設けられて
いる。受信同期信号ＳＹｂは、Ｄ／Ａ変換タイミングの
基準として使われ、通常８ＫＨｚに選ばれる。また、受
信クロック信号ＣＫｂは、入力されるデジタル信号Ｄｉ
のデータ速度と同一で、コーデック内部の受信側へデジ
タル信号Ｄｉを取込むためのシフトクロックとして使わ
れ、受信同期信号ＳＹｂの整数倍に選ばれ、通常６４Ｋ
Ｈｚ〜２０４８ＫＨｚの間で、使用される装置で決定さ
れる。
れる基準周波数の受信同期信号ＳＹｂと受信クロック信
号ＣＫｂを入力する受信ＰＬＬ回路２１と、受信同期信
号ＳＹｂ、受信クロック信号ＣＫｂ、及びデジタル信号
Ｄｉを入力する受信コントローラ２２とが、設けられて
いる。受信同期信号ＳＹｂは、Ｄ／Ａ変換タイミングの
基準として使われ、通常８ＫＨｚに選ばれる。また、受
信クロック信号ＣＫｂは、入力されるデジタル信号Ｄｉ
のデータ速度と同一で、コーデック内部の受信側へデジ
タル信号Ｄｉを取込むためのシフトクロックとして使わ
れ、受信同期信号ＳＹｂの整数倍に選ばれ、通常６４Ｋ
Ｈｚ〜２０４８ＫＨｚの間で、使用される装置で決定さ
れる。
【０００５】受信ＰＬＬ回路２１は、受信同期信号ＳＹ
ｂに基づき複数の高速クロック信号を発生する回路であ
る。受信コントローラ２２は、受信側を制御すると共
に、受信クロック信号ＣＫｂに基づきデジタル信号Ｄｉ
を取込む機能を有し、その出力側には、Ｄ／Ａ変換器２
３及び受信フイルタ２４が接続されている。Ｄ／Ａ変換
器２３は、受信ＰＬＬ回路２１から出力された高速のク
ロック信号に基づき、受信コントローラ２２で取込まれ
たデジタル信号Ｄｉをアナログ信号に変換して受信フイ
ルタ２４へ送る回路である。受信フイルタ２４は、受信
ＰＬＬ回路２１から出力された高速のクロック信号に基
づき、Ｄ／Ａ変換器２３の出力のフイルタ処理を行って
アナログ信号Ａｏを出力する機能を有し、スイッチドキ
ャパシタで構成されている。
ｂに基づき複数の高速クロック信号を発生する回路であ
る。受信コントローラ２２は、受信側を制御すると共
に、受信クロック信号ＣＫｂに基づきデジタル信号Ｄｉ
を取込む機能を有し、その出力側には、Ｄ／Ａ変換器２
３及び受信フイルタ２４が接続されている。Ｄ／Ａ変換
器２３は、受信ＰＬＬ回路２１から出力された高速のク
ロック信号に基づき、受信コントローラ２２で取込まれ
たデジタル信号Ｄｉをアナログ信号に変換して受信フイ
ルタ２４へ送る回路である。受信フイルタ２４は、受信
ＰＬＬ回路２１から出力された高速のクロック信号に基
づき、Ｄ／Ａ変換器２３の出力のフイルタ処理を行って
アナログ信号Ａｏを出力する機能を有し、スイッチドキ
ャパシタで構成されている。
【０００６】次に、動作を説明する。送信側において、
送信クロック信号ＣＫａ及び送信同期信号ＳＹａが入力
されると、送信ＰＬＬ回路１１及び送信コントローラ１
４が動作を開始し、該送信コントローラ１４の制御によ
り、送信フイルタ１２が、送信すべきアナログ信号Ａｉ
のフイルタ処理を行う。フイルタ処理後のアナログ信号
は、送信コントローラ１４で制御されるＡ／Ｄ変換器１
３により、デジタル信号に変換されて送信コントローラ
１４へ送られる。送信コントローラ１４では、送信クロ
ック信号ＣＫａに基づき、Ａ／Ｄ変換器１３からのデジ
タル信号Ｄｏを外部へ送信する。
送信クロック信号ＣＫａ及び送信同期信号ＳＹａが入力
されると、送信ＰＬＬ回路１１及び送信コントローラ１
４が動作を開始し、該送信コントローラ１４の制御によ
り、送信フイルタ１２が、送信すべきアナログ信号Ａｉ
のフイルタ処理を行う。フイルタ処理後のアナログ信号
は、送信コントローラ１４で制御されるＡ／Ｄ変換器１
３により、デジタル信号に変換されて送信コントローラ
１４へ送られる。送信コントローラ１４では、送信クロ
ック信号ＣＫａに基づき、Ａ／Ｄ変換器１３からのデジ
タル信号Ｄｏを外部へ送信する。
【０００７】受信側において、受信クロック信号ＣＫｂ
及び受信同期信号ＳＹｂが入力されると、受信コントロ
ーラ２２が動作を開始する。受信コントローラ２２は、
受信クロック信号ＣＫｂに基づき、送られてきたデジタ
ル信号Ｄｉを取込む。デジタル信号Ｄｉの取込みが終了
すると、受信ＰＬＬ回路２１の動作が開始し、Ｄ／Ａ変
換器２３及び受信フイルタ２４が制御される。Ｄ／Ａ変
換器２３は、受信コントローラ２２で取込まれたデジタ
ル信号Ｄｉをアナログ信号に変換する。このアナログ信
号は、受信フイルタ２４でフイルタ処理が行われた後、
その処理後のアナログ信号Ａｏが出力される。
及び受信同期信号ＳＹｂが入力されると、受信コントロ
ーラ２２が動作を開始する。受信コントローラ２２は、
受信クロック信号ＣＫｂに基づき、送られてきたデジタ
ル信号Ｄｉを取込む。デジタル信号Ｄｉの取込みが終了
すると、受信ＰＬＬ回路２１の動作が開始し、Ｄ／Ａ変
換器２３及び受信フイルタ２４が制御される。Ｄ／Ａ変
換器２３は、受信コントローラ２２で取込まれたデジタ
ル信号Ｄｉをアナログ信号に変換する。このアナログ信
号は、受信フイルタ２４でフイルタ処理が行われた後、
その処理後のアナログ信号Ａｏが出力される。
【０００８】従来のコーデックでは、通信システムの同
期化が進み、送信クロック信号ＣＫａ及び受信クロック
信号ＣＫｂとして同一のクロック信号が用いられること
が多い。また、送信ＰＬＬ回路１１は送信同期信号ＳＹ
ａが入力されて動作が始まり、受信ＰＬＬ回路２１はデ
ジタル信号Ｄｉのコーデック内部への取込み終了後から
動作が始まる。このように送信及び受信が独立のタイミ
ングで動作するため、送信側と受信側のそれぞれに送信
ＰＬＬ回路１１と受信ＰＬＬ回路２１とが設けられてい
る。また、送信フイルタ１２及び受信フイルタ２４に使
う高速クロック信号も、送信フイルタ用クロック信号は
Ａ／Ｄ変換タイミングに、受信フイルタ用クロック信号
はＤ／Ａ変換タイミングにそれぞれ同期していないと、
非同期クロックによる雑音が発生するので、それぞれの
送信ＰＬＬ回路１１と受信ＰＬＬ回路２１とで生成され
たクロック信号が使われる。
期化が進み、送信クロック信号ＣＫａ及び受信クロック
信号ＣＫｂとして同一のクロック信号が用いられること
が多い。また、送信ＰＬＬ回路１１は送信同期信号ＳＹ
ａが入力されて動作が始まり、受信ＰＬＬ回路２１はデ
ジタル信号Ｄｉのコーデック内部への取込み終了後から
動作が始まる。このように送信及び受信が独立のタイミ
ングで動作するため、送信側と受信側のそれぞれに送信
ＰＬＬ回路１１と受信ＰＬＬ回路２１とが設けられてい
る。また、送信フイルタ１２及び受信フイルタ２４に使
う高速クロック信号も、送信フイルタ用クロック信号は
Ａ／Ｄ変換タイミングに、受信フイルタ用クロック信号
はＤ／Ａ変換タイミングにそれぞれ同期していないと、
非同期クロックによる雑音が発生するので、それぞれの
送信ＰＬＬ回路１１と受信ＰＬＬ回路２１とで生成され
たクロック信号が使われる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成のコーデックでは、次のような課題があった。従来の
コーデックにおいて、送信側及び受信側の送信クロック
信号ＣＫａと受信クロック信号ＣＫｂ、送信同期信号Ｓ
Ｙａと受信同期信号ＳＹｂとにそれぞれ同一の信号を使
ったとしても、クロック周波数が可変される（コーデッ
クを使う装置内では、ある周波数に固定される）条件で
は、送信側と受信側の動作タイミングが使用される周波
数によって異なるため、必ず送信側と受信側にそれぞれ
送信ＰＬＬ回路１１と受信ＰＬＬ回路２１が必要とな
る。
成のコーデックでは、次のような課題があった。従来の
コーデックにおいて、送信側及び受信側の送信クロック
信号ＣＫａと受信クロック信号ＣＫｂ、送信同期信号Ｓ
Ｙａと受信同期信号ＳＹｂとにそれぞれ同一の信号を使
ったとしても、クロック周波数が可変される（コーデッ
クを使う装置内では、ある周波数に固定される）条件で
は、送信側と受信側の動作タイミングが使用される周波
数によって異なるため、必ず送信側と受信側にそれぞれ
送信ＰＬＬ回路１１と受信ＰＬＬ回路２１が必要とな
る。
【００１０】このようにＰＬＬ回路１１，２２が送信側
及び受信側に２系統あると、送信側から見た場合、受信
ＰＬＬ回路２１の発生するクロック信号が非同期クロッ
クとなり、受信側から見た場合、送信ＰＬＬ回路１１の
発生するクロック信号が非同期クロックとなる。そのた
め、雑音量が増えて信号対雑音比（Ｓ／Ｎ比）の特性が
悪くなる。しかも、送信ＰＬＬ回路１１及び受信ＰＬＬ
回路２１の回路規模が大きいため、コーデックの集積回
路化（ＩＣ化や、大規模集積回路（ＬＳＩ）化等）にお
いてチップ占有面積が増加すると共に、発振機能を持つ
ために消費電力も大きい。本発明は、前記従来技術が持
っていた課題として、コーデック内にＰＬＬ回路が２系
統あることに寄因して起こる非同期雑音によるＳ／Ｎ比
の特性劣化、コーデックＬＳＩ化等におけるチップ占有
面積の増加、及び消費電力の増加の点について解決した
コーデックを提供するものである。
及び受信側に２系統あると、送信側から見た場合、受信
ＰＬＬ回路２１の発生するクロック信号が非同期クロッ
クとなり、受信側から見た場合、送信ＰＬＬ回路１１の
発生するクロック信号が非同期クロックとなる。そのた
め、雑音量が増えて信号対雑音比（Ｓ／Ｎ比）の特性が
悪くなる。しかも、送信ＰＬＬ回路１１及び受信ＰＬＬ
回路２１の回路規模が大きいため、コーデックの集積回
路化（ＩＣ化や、大規模集積回路（ＬＳＩ）化等）にお
いてチップ占有面積が増加すると共に、発振機能を持つ
ために消費電力も大きい。本発明は、前記従来技術が持
っていた課題として、コーデック内にＰＬＬ回路が２系
統あることに寄因して起こる非同期雑音によるＳ／Ｎ比
の特性劣化、コーデックＬＳＩ化等におけるチップ占有
面積の増加、及び消費電力の増加の点について解決した
コーデックを提供するものである。
【００１１】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、Ａ／Ｄ変換及びＤ／Ａ変換を行うコ
ーデックにおいて、送信同期信号に基づき複数のクロッ
ク信号を生成する送信ＰＬＬ回路と、スイッチドキャパ
シタで構成され、前記送信ＰＬＬ回路の出力に基づき入
力アナログ信号のフイルタ処理を行う送信フイルタと、
前記送信フイルタの出力をデジタル信号に変換するＡ／
Ｄ変換器と、共通クロック信号、前記送信同期信号、及
び前記送信ＰＬＬ回路の出力に基づき、前記送信フイル
タ及びＡ／Ｄ変換器を制御すると共に該Ａ／Ｄ変換器の
出力を所定のタイミングで外部へ出力する送信コントロ
ーラとを、備えている。
を解決するために、Ａ／Ｄ変換及びＤ／Ａ変換を行うコ
ーデックにおいて、送信同期信号に基づき複数のクロッ
ク信号を生成する送信ＰＬＬ回路と、スイッチドキャパ
シタで構成され、前記送信ＰＬＬ回路の出力に基づき入
力アナログ信号のフイルタ処理を行う送信フイルタと、
前記送信フイルタの出力をデジタル信号に変換するＡ／
Ｄ変換器と、共通クロック信号、前記送信同期信号、及
び前記送信ＰＬＬ回路の出力に基づき、前記送信フイル
タ及びＡ／Ｄ変換器を制御すると共に該Ａ／Ｄ変換器の
出力を所定のタイミングで外部へ出力する送信コントロ
ーラとを、備えている。
【００１２】さらに、前記送信ＰＬＬ回路の出力及び受
信デジタル信号取込み完了信号に基づき、Ｄ／Ａ変換タ
イミング信号を発生する受信タイミング発生回路と、前
記共通クロック信号及び受信同期信号を入力し、該共通
クロック信号に基づき受信デジタル信号を取込んで前記
受信デジタル信号取込み完了信号を前記受信タイミング
発生回路へ与える受信コントローラと、前記受信コント
ローラで制御され、該受信コントローラで取込まれた受
信デジタル信号を前記Ｄ／Ａ変換タイミング信号によっ
てアナログ信号に変換するＤ／Ａ変換器と、前記受信コ
ントローラで制御されるスイッチドキャパシタで構成さ
れ、前記送信ＰＬＬ回路の出力に基づき前記Ｄ／Ａ変換
器の出力のフイルタ処理を行う受信フイルタとが、設け
られている。
信デジタル信号取込み完了信号に基づき、Ｄ／Ａ変換タ
イミング信号を発生する受信タイミング発生回路と、前
記共通クロック信号及び受信同期信号を入力し、該共通
クロック信号に基づき受信デジタル信号を取込んで前記
受信デジタル信号取込み完了信号を前記受信タイミング
発生回路へ与える受信コントローラと、前記受信コント
ローラで制御され、該受信コントローラで取込まれた受
信デジタル信号を前記Ｄ／Ａ変換タイミング信号によっ
てアナログ信号に変換するＤ／Ａ変換器と、前記受信コ
ントローラで制御されるスイッチドキャパシタで構成さ
れ、前記送信ＰＬＬ回路の出力に基づき前記Ｄ／Ａ変換
器の出力のフイルタ処理を行う受信フイルタとが、設け
られている。
【００１３】第２の発明では、第１の発明の受信タイミ
ング発生回路が、前記送信ＰＬＬ回路の出力を分周する
分周器と、位相ずれ信号を計数する状態カウンタと、前
記分周器の出力と前記状態カウンタの出力との一致／不
一致を検出して一致の時に出力を出す一致検出回路と、
前記受信デジタル信号取込み完了信号及び一致検出回路
の出力に基づき位相ずれを検出して前記位相ずれ信号を
出力する位相ずれ検出回路とで、構成されている。
ング発生回路が、前記送信ＰＬＬ回路の出力を分周する
分周器と、位相ずれ信号を計数する状態カウンタと、前
記分周器の出力と前記状態カウンタの出力との一致／不
一致を検出して一致の時に出力を出す一致検出回路と、
前記受信デジタル信号取込み完了信号及び一致検出回路
の出力に基づき位相ずれを検出して前記位相ずれ信号を
出力する位相ずれ検出回路とで、構成されている。
【００１４】
【作用】第１の発明によれば、以上のようにコーデック
を構成したので、送信側において、送信同期信号が送信
ＰＬＬ回路に与えられると、該送信ＰＬＬ回路では複数
のクロック信号を生成し、そのクロック信号を送信フイ
ルタ、受信フイルタ及び受信タイミング発生回路等に与
える。送信フイルタでは、送信ＰＬＬ回路から供給され
たクロック信号に基づき、入力されたアナログ信号のフ
イルタ処理を行い、そのフイルタ処理後のアナログ信号
がＡ／Ｄ変換器でデジタル信号に変換された後、送信コ
ントローラを介して外部へ出力される。
を構成したので、送信側において、送信同期信号が送信
ＰＬＬ回路に与えられると、該送信ＰＬＬ回路では複数
のクロック信号を生成し、そのクロック信号を送信フイ
ルタ、受信フイルタ及び受信タイミング発生回路等に与
える。送信フイルタでは、送信ＰＬＬ回路から供給され
たクロック信号に基づき、入力されたアナログ信号のフ
イルタ処理を行い、そのフイルタ処理後のアナログ信号
がＡ／Ｄ変換器でデジタル信号に変換された後、送信コ
ントローラを介して外部へ出力される。
【００１５】受信側では、受信コントローラが受信され
たデジタル信号を取込み、その取込みが完了すると、受
信デジタル信号取込み完了信号が受信タイミング発生回
路へ与えられる。受信タイミング発生回路では、送信Ｐ
ＬＬ回路からのクロック信号と、受信デジタル信号取込
み完了信号とに基づき、Ｄ／Ａ変換タイミング信号を生
成する。Ｄ／Ａ変換器ではＤ／Ａ変換タイミング信号に
基づき、受信コントローラで取込まれたデジタル信号を
アナログ信号に変換して受信フイルタへ送る。受信フイ
ルタでは、送信ＰＬＬ回路から供給されるクロック信号
に基づき、Ｄ／Ａ変換器の出力に対してフイルタ処理を
行い、その処理後のアナログ信号を出力する。
たデジタル信号を取込み、その取込みが完了すると、受
信デジタル信号取込み完了信号が受信タイミング発生回
路へ与えられる。受信タイミング発生回路では、送信Ｐ
ＬＬ回路からのクロック信号と、受信デジタル信号取込
み完了信号とに基づき、Ｄ／Ａ変換タイミング信号を生
成する。Ｄ／Ａ変換器ではＤ／Ａ変換タイミング信号に
基づき、受信コントローラで取込まれたデジタル信号を
アナログ信号に変換して受信フイルタへ送る。受信フイ
ルタでは、送信ＰＬＬ回路から供給されるクロック信号
に基づき、Ｄ／Ａ変換器の出力に対してフイルタ処理を
行い、その処理後のアナログ信号を出力する。
【００１６】第２の発明によれば、送信ＰＬＬ回路の出
力が分周器で分周されて一致検出回路へ送られる。一致
検出回路では、分周器出力と状態カウンタ出力との一致
／不一致状態が検出される。それが一致の時には、位相
ずれ検出回路から、Ｄ／Ａ変換タイミング信号及び位相
ずれ信号が出力される。このＤ／Ａ変換タイミング信号
に基づき、Ｄ／Ａ変換処理が行われる。
力が分周器で分周されて一致検出回路へ送られる。一致
検出回路では、分周器出力と状態カウンタ出力との一致
／不一致状態が検出される。それが一致の時には、位相
ずれ検出回路から、Ｄ／Ａ変換タイミング信号及び位相
ずれ信号が出力される。このＤ／Ａ変換タイミング信号
に基づき、Ｄ／Ａ変換処理が行われる。
【００１７】これにより、１個の送信ＰＬＬ回路だけで
送信及び受信の異なるタイミングのクロック信号が発生
され、非同期雑音によるＳ／Ｎ比の特性の向上が図れる
と共に、低消費電力でＬＳＩ化等に適したコーデックの
提供が可能となる。従って、前記課題を解決できるので
ある。
送信及び受信の異なるタイミングのクロック信号が発生
され、非同期雑音によるＳ／Ｎ比の特性の向上が図れる
と共に、低消費電力でＬＳＩ化等に適したコーデックの
提供が可能となる。従って、前記課題を解決できるので
ある。
【００１８】
【実施例】図１は、本発明の実施例を示すコーデックの
構成ブロック図である。このコーデックの送信側には、
送信ＰＬＬ回路３０と送信フイルタ４１とが設けられて
いる。送信ＰＬＬ回路３０は、例えば８ＫＨｚの送信同
期信号ＳＹａに基づき、複数の高速クロック信号Ｓ３０
ａ，Ｓ３０ｂ，Ｓ３０ｃを出力する機能を有している。
送信フイルタ４１は、クロック信号Ｓ３０ｂに基づき、
入力されたアナログ信号Ａｉのフイルタ処理を行う機能
を有し、スイッチドキャパシタで構成され、その出力側
に、Ａ／Ｄ変換器４２及び送信コントローラ４３が接続
されている。Ａ／Ｄ変換器４２は、クロック信号Ｓ４３
に基づき、送信フイルタ４１の出力をデジタル信号に変
換して送信コントローラ４３へ与える回路である。送信
コントローラ４３は、送信フイルタ４１及びＡ／Ｄ変換
器４２を制御するもので、例えば６４ＫＨｚ〜２０４８
ＫＨｚの共通クロック信号ＣＫ、送信同期信号ＳＹａ、
及びクロック信号Ｓ３０ａを入力し、該送信同期信号Ｓ
Ｙａに基づきサンプリング用のクロック信号Ｓ４３をＡ
／Ｄ変換器４２に与えると共に、共通クロック信号ＣＫ
に基づき、Ａ／Ｄ変換器４２から出力されたデジタル信
号Ｄｏを外部へ出力する機能を有している。
構成ブロック図である。このコーデックの送信側には、
送信ＰＬＬ回路３０と送信フイルタ４１とが設けられて
いる。送信ＰＬＬ回路３０は、例えば８ＫＨｚの送信同
期信号ＳＹａに基づき、複数の高速クロック信号Ｓ３０
ａ，Ｓ３０ｂ，Ｓ３０ｃを出力する機能を有している。
送信フイルタ４１は、クロック信号Ｓ３０ｂに基づき、
入力されたアナログ信号Ａｉのフイルタ処理を行う機能
を有し、スイッチドキャパシタで構成され、その出力側
に、Ａ／Ｄ変換器４２及び送信コントローラ４３が接続
されている。Ａ／Ｄ変換器４２は、クロック信号Ｓ４３
に基づき、送信フイルタ４１の出力をデジタル信号に変
換して送信コントローラ４３へ与える回路である。送信
コントローラ４３は、送信フイルタ４１及びＡ／Ｄ変換
器４２を制御するもので、例えば６４ＫＨｚ〜２０４８
ＫＨｚの共通クロック信号ＣＫ、送信同期信号ＳＹａ、
及びクロック信号Ｓ３０ａを入力し、該送信同期信号Ｓ
Ｙａに基づきサンプリング用のクロック信号Ｓ４３をＡ
／Ｄ変換器４２に与えると共に、共通クロック信号ＣＫ
に基づき、Ａ／Ｄ変換器４２から出力されたデジタル信
号Ｄｏを外部へ出力する機能を有している。
【００１９】コーデックの受信側には、受信タイミング
発生回路５０及び受信コントローラ６１が設けられてい
る。受信タイミング発生回路５０は、送信ＰＬＬ回路３
０からのクロック信号Ｓ３０ｃと受信コントローラ６１
からの受信デジタル信号取込み完了信号Ｓ６１ｂとに基
づき、Ｄ／Ａ変換タイミング信号Ｓ５０を発生する回路
である。受信コントローラ６１は、Ｄ／Ａ変換器６２及
び受信フイルタ６３を制御するもので、共通クロック信
号ＣＫ及び受信同期信号ＳＹｂを入力し、該共通クロッ
ク信号ＣＫに基づき、受信されたデジタル信号Ｄｉを取
込み、受信デジタル信号取込み完了信号Ｓ６１ａを受信
タイミング発生回路５０へ与えると共に、高速のクロッ
ク信号Ｓ６１ｂをＤ／Ａ変換器６２に与える機能を有し
ている。受信コントローラ６１の出力側には、Ｄ／Ａ変
換器６２及び受信フイルタ６３が接続されている。Ｄ／
Ａ変換器６２は、受信タイミング発生回路５０からのＤ
／Ａ変換タイミング信号Ｓ５０に基づき、受信コントロ
ーラ６１で取込まれたデジタル信号Ｄｉをアナログ信号
に変換する回路であり、その出力側に、受信フイルタ６
３が接続されている。受信フイルタ６３は、送信ＰＬＬ
回路３０からのクロック信号Ｓ３０ｂに基づき、Ｄ／Ａ
変換器６２の出力のフイルタ処理を行ってアナログ信号
Ａｏを出力する機能を有し、スイッチドキャパシタで構
成されている。
発生回路５０及び受信コントローラ６１が設けられてい
る。受信タイミング発生回路５０は、送信ＰＬＬ回路３
０からのクロック信号Ｓ３０ｃと受信コントローラ６１
からの受信デジタル信号取込み完了信号Ｓ６１ｂとに基
づき、Ｄ／Ａ変換タイミング信号Ｓ５０を発生する回路
である。受信コントローラ６１は、Ｄ／Ａ変換器６２及
び受信フイルタ６３を制御するもので、共通クロック信
号ＣＫ及び受信同期信号ＳＹｂを入力し、該共通クロッ
ク信号ＣＫに基づき、受信されたデジタル信号Ｄｉを取
込み、受信デジタル信号取込み完了信号Ｓ６１ａを受信
タイミング発生回路５０へ与えると共に、高速のクロッ
ク信号Ｓ６１ｂをＤ／Ａ変換器６２に与える機能を有し
ている。受信コントローラ６１の出力側には、Ｄ／Ａ変
換器６２及び受信フイルタ６３が接続されている。Ｄ／
Ａ変換器６２は、受信タイミング発生回路５０からのＤ
／Ａ変換タイミング信号Ｓ５０に基づき、受信コントロ
ーラ６１で取込まれたデジタル信号Ｄｉをアナログ信号
に変換する回路であり、その出力側に、受信フイルタ６
３が接続されている。受信フイルタ６３は、送信ＰＬＬ
回路３０からのクロック信号Ｓ３０ｂに基づき、Ｄ／Ａ
変換器６２の出力のフイルタ処理を行ってアナログ信号
Ａｏを出力する機能を有し、スイッチドキャパシタで構
成されている。
【００２０】図３は、図１に示す送信ＰＬＬ回路３０の
構成例を示すブロック図である。この送信ＰＬＬ回路３
０は、送信同期信号ＳＹａとフィードバック信号Ｓ３４
の位相差を求める位相周波数比較器３１を有し、その出
力側に、ローパスフイルタ３２を介して電圧制御発振器
３３が接続されている。電圧制御発振器３３は、ローパ
スフイルタ３２の出力に基づき、所定周波数のクロック
信号Ｓ３０ｂを発生する回路であり、その出力側に、分
周器３４が接続されている。分周器３４は、クロック信
号Ｓ３０ｂを分周し、位相周波数比較器３１に与えるフ
ィードバック信号Ｓ３４を出力すると共に、高速のクロ
ック信号Ｓ３０ａ，Ｓ３０ｃを出力する機能を有してい
る。
構成例を示すブロック図である。この送信ＰＬＬ回路３
０は、送信同期信号ＳＹａとフィードバック信号Ｓ３４
の位相差を求める位相周波数比較器３１を有し、その出
力側に、ローパスフイルタ３２を介して電圧制御発振器
３３が接続されている。電圧制御発振器３３は、ローパ
スフイルタ３２の出力に基づき、所定周波数のクロック
信号Ｓ３０ｂを発生する回路であり、その出力側に、分
周器３４が接続されている。分周器３４は、クロック信
号Ｓ３０ｂを分周し、位相周波数比較器３１に与えるフ
ィードバック信号Ｓ３４を出力すると共に、高速のクロ
ック信号Ｓ３０ａ，Ｓ３０ｃを出力する機能を有してい
る。
【００２１】この送信ＰＬＬ回路３０では、外部からの
基準周波数の送信同期信号ＳＹａが入力されると、その
送信周期信号ＳＹａとフィードバック信号Ｓ３４との位
相差が位相周波数比較器３１で求められ、その位相差か
らローパスフイルタ３２で高周波成分が除去されて電圧
制御発振器３３へ送られる。電圧制御発振器３３は、ロ
ーパスフイルタ３２の出力電圧に基づき所定周波数のク
ロック信号Ｓ３０ｂを発生し、分周器３４へ与える。分
周器３４は、クロック信号Ｓ３０ｂを分周して位相周波
数比較器３１へフィードバックするフィードバック信号
Ｓ３４を出力すると共に、他の周波数のクロック信号Ｓ
３０ａ，Ｓ３０ｃを出力する。
基準周波数の送信同期信号ＳＹａが入力されると、その
送信周期信号ＳＹａとフィードバック信号Ｓ３４との位
相差が位相周波数比較器３１で求められ、その位相差か
らローパスフイルタ３２で高周波成分が除去されて電圧
制御発振器３３へ送られる。電圧制御発振器３３は、ロ
ーパスフイルタ３２の出力電圧に基づき所定周波数のク
ロック信号Ｓ３０ｂを発生し、分周器３４へ与える。分
周器３４は、クロック信号Ｓ３０ｂを分周して位相周波
数比較器３１へフィードバックするフィードバック信号
Ｓ３４を出力すると共に、他の周波数のクロック信号Ｓ
３０ａ，Ｓ３０ｃを出力する。
【００２２】図４は、図１に示す受信タイミング発生回
路５０の構成例を示す回路図である。この受信タイミン
グ発生回路５０は、送信ＰＬＬ回路３０からのクロック
信号Ｓ３０ｃを反転するインバータ５１を備え、その出
力側に分周器５２が接続されている。分周器５２は、イ
ンバータ５１の出力を分周して分周出力Ｓ５２ａ，Ｓ５
２ｂを送出する機能を有し、２段の遅延型フリップフロ
ップ（以下、Ｄ−ＦＦという）５２ａ，５２ｂからなる
２ビットカウンタで構成されている。また、２ビットの
状態カウンタ５３が設けられ、その出力側と分周器５２
の出力側に、一致検出回路５４が接続されている。
路５０の構成例を示す回路図である。この受信タイミン
グ発生回路５０は、送信ＰＬＬ回路３０からのクロック
信号Ｓ３０ｃを反転するインバータ５１を備え、その出
力側に分周器５２が接続されている。分周器５２は、イ
ンバータ５１の出力を分周して分周出力Ｓ５２ａ，Ｓ５
２ｂを送出する機能を有し、２段の遅延型フリップフロ
ップ（以下、Ｄ−ＦＦという）５２ａ，５２ｂからなる
２ビットカウンタで構成されている。また、２ビットの
状態カウンタ５３が設けられ、その出力側と分周器５２
の出力側に、一致検出回路５４が接続されている。
【００２３】２ビット状態カウンタ５３は、位相ずれ信
号Ｓ５５ｃを計数してその状態を表わす２ビットの出力
Ｓ５３ａ，Ｓ５３ｂを一致検出回路５４に与える機能を
有し、２段のＤ−ＦＦ５３ａ，５３ｂで構成されてい
る。一致検出回路５４は、分周器５２の出力Ｓ５２ａ，
Ｓ５２ｂと状態カウンタ５３の出力Ｓ５３ａ，Ｓ５３ｂ
との一致／不一致を検出して一致の時に反転出力
（“０”出力）Ｓ５４ｄを出す機能を有し、排他的論理
和ゲート（以下、ＥＯＲゲートという）５４ａ，５４
ｂ、ＮＯＲゲート５４ｃ、及び該ＮＯＲゲート５４ｃの
出力Ｓ５４ｃを一時保持するＤ−ＦＦ５４ｄで構成され
ている。Ｄ−ＦＦ５４ｄの出力Ｓ５４ｄ側には、位相ず
れ検出回路５５を介して状態カウンタ５３が接続されて
いる。
号Ｓ５５ｃを計数してその状態を表わす２ビットの出力
Ｓ５３ａ，Ｓ５３ｂを一致検出回路５４に与える機能を
有し、２段のＤ−ＦＦ５３ａ，５３ｂで構成されてい
る。一致検出回路５４は、分周器５２の出力Ｓ５２ａ，
Ｓ５２ｂと状態カウンタ５３の出力Ｓ５３ａ，Ｓ５３ｂ
との一致／不一致を検出して一致の時に反転出力
（“０”出力）Ｓ５４ｄを出す機能を有し、排他的論理
和ゲート（以下、ＥＯＲゲートという）５４ａ，５４
ｂ、ＮＯＲゲート５４ｃ、及び該ＮＯＲゲート５４ｃの
出力Ｓ５４ｃを一時保持するＤ−ＦＦ５４ｄで構成され
ている。Ｄ−ＦＦ５４ｄの出力Ｓ５４ｄ側には、位相ず
れ検出回路５５を介して状態カウンタ５３が接続されて
いる。
【００２４】位相ずれ検出回路５５は、Ｄ−ＦＦ５４ｄ
の出力Ｓ５４ｄ及び受信デジタル信号取込み完了信号Ｓ
６１ａに基づき、位相ずれを検出してその位相ずれ信号
Ｓ５５ｃを状態カウンタ５３へ出力する機能を有し、リ
セット付きＤ−ＦＦ５５ａと、該リセット付きＤ−ＦＦ
５５ａの出力Ｓ５５ａとＤ−ＦＦ５４ｄの出力Ｓ５４ｄ
との否定論理和をとってＤ／Ａ変換タイミング信号Ｓ５
０を出力するＮＯＲゲート５５ｂと、Ｄ／Ａ変換タイミ
ング信号Ｓ５０と受信デジタル信号取込み完了信号Ｓ６
１ａの否定論理積をとって位相ずれ信号Ｓ５５ｃを出力
するＮＡＮＤゲート５５ｃとで、構成されている。
の出力Ｓ５４ｄ及び受信デジタル信号取込み完了信号Ｓ
６１ａに基づき、位相ずれを検出してその位相ずれ信号
Ｓ５５ｃを状態カウンタ５３へ出力する機能を有し、リ
セット付きＤ−ＦＦ５５ａと、該リセット付きＤ−ＦＦ
５５ａの出力Ｓ５５ａとＤ−ＦＦ５４ｄの出力Ｓ５４ｄ
との否定論理和をとってＤ／Ａ変換タイミング信号Ｓ５
０を出力するＮＯＲゲート５５ｂと、Ｄ／Ａ変換タイミ
ング信号Ｓ５０と受信デジタル信号取込み完了信号Ｓ６
１ａの否定論理積をとって位相ずれ信号Ｓ５５ｃを出力
するＮＡＮＤゲート５５ｃとで、構成されている。
【００２５】図５は、図１及び図４の動作を示すタイム
チャートであり、この図を参照しつつ、図１のコーデッ
クの動作を説明する。まず、図１のコーデックの全体の
動作を説明する。図１の送信側において、送信同期信号
ＳＹａが送信ＰＬＬ回路３０及び送信コントローラ４３
に入力されると共に、共通クロック信号ＣＫが送信コン
トローラ４３及び受信コントローラ６１に入力される
と、該送信ＰＬＬ回路３０では、入力された送信同期信
号ＳＹａに基づき高速のクロック信号Ｓ３０ａ，Ｓ３０
ｂ，Ｓ３０ｃを生成し、該クロック信号Ｓ３０ａを送信
コントローラ４３へ、クロック信号Ｓ３０ｂを送信フイ
ルタ４１及び受信フイルタ６３へ、クロック信号Ｓ３０
ｃを受信タイミング発生回路５０へ、それぞれ供給す
る。送信フイルタ４１では、送信すべきアナログ信号Ａ
ｉをクロック信号Ｓ３０ｂに基づきフイルタ処理し、Ａ
／Ｄ変換器４２へ送る。Ａ／Ｄ変換器４２では、送信コ
ントローラ４３から供給されるクロック信号Ｓ４３に基
づき、送信フイルタ４１の出力をデジタル信号に変換
し、該送信コントローラ４３へ送る。送信コントローラ
４３は、共通クロック信号ＣＫに基づき、Ａ／Ｄ変換器
４２からのデジタル信号Ｄｏを外部へ出力する。
チャートであり、この図を参照しつつ、図１のコーデッ
クの動作を説明する。まず、図１のコーデックの全体の
動作を説明する。図１の送信側において、送信同期信号
ＳＹａが送信ＰＬＬ回路３０及び送信コントローラ４３
に入力されると共に、共通クロック信号ＣＫが送信コン
トローラ４３及び受信コントローラ６１に入力される
と、該送信ＰＬＬ回路３０では、入力された送信同期信
号ＳＹａに基づき高速のクロック信号Ｓ３０ａ，Ｓ３０
ｂ，Ｓ３０ｃを生成し、該クロック信号Ｓ３０ａを送信
コントローラ４３へ、クロック信号Ｓ３０ｂを送信フイ
ルタ４１及び受信フイルタ６３へ、クロック信号Ｓ３０
ｃを受信タイミング発生回路５０へ、それぞれ供給す
る。送信フイルタ４１では、送信すべきアナログ信号Ａ
ｉをクロック信号Ｓ３０ｂに基づきフイルタ処理し、Ａ
／Ｄ変換器４２へ送る。Ａ／Ｄ変換器４２では、送信コ
ントローラ４３から供給されるクロック信号Ｓ４３に基
づき、送信フイルタ４１の出力をデジタル信号に変換
し、該送信コントローラ４３へ送る。送信コントローラ
４３は、共通クロック信号ＣＫに基づき、Ａ／Ｄ変換器
４２からのデジタル信号Ｄｏを外部へ出力する。
【００２６】受信側において、受信同期信号ＳＹｂが受
信コントローラ６１に入力されると、該受信コントロー
ラ６１では、共通クロック信号ＣＫに基づき、受信され
たデジタル信号Ｄｉを取込み、そのデジタル信号Ｄｉの
取込みが完了すると、受信デジタル信号取込み完了信号
Ｓ６１ａを受信タイミング発生回路５０へ与える。受信
タイミング発生回路５０は、送信ＰＬＬ回路３０からの
クロック信号Ｓ３０ｃと受信デジタル信号取込み完了信
号Ｓ６１ａとに基づき、Ｄ／Ａ変換タイミング信号Ｓ５
０を生成し、それを受信コントローラ６１を介してＤ／
Ａ変換器６２へ送る。Ｄ／Ａ変換器６２は、Ｄ／Ａ変換
タイミング信号Ｓ５０に基づき、受信コントローラ６１
で取込まれたデジタル信号Ｄｉをアナログ信号に変換
し、受信フイルタ６３へ送る。受信フイルタ６３は、送
信ＰＬＬ回路３０からのクロック信号Ｓ３０ｂに基づ
き、Ｄ／Ａ変換器６２の出力のフイルタ処理を行ってそ
のフイルタ処理後のアナログ信号Ａｏを出力する。
信コントローラ６１に入力されると、該受信コントロー
ラ６１では、共通クロック信号ＣＫに基づき、受信され
たデジタル信号Ｄｉを取込み、そのデジタル信号Ｄｉの
取込みが完了すると、受信デジタル信号取込み完了信号
Ｓ６１ａを受信タイミング発生回路５０へ与える。受信
タイミング発生回路５０は、送信ＰＬＬ回路３０からの
クロック信号Ｓ３０ｃと受信デジタル信号取込み完了信
号Ｓ６１ａとに基づき、Ｄ／Ａ変換タイミング信号Ｓ５
０を生成し、それを受信コントローラ６１を介してＤ／
Ａ変換器６２へ送る。Ｄ／Ａ変換器６２は、Ｄ／Ａ変換
タイミング信号Ｓ５０に基づき、受信コントローラ６１
で取込まれたデジタル信号Ｄｉをアナログ信号に変換
し、受信フイルタ６３へ送る。受信フイルタ６３は、送
信ＰＬＬ回路３０からのクロック信号Ｓ３０ｂに基づ
き、Ｄ／Ａ変換器６２の出力のフイルタ処理を行ってそ
のフイルタ処理後のアナログ信号Ａｏを出力する。
【００２７】次に、図４に示す受信タイミング発生回路
５０の動作を説明する。送信ＰＬＬ回路３０から出力さ
れたクロック信号Ｓ３０ｃが受信タイミング発生回路５
０に入力されると、分周器５２内のＤ−ＦＦ５２ａで該
クロック信号Ｓ３０ｃが２分周され、さらに後段のＤ−
ＦＦ５２ｂで４分周され、それらの分周出力Ｓ５２ａ，
Ｓ５２ｂが一致検出回路５４へ送られる。一致検出回路
５４は、分周器５２の出力Ｓ５２ａ，Ｓ５２ｂと状態カ
ウンタ５３の出力Ｓ５３ａ，Ｓ５３ｂとの一致／不一致
を検出し、一致の時には反転出力（“０”出力）Ｓ５４
ｄを位相ずれ検出回路５５へ与える。位相ずれ検出回路
５５は、受信コントローラ６１からの受信デジタル信号
取込み完了信号Ｓ６１ａと、一致検出回路５４の出力Ｓ
５４ｄとが、同時に現われた時に、位相ずれ信号Ｓ５５
ｃを状態カウンタ５３へ出力する。状態カウンタ５３
は、位相ずれ信号Ｓ５５ｃを入力クロックとしてそれを
カウントし、そのカウント結果の出力Ｓ５３ａ，Ｓ５３
ｂを一致検出回路５４へ与える。
５０の動作を説明する。送信ＰＬＬ回路３０から出力さ
れたクロック信号Ｓ３０ｃが受信タイミング発生回路５
０に入力されると、分周器５２内のＤ−ＦＦ５２ａで該
クロック信号Ｓ３０ｃが２分周され、さらに後段のＤ−
ＦＦ５２ｂで４分周され、それらの分周出力Ｓ５２ａ，
Ｓ５２ｂが一致検出回路５４へ送られる。一致検出回路
５４は、分周器５２の出力Ｓ５２ａ，Ｓ５２ｂと状態カ
ウンタ５３の出力Ｓ５３ａ，Ｓ５３ｂとの一致／不一致
を検出し、一致の時には反転出力（“０”出力）Ｓ５４
ｄを位相ずれ検出回路５５へ与える。位相ずれ検出回路
５５は、受信コントローラ６１からの受信デジタル信号
取込み完了信号Ｓ６１ａと、一致検出回路５４の出力Ｓ
５４ｄとが、同時に現われた時に、位相ずれ信号Ｓ５５
ｃを状態カウンタ５３へ出力する。状態カウンタ５３
は、位相ずれ信号Ｓ５５ｃを入力クロックとしてそれを
カウントし、そのカウント結果の出力Ｓ５３ａ，Ｓ５３
ｂを一致検出回路５４へ与える。
【００２８】図５に示すように、時刻ｔ-4，ｔ-3，
ｔ-2，ｔ-1，ｔ1 ，ｔ2 ，ｔ3 ，…，ｔn+1 ，ｔn+2 ，
ｔn+3 ，…において、送信ＰＬＬ回路３０からクロック
信号Ｓ３０ｃが入力され、それが分周器５２で分周され
てその分周出力Ｓ５２ａ，Ｓ５２ｂが一致検出回路５４
へ送られる。状態カウンタ５３の出力Ｓ５３ｂ，Ｓ５３
ａが“００”の状態で始まったとすると、該一致検出回
路５４から時刻ｔ-4，ｔ1の時に出力Ｓ５４ｄが出る。
図５では、時刻ｔ1 の時に受信デジタル信号取込み完了
信号Ｓ６１ａが位相ずれ検出回路５５に入力されている
ので、該位相ずれ検出回路５５から位相ずれ信号Ｓ５５
ｃが状態カウンタ５３へ出力され、該状態カウンタ５３
の出力Ｓ５３ｂ，Ｓ５３ａが“０１”となる。これ以
降、一致検出回路５４は、分周器５２の出力Ｓ５２ｂ，
Ｓ５２ａが“０１”の時に出力Ｓ５４ｄを出す。
ｔ-2，ｔ-1，ｔ1 ，ｔ2 ，ｔ3 ，…，ｔn+1 ，ｔn+2 ，
ｔn+3 ，…において、送信ＰＬＬ回路３０からクロック
信号Ｓ３０ｃが入力され、それが分周器５２で分周され
てその分周出力Ｓ５２ａ，Ｓ５２ｂが一致検出回路５４
へ送られる。状態カウンタ５３の出力Ｓ５３ｂ，Ｓ５３
ａが“００”の状態で始まったとすると、該一致検出回
路５４から時刻ｔ-4，ｔ1の時に出力Ｓ５４ｄが出る。
図５では、時刻ｔ1 の時に受信デジタル信号取込み完了
信号Ｓ６１ａが位相ずれ検出回路５５に入力されている
ので、該位相ずれ検出回路５５から位相ずれ信号Ｓ５５
ｃが状態カウンタ５３へ出力され、該状態カウンタ５３
の出力Ｓ５３ｂ，Ｓ５３ａが“０１”となる。これ以
降、一致検出回路５４は、分周器５２の出力Ｓ５２ｂ，
Ｓ５２ａが“０１”の時に出力Ｓ５４ｄを出す。
【００２９】次に、受信デジタル信号取込み完了信号Ｓ
６１ａが位相ずれ検出回路５５に入力される時刻ｔn+1
では、一致検出回路５４の出力Ｓ５４ｄが出ないので、
位相ずれ検出回路５５の位相ずれ信号Ｓ５５ｃも出力さ
れず、状態カウンタ５３が“０１”を保持している。そ
して、位相ずれ検出回路５５のＮＯＲゲート５５ｂから
出力されるＤ／Ａ変換タイミング信号Ｓ５０を、図１の
Ｄ／Ａ変換器６２の変換信号として使うことにより、送
信ＰＬＬ回路３０のクロック信号Ｓ３０ｃに同期したＤ
／Ａ変換器６２の出力が得られ、その後段の受信フイル
タ６３のクロックとして送信ＰＬＬ回路３０で発生させ
たクロック信号Ｓ３０ｂを用いることができる。
６１ａが位相ずれ検出回路５５に入力される時刻ｔn+1
では、一致検出回路５４の出力Ｓ５４ｄが出ないので、
位相ずれ検出回路５５の位相ずれ信号Ｓ５５ｃも出力さ
れず、状態カウンタ５３が“０１”を保持している。そ
して、位相ずれ検出回路５５のＮＯＲゲート５５ｂから
出力されるＤ／Ａ変換タイミング信号Ｓ５０を、図１の
Ｄ／Ａ変換器６２の変換信号として使うことにより、送
信ＰＬＬ回路３０のクロック信号Ｓ３０ｃに同期したＤ
／Ａ変換器６２の出力が得られ、その後段の受信フイル
タ６３のクロックとして送信ＰＬＬ回路３０で発生させ
たクロック信号Ｓ３０ｂを用いることができる。
【００３０】以上のように、本実施例では、従来の受信
ＰＬＬ回路に代えて受信タイミング発生回路５０を設
け、送信フイルタ４１及び受信フイルタ６３用の高速の
クロック信号Ｓ３０ｂは送信ＰＬＬ回路３０から共通に
供給するようにしている。つまり、１個の送信ＰＬＬ回
路３０だけで、送信及び受信の異なるタイミングのクロ
ック信号を発生させるようにしているので、非同期クロ
ックの干渉によるＳ／Ｎ特性の劣化を防止できる。しか
も、受信タイミング発生回路５０は、従来の受信ＰＬＬ
回路に比べて回路規模が小さいので、ＬＳＩ化等の時の
チップ占有面積を削減でき、消費電力も少なくできる。
ＰＬＬ回路に代えて受信タイミング発生回路５０を設
け、送信フイルタ４１及び受信フイルタ６３用の高速の
クロック信号Ｓ３０ｂは送信ＰＬＬ回路３０から共通に
供給するようにしている。つまり、１個の送信ＰＬＬ回
路３０だけで、送信及び受信の異なるタイミングのクロ
ック信号を発生させるようにしているので、非同期クロ
ックの干渉によるＳ／Ｎ特性の劣化を防止できる。しか
も、受信タイミング発生回路５０は、従来の受信ＰＬＬ
回路に比べて回路規模が小さいので、ＬＳＩ化等の時の
チップ占有面積を削減でき、消費電力も少なくできる。
【００３１】なお、本発明は上記実施例に限定されず、
例えば、共通クロック信号ＣＫ等の周波数を他の周波数
に変えたり、送信ＰＬＬ回路３０や受信タイミング発生
回路５０を図３あるいは図４以外の回路構成にする等、
種々の変形が可能である。
例えば、共通クロック信号ＣＫ等の周波数を他の周波数
に変えたり、送信ＰＬＬ回路３０や受信タイミング発生
回路５０を図３あるいは図４以外の回路構成にする等、
種々の変形が可能である。
【００３２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、従来の受信ＰＬＬ回路に代えて受信タイミン
グ発生回路を設け、送信フイルタ及び受信フイルタ用の
高速のクロック信号を送信ＰＬＬ回路から共通に供給す
るようにしたので、非同期クロックの干渉によるＳ／Ｎ
比の特性劣化を防止できる。しかも、受信タイミング発
生回路は従来の受信ＰＬＬ回路に比べて回路規模を小さ
くできるので、ＬＳＩ化等の際のチップ占有面積を削減
できると共に消費電力も少なくできる。
によれば、従来の受信ＰＬＬ回路に代えて受信タイミン
グ発生回路を設け、送信フイルタ及び受信フイルタ用の
高速のクロック信号を送信ＰＬＬ回路から共通に供給す
るようにしたので、非同期クロックの干渉によるＳ／Ｎ
比の特性劣化を防止できる。しかも、受信タイミング発
生回路は従来の受信ＰＬＬ回路に比べて回路規模を小さ
くできるので、ＬＳＩ化等の際のチップ占有面積を削減
できると共に消費電力も少なくできる。
【００３３】第２の発明によれば、受信タイミング発生
回路を分周回路、状態カウンタ、一致検出回路、及び位
相ずれ検出回路で構成したので、簡単な回路構成で、受
信タイミング発生機能を実現できる。
回路を分周回路、状態カウンタ、一致検出回路、及び位
相ずれ検出回路で構成したので、簡単な回路構成で、受
信タイミング発生機能を実現できる。
【図１】本発明の実施例を示すコーデックの構成ブロッ
ク図である。
ク図である。
【図２】従来のコーデックの構成ブロック図である。
【図３】図１に示す送信ＰＬＬ回路の構成ブロック図で
ある。
ある。
【図４】図１に示す受信タイミング発生回路の回路図で
ある。
ある。
【図５】図１及び図４の動作を示すタイムチャートであ
る。
る。
３０ 送信ＰＬＬ回路 ４１ 送信フイルタ ４２ Ａ／Ｄ変換器 ４３ 送信コントローラ ５０ 受信タイミング発生回路 ５２ 分周器 ５３ 状態カウンタ ５４ 一致検出回路 ５５ 位相ずれ検出回路 ６１ 受信コントローラ ６２ Ｄ／Ａ変換器 ６３ 受信フイルタ
Claims (2)
- 【請求項１】 送信同期信号に基づき複数のクロック信
号を生成する送信ＰＬＬ回路と、 スイッチドキャパシタで構成され、前記送信ＰＬＬ回路
の出力に基づき入力アナログ信号のフイルタ処理を行う
送信フイルタと、 前記送信フイルタの出力をデジタル信号に変換するアナ
ログ／デジタル変換器と、 共通クロック信号、前記送信同期信号、及び前記送信Ｐ
ＬＬ回路の出力に基づき、前記送信フイルタ及びアナロ
グ／デジタル変換器を制御すると共に該アナログ／デジ
タル変換器の出力を所定のタイミングで外部へ出力する
送信コントローラと、 前記送信ＰＬＬ回路の出力及び受信デジタル信号取込み
完了信号に基づき、デジタル／アナログ変換タイミング
信号を発生する受信タイミング発生回路と、 前記共通クロック信号及び受信同期信号を入力し、該共
通クロック信号に基づき受信デジタル信号を取込んで前
記受信デジタル信号取込み完了信号を前記受信タイミン
グ発生回路へ与える受信コントローラと、 前記受信コントローラで制御され、該受信コントローラ
で取込まれた受信デジタル信号を前記デジタル／アナロ
グ変換タイミング信号によってアナログ信号に変換する
デジタル／アナログ変換器と、 前記受信コントローラで制御されるスイッチドキャパシ
タで構成され、前記送信ＰＬＬ回路の出力に基づき前記
デジタル／アナログ変換器の出力のフイルタ処理を行う
受信フイルタとを、 備えたことを特徴とするコーデック。 - 【請求項２】 請求項１記載のコーデックにおいて、 前記受信タイミング発生回路は、前記送信ＰＬＬ回路の
出力を分周する分周器と、位相ずれ信号を計数する状態
カウンタと、前記分周器の出力と前記状態カウンタの出
力との一致／不一致を検出して一致の時に出力を出す一
致検出回路と、前記受信デジタル信号取込み完了信号及
び一致検出回路の出力に基づき位相ずれを検出して前記
位相ずれ信号を出力する位相ずれ検出回路とで、構成し
たことを特徴とするコーデック。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044894A JP2809541B2 (ja) | 1992-03-02 | 1992-03-02 | コーデック |
| EP93103244A EP0559123B1 (en) | 1992-03-02 | 1993-03-01 | Codec |
| DE69305761T DE69305761T2 (de) | 1992-03-02 | 1993-03-01 | Koder-Dekoder |
| US08/302,235 US5432513A (en) | 1992-03-02 | 1994-09-08 | Codec |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044894A JP2809541B2 (ja) | 1992-03-02 | 1992-03-02 | コーデック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252151A true JPH05252151A (ja) | 1993-09-28 |
| JP2809541B2 JP2809541B2 (ja) | 1998-10-08 |
Family
ID=12704193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044894A Expired - Fee Related JP2809541B2 (ja) | 1992-03-02 | 1992-03-02 | コーデック |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5432513A (ja) |
| EP (1) | EP0559123B1 (ja) |
| JP (1) | JP2809541B2 (ja) |
| DE (1) | DE69305761T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5950151A (en) * | 1996-02-12 | 1999-09-07 | Lucent Technologies Inc. | Methods for implementing non-uniform filters |
| TW452956B (en) | 2000-01-04 | 2001-09-01 | Siliconware Precision Industries Co Ltd | Heat dissipation structure of BGA semiconductor package |
| US6754295B1 (en) | 2000-04-07 | 2004-06-22 | Comrex Corporation | Method and apparatus for synchronizing data transmission and reception over a network |
| JP2001339719A (ja) * | 2000-05-24 | 2001-12-07 | Thine Electronics Inc | ディジタル画像伝送用符号化器 |
| US7254172B1 (en) * | 2002-04-04 | 2007-08-07 | Cirrus Logic, Inc | Filter control for varying data rate communication channels |
| TWI259662B (en) * | 2005-05-18 | 2006-08-01 | Ite Tech Inc | Signal converting apparatus for integrated analog-to-digital converter and digital-to-analog converter and integrator unit thereof |
| US8522087B2 (en) | 2011-02-02 | 2013-08-27 | Micron Technology, Inc. | Advanced converters for memory cell sensing and methods |
| US9083378B2 (en) * | 2013-06-24 | 2015-07-14 | Intel Corporation | Dynamic compression/decompression (CODEC) configuration |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906488A (en) * | 1974-02-14 | 1975-09-16 | Univ California | Reversible analog/digital (digital/analog) converter |
| DE2856955C2 (de) * | 1977-08-02 | 1986-01-09 | Western Electric Co., Inc., New York, N.Y. | Verfahren und Vorrichtung zur Digital-Analog- und Analog-Digital-Umwandlung |
| JPS63107237A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 信号処理装置 |
| JPS63211826A (ja) * | 1987-02-27 | 1988-09-02 | Hitachi Ltd | 半導体集積回路装置 |
| US4815099A (en) * | 1987-07-30 | 1989-03-21 | Iwatsu Electric Co., Ltd. | Data circuit-terminating equipment |
| JPH0440030A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 信号送受信装置 |
| EP0477455B1 (en) * | 1990-09-28 | 1996-06-19 | International Business Machines Corporation | Data circuit terminating equipment (DCE) including timing arrangement circuits controlled by processing means |
| JP2766083B2 (ja) * | 1991-01-22 | 1998-06-18 | 日本電気アイシーマイコンシステム株式会社 | コーデック |
| US5278865A (en) * | 1992-05-08 | 1994-01-11 | At&T Bell Laboratories | Timing recovery scheme for a transceiver using a single sample clock source for transmitting and receiving signals |
-
1992
- 1992-03-02 JP JP4044894A patent/JP2809541B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-01 EP EP93103244A patent/EP0559123B1/en not_active Expired - Lifetime
- 1993-03-01 DE DE69305761T patent/DE69305761T2/de not_active Expired - Fee Related
-
1994
- 1994-09-08 US US08/302,235 patent/US5432513A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69305761D1 (de) | 1996-12-12 |
| EP0559123B1 (en) | 1996-11-06 |
| EP0559123A3 (en) | 1993-10-20 |
| EP0559123A2 (en) | 1993-09-08 |
| DE69305761T2 (de) | 1997-06-12 |
| US5432513A (en) | 1995-07-11 |
| JP2809541B2 (ja) | 1998-10-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980721 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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