JPH09181713A - 高速ディジタルデータ・リタイミング装置 - Google Patents

高速ディジタルデータ・リタイミング装置

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JPH09181713A
JPH09181713A JP31611296A JP31611296A JPH09181713A JP H09181713 A JPH09181713 A JP H09181713A JP 31611296 A JP31611296 A JP 31611296A JP 31611296 A JP31611296 A JP 31611296A JP H09181713 A JPH09181713 A JP H09181713A
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ジュン ヒーヨン
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KANKOKU DENKI TSUSHIN KOUSHIYA
KANKOKU DENSHI TSUSHIN KENKYUSHO
KOREA TELECOMMUN
Electronics and Telecommunications Research Institute ETRI
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KANKOKU DENKI TSUSHIN KOUSHIYA
KANKOKU DENSHI TSUSHIN KENKYUSHO
KOREA TELECOMMUN
Electronics and Telecommunications Research Institute ETRI
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

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  • Signal Processing (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【課題】高速に伝送される２進データビットに対してリ
タイミングクロックパルスとデータビットの遅延差異の
ための静的スキューと、時間と温度との変化による動的
スキューとが存在しても、データを安定的にリタイミン
グする。 【解決手段】外部入力クロックパルスからｎ位相のｎ個
の多重位相クロックパルスを生成する手段201と；この
ｎ個の多重位相クロックパルスの中、外部から入力され
るデータビット間隔の中央に近接して遷移が発生するク
ロックパルスを１個以上選択するための制御信号を出力
する手段202と；多重位相クロックパルスとリタイミン
グクロックパルス選択信号とを受けて、外部から入力さ
れたデータビット間隔の中央でリタイミングクロックパ
ルスの遷移が発生するように、リタイミングクロックパ
ルスを合成する手段203と；この合成されたリタイミン
グクロックパルスを用いて外部入力データをリタイミン
グする手段204とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速で伝送される
２進データビットに対して、リタイミングクロックパル
スとデータビットとの遅延の差異による静的スキュー
（Static skew)と、時間および温度の変化による動的ス
キュー（Dynamic skew)とが存在するとしても、データ
を安定的にリタイミングすることができる高速ディジタ
ルデータ・リタイミング装置に関するものである。
【０００２】
【従来の技術】従来、データが高速で伝送されるディジ
タルシステムでは、全体のシステムがシステムクロック
パルスに同期して動作する場合が多い。
【０００３】この場合、データとクロックパルスとの位
相が適切でない場合（すなわち、データの遷移（エッ
ジ：edge）とクロックパルスの遷移とがフリップフロッ
プの設定および遅延時間を満足するほど充分に離れてい
ない場合）、量子化条件が発生し、データを安定にリタ
イミングすることができない。
【０００４】上記問題点を解決するためにＰＬＬ（Phas
e Locked Loop)構造を利用したクロックパルス復旧方式
［Ｃ．Ｐ．Ｓｕｍｍｅｒ（米国特許第８０３９８７４
号）、Ｍ．Ｂｅｌｋｉｎ（米国特許第４４００６６７
号）、Ｃ．Ｒ．Ｈｏｇｇｅ（米国特許第４５３５４５９
号）］が開発された。この方法は、高速データ伝送時に
データを安定にリタイミングすることはできるが、一般
的に構成が複雑で、電圧制御発振器（Voltage controll
ed oscillator)、低域濾波器（Low Pass Filter)等のア
ナログ部品が使用されるので、集積化が難しく非経済的
であるという問題点があった。
【０００５】これを克服するために、４個の位相（０
°、９０°、１８０°、２７０°）を有した外部クロッ
クパルスを生成し、データの遷移部分を検出する。この
検出結果を用いて制御信号を生成し、順次的な位相遅延
を有するデータの中、外部のクロックパルスの位相に適
合な遅延データを選択することにより、外部クロックパ
ルスにデータを整列（align)させる方法が考案された。
【０００６】しかし、４個の位相を有したクロックパル
スを用いるため、周波数が上昇するのにつれてクロック
パルスの生成が難しくなる。［R.R.Cordell(IEEE journ
al of solid-state circuits, vol２３、No２、1988)］ これを解決するため、外部クロックパルスと位相とが反
対であるクロックパルスだけ、すなわち、２個の位相を
有したクロックパルスだけを用いてデータ整列させる方
法が提案されているが、この場合には、逆位相クロック
パルスを用いるため、システムのタイミング余裕（ｔｉ
ｍｉｎｇ ｍａｒｇｉｎ）が低下するという短所があ
り、システム全体の動作周波数を低下させるという問題
があった［Ｒ．Ｒ．Ｃｏｒｄｅｌｌ（米国特許４８２１
２９６）］。
【０００７】
【発明が解決しようとする課題】これを改善するため
に、遅延素子を用いて複数の位相のクロックパルスを生
成することによって単一位相の外部クロックパルスだけ
を使っても良い方法が開発された［Ｓ．Ｗ．Ｌｏｗｒｅ
ｙ（米国特許第５２７８８７３号）］。
【０００８】図１は、上記の従来の２進データ・リタイ
ミング装置の構成図であって、１０１は、遷移検出器
（Edge Detector)、１０２は増減制御器（Increment-De
crement Controller)、１０３は両位相シフトレジスタ
（二つの位相によって動作するシフトレジスタ）および
多重化器（D/DD register & multiplexer)である。上記
遷移検出器１０１は、外部クロックパルスを複数段（st
ep）でなる遅延素子を用いて遅延させることによって多
数の位相の外部クロックパルスを生成し、これを用いて
データの遷移が発生する部分を検出する。
【０００９】上記制御信号生成器１０２は、検出された
データの遷移検出信号を用いて両位相シフトレジスタお
よび多重化器を制御するためのup／down制御信号を生成
し、両位相シフトレジスタおよび多重化器１０３は、制
御信号生成器からup／down制御信号を入力し、両位相シ
フトレジスタから外部クロックパルス（Local clock）
の位相に同期されたデータを選択し、多重化器を介して
これを出力する。
【００１０】ところで、上記の方法は複数の位相のクロ
ックパルスが不必要だという長所はあるが（すなわち、
一つの位相のクロックパルスだけを利用する）、上述の
いろいろの方法のように非周期的な無作為（random）デ
ータを遅延素子を用いて遅延させることによって、シス
テムの性能がデータのパターンに依存することになり
（Data pattern-dependent)、データの位相に一定時間
以上連続的に差異（揺れ：wander）が発生し、あらかじ
めきめておいた遅延限界を越える場合、初期化しなけれ
ばならないので、データの損失が発生するため、システ
ムが故障状態（Fault state)に陥るという問題点があ
る。
【００１１】本発明の目的は、高速に伝送される２進デ
ータビットに対してリタイミングクロックパルスとデー
タビットの遅延差異のための静的スキュー（Static ske
w)と、時間と温度との変化による動的スキュー（Dynami
c skew)とが存在しても、データを安定的にリタイミン
グすることができる高速ディジタルデータ・リタイミン
グ装置を提供することにある。
【００１２】
【課題を解決するための手段】上記のような問題点を解
決するために案出された本発明は、周期的で規則的な外
部クロックパルスを、遅延素子を用いて遅延させること
によって、システムの性能がデータのパターンに依存せ
ず（Data pattern-independent)になり、データの位相
に一定時間以上連続的に差異が発生する揺れが発生して
も、緩衝バッファー(elastic buffer)を用いてこれを吸
収することができるので、データの損失が発生しないた
めシステムが故障状態にならず、量子化（metastabilit
y)状態が発生する場合も、これを確率的にかなり減らせ
ることができる。
【００１３】上記目的を達成するために本発明は、外部
から入力されるクロックパルスを用いて、ｎ（ｎは自然
数）個の位相を有したｎ個の多重位相クロックパルスを
生成する多重位相クロックパルス生成手段と；上記多重
位相クロックパルス生成手段から生成した多重位相クロ
ックパルスを入力し、ｎ個の多重位相クロックパルスの
中、外部から入力されるデータビット間隔の中央に近接
して、遷移が発生するクロックパルスを１個以上選択す
るための制御信号を出力するリタイミングクロックパル
ス選択信号生成手段と；上記多重位相クロックパルス生
成手段の多重位相クロックパルスと、上記リタイミング
クロックパルス選択信号生成手段のリタイミングクロッ
クパルス選択信号を入力に受け入れ、外部から入力され
たデータビット間隔の中央でリタイミングクロックパル
スの遷移が発生するようにリタイミングクロックパルス
を合成するリタイミングクロックパルス合成手段と；上
記リタイミングクロックパルス合成手段の合成されたリ
タイミングクロックパルスを用いて外部から入力された
データをリタイミングするデータ・リタイミング手段と
を備えることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付された図面の図２以下
を参考として本発明の一実施の形態を説明する。
【００１５】図２は、本発明によるデータ・リタイミン
グ装置の全体ブロック構成図であって、図面において、
２０１は、多重位相クロックパルス生成部、２０２は、
リタイミングクロックパルス選択信号生成部、２０３
は、データクロックパルス合成部、２０４はデータ・リ
タイミング部、２０５は緩衝バッファー部を各々示して
いる。
【００１６】図面に示したように、多重位相クロックパ
ルス生成部２０１は、外部から入力されるクロックパル
スを用いて、ｎ個の位相を有したｎ個の多重位相クロッ
クパルスを生成し、上記多重位相クロックパルスの１番
目のクロックパルスと最後のクロックパルスとの位相の
差異は、外部から入力されるクロックパルスの周期
（Ｔ）より大きいか同じ（上記多重位相クロックパルス
の任意のクロックパルスと、そのすぐ次のクロックパル
スとの位相差異であるＰが（Ｐ＞Ｔ／（ｎ−１））を満
足する）ｎ個の位相を有した、ｎ個の多重位相クロック
パルスを生成する。
【００１７】リタイミングクロックパルス選択信号生成
部２０２は、上記多重位相クロックパルス生成部２０１
で生成した多重位相クロックパルスを入力してｎ個の多
重位相クロックパルスの中、外部から入力されるデータ
ビット間隔（unit interval)の中央に近接して、遷移
（クロックパルスの上昇遷移でリタイミングをする場合
は上昇遷移であり、クロックパルスの下降遷移でリタイ
ミングする場合は下降遷移）が発生するクロックパルス
を１個以上選択するための制御信号を出力する。
【００１８】リタイミングクロックパルス合成部２０３
は、上記多重位相クロックパルス生成部２０１の多重位
相クロックパルスと、上記リタイミングクロックパルス
選択信号生成手段のリタイミングクロックパルス選択信
号を入力に受け入れ、外部から入力されたデータビット
間隔（unit interval)の中央でデータクロックパルスの
遷移が発生するように、リタイミングクロックパルスを
合成する。
【００１９】データ・リタイミング部２０４は、上記リ
タイミングクロックパルス合成部２０３の合成されたリ
タイミングクロックパルスを用いて外部から入力された
データをリタイミングする。データ・リタイミング部２
０４は、Ｄ−フリップフロック等により構成することが
できる。
【００２０】緩衝バッファー（elastic buffer)部２０
５は、外部から入力されるデータの位相が外部から入力
されるクロックパルスの位相に対して正の値、または負
の値で外部から入力されるクロックパルスの１周期以上
に徐々に変る際（wander)、これを吸収してスリップ（s
lip)が発生しないようにし、上記リタイミングクロック
パルス合成部２０３の合成されたリタイミングクロック
パルスでリタイミングされたデータを外部から入力され
るクロックパルスで再びリタイミングし、最終的にリタ
イミングされたデータが外部から入力されるクロックパ
ルスの位相に同期されるようにして出力する。緩衝バッ
ファー２０５は、ＦＩＦＯフリップフロップ等により構
成することができる。
【００２１】図３は本発明による多重位相クロック生成
部２０１の一実施の形態を示す図であって、図面におい
て、３０１，３０２，…，３０［（ｎ／２）−１］，３
０（ｎ／２）は、１個の定位相クロックパルスと１個の
逆位相クロックパルスを生成する正位相クロック生成単
位モジュールであり、３１１は、入力を一定時間遅延さ
せて出力する遅延素子（delay)であり、３２１，３２２
はインバータ（inverter)である。
【００２２】図面に示したように、外部から入力された
クロックは、一番目の段の正位相クロック生成単位モジ
ュール３０１に入力され、遅延器３１１を介して信号を
遅延させた後、インバータ３２１を用いて１個の定位相
クロックパルス（ＤＣＰ１)と１個の逆位相クロックパ
ルス（ＤＣＰＮ１）とを生成し、上記の正位相クロック
生成単位モジュール３０１で生成された１個の定位相ク
ロックパルス（ＤＣＰ１)を正位相クロック生成単位モ
ジュール３０２の正位相クロック生成単位モジュールで
出力する。
【００２３】上記正位相クロック生成単位モジュール３
０２は、上記正位相クロック生成単位モジュール３０１
から出力した定位相クロックパルス（ＤＣＰ１)を入力
に受け入れ遅延器を介して遅延させた後、２個のインバ
ータを介して１個の定位相クロックパルス（ＤＣＰ２)
と、１個の逆位相クロックパルス（ＤＣＰＮ２）とを生
成し、上記のようにして生成された１個の定位相クロッ
クパルスを正位相クロック生成単位モジュール３０３の
正位相クロック生成単位モジュールで出力する。すなわ
ち、３０ｒ（この時、ｒは（ｎ／２）より小さい自然
数）は、その以前の段［すなわち、３０（ｒ−１）］か
ら生成された定位相クロックを入力にし、遅延素子を用
いて信号を遅延させ、２個のインバータを介して１個の
定位相クロックパルス（ＤＣＰｒ)と１個の逆位相クロ
ックパルス（ＤＣＰＮｒ）とを生成し、上記の３０ｒで
生成された１個の定位相クロックパルス（ＤＣＰｒ)を
次の段［すなわち、３０（ｒ＋１）］に出力する。
【００２４】最後の段である正位相クロック生成単位モ
ジュール（３０（ｎ／２））は、その以前の段（すなわ
ち、３０［（ｎ／２）−１］）で生成された定位相クロ
ック［ＤＣＰ（ｎ／２）−１］を入力にして、１個の定
位相クロックパルス［ＤＣＰ（ｎ／２）］と１個の逆位
相クロックパルス［ＤＣＰＮ（ｎ／２）］とを生成して
外部に出力する。
【００２５】このとき、遅延素子の遅延は全部同一であ
り、任意の段３０ｒにおいての定位相クロックパルス出
力ＤＣＰｒと、その次の段の定位相クロック出力ＤＣＰ
（ｒ−１）の間の位相差Ｐ［または任意の逆位相クロッ
クパルス出力ＤＣＰＮｒとその次の段の逆位相クロック
パルスＤＣＰＮ（ｒ−１）との位相差］は、Ｔ／（ｎ−
１）より大きいか同じである。
【００２６】すなわち、上記の位相差条件（Ｐ＞ Ｔ／
（ｎ−１）を満足させることによって、順次的に一定の
位相差を有して遅延された定位相クロックパルスは、ク
ロックパルスの上昇遷移と下降遷移の間に発生するデー
タの全ての遷移を検出することができ、順次的に一定の
位相差を有して遅延された逆位相クロックパルスは、ク
ロックパルスの下降遷移と上昇遷移との間に発生するデ
ータの全ての遷移を検出することができる。
【００２７】図４は多重位相クロック生成器２０１で出
力する多重位相クロックパルスの主要部分のタイミング
図を示したものであって、ＤＣＰ１，ＣＤＰ２，…，Ｄ
ＣＰ［（ｎ／２）−２］，ＤＣＰ［（ｎ／２）−１］，
ＤＣＰ（ｎ／２）は定位相多重クロックパルスを示して
おり、ＤＣＰＮ１，ＤＣＰＮ２，…，ＤＣＰＮ［（ｎ／
２）−２］，ＤＣＰＮ［（ｎ／２）−１］，ＤＣＰＮ
（ｎ／２）は逆位相多重クロックパルスを各々示してい
る。上記の定位相クロックパルスＤＣＰ１は、外部クロ
ックパルスを遅延素子と２個のインバータとを介して、
外部入力クロックパルスとＰの位相差を有するように遅
延させた信号であり、上記定位相クロックパルスＤＣＰ
２は、上記の定位相クロックパルスＤＣＰ１を遅延素子
と２個のインバータとを介して、すぐ前の段の定位相ク
ロックパルス（ＤＣＰ１）とＰとの位相差異を有するよ
うに遅延させたものである。
【００２８】すなわち、ＤＣＰｒは、前段の定位相クロ
ックパルスＤＣＰ（ｒ−１）を遅延素子と２個のインバ
ータとを用いて上記のすぐ前の段の定位相クロックパル
スであるＤＣＰ（ｒ−１）とＰとの位相差異を有するよ
うに遅延させた信号となる。
【００２９】ＤＣＰ（ｎ／２）は、ＤＣＰ［（ｎ／２）
−１］を遅延素子と２個のインバータとを用いてＰの位
相差で遅延させた信号であって、ＤＣＰ１でＤＣＰ（ｎ
／２）までの位相差が外部入力クロックパルスの半周期
（Ｔ／２）より大きいので、ＤＣＰ１でＤＣＰ（ｎ／
２）の多重定位相クロックパルスは、入力データの上昇
遷移が外部入力クロックの上昇遷移と下降遷移との間
の、どの部分で発生しても全部検出することができる。
上記の逆位相クロックパルスＤＣＰＮ１は、外部クロッ
クパルスを遅延素子と１個のインバータとを介して“Ｐ
−インバータの遅延”の位相差を有するように遅延させ
た信号であり、上記の逆位相クロックパルスＤＣＰＮ２
は、上記の逆位相クロックパルスＤＣＰＮ１を遅延素子
と２個のインバータとを介して、Ｐの位相差異に遅延さ
せたものである。
【００３０】すなわち、ＤＣＰＮｒは（ｒ＝１のとき除
外）、前段の逆位相クロックパルスＤＣＰＮ（ｒ−１）
を遅延素子と２個のインバータとを用いてＰの位相差で
遅延させた信号となる。
【００３１】ＤＣＰＮ（ｎ／２）は、ＤＣＰＮ［（ｎ／
２）−１］を遅延素子と２個のインバータとを用いてＰ
の位相差で遅延させた信号であって、ＤＣＰＮ１からＤ
ＣＰＮ（ｎ／２）までの位相差が、外部入力クロックパ
ルスの半周期（Ｔ／２）より大きいので、ＤＣＰＮ１に
おいて、ＤＣＰＮ（ｎ／２）の多重逆位相クロックパル
スは、入力データ上昇遷移が、外部入力クロックの下降
遷移と上昇遷移との間のどこで発生しても全部検出する
ことができる。
【００３２】図５はクロック選択信号生成部２０２の構
成ブロック図を示したものであって、５０１は、定位相
クロックパルス選択信号生成部、５０２は、逆位相クロ
ックパルス選択信号生成部を各々示している。
【００３３】図面に示したように、定位相クロック選択
信号生成部５０１は、上記の定位相多重位相クロックＤ
ＣＰ１〜ＤＣＰ（ｎ／２）と、外部から入力したデータ
とを入力に受け入れ、ｎ／２個の定位相多重クロックパ
ルスの中で、外部から入力されるデータビット間隔（un
it interval)の中央に近接して遷移（クロックパルスの
上昇遷移でリタイミングをする場合は上昇遷移であり、
クロックパルスの下降遷移でリタイミングする場合は下
降遷移）が発生するクロックパルスを選択するための制
御信号を出力し、逆位相クロック選択信号生成部５０２
は、上記の逆位相多重位相クロックＤＣＰＮ１〜ＤＣＰ
Ｎ（ｎ／２）と外部から入力したデータとを入力に受け
入れ、ｎ／２個の逆位相多重クロックパルスの中、外部
から入力されるデータビット間隔（unit interval)の中
央に近接して、遷移（クロックパルスの上昇遷移でリタ
イミングする場合は上昇遷移であり、クロックパルスの
下降遷移でリタイミングする場合には下降遷移）が発生
するクロックパルスを１個以上選択するための制御信号
を出力する。
【００３４】図６は本発明によるクロックパルス選択信
号生成部２０２の一実施の形態であって、図５の定位相
クロック選択信号生成部と逆位相クロックパルス信号生
成部に共通に用いられ、６０１、６０２、６０３、…、
６０［（ｎ／２）−２］、６０［（ｎ／２）−１］、６
０（ｎ／２）と６２１、６２２、…、６２（ｎ−２）
は、Ｄフリップフロップを示しており、６１１、６１
２、…、６（ｎ−２）はクロックパルス選択信号生成回
路部を示している。
【００３５】図面に示している、Ｄフリップフロップ６
０１、６０２、６０３、…、６０［（ｎ／２）−２］、
６０［（ｎ／２）−１］、６０（ｎ／２）は、上記多重
位相クロックパルス生成部２０１で出力した定位相クロ
ックパルス［ＤＣＰ１、ＤＣＰ２、…、ＤＣＰ［（ｎ／
２）−２］、ＤＣＰ［（ｎ／２）−１］、ＤＣＰ（ｎ／
２）］と、または逆位相のクロックパルス［ＤＣＰＮ
１、ＤＣＰＮ２、…、ＤＣＰＮ［（ｎ／２）−２］、Ｄ
ＣＰＮ［（ｎ／２）−１］、ＤＣＰＮ（ｎ／２）］を各
々Ｄフリップフロップのデータ入力（Ｄ）に受け入れ、
これを外部から入力したデータをクロックパルスとして
用いてリタイミングして出力する｛Ａ１、Ａ２、Ａ３、
…、Ａ［（ｎ／２）−２］、Ａ［（ｎ／２）−１］、Ａ
（ｎ／２）｝。
【００３６】クロックパルス選択信号生成回路部６１
１、６１２、…、６［（ｎ／２）−２］は、上記Ｄフリ
ップフロップ６０１、６０２、６０３、…、６０［（ｎ
／２）−２］、６０［（ｎ／２）−１］、６０（ｎ／
２）でリタイミングして出力した値｛Ａ１、Ａ２、Ａ
３、…、Ａ［（ｎ／２）−２］、Ａ［（ｎ／２）−
１］、Ａ（ｎ／２）｝を入力に受け入れ、外部から入力
したデータの遷移が検出された時、０を出力し、遷移が
検出されなかった時、１を出力する｛Ｂ１、Ｂ２、…、
Ｂ［（ｎ／２）−２］｝。
【００３７】上記Ｄフリップフロップ６２１、６２２、
６２３、…、６２［（ｎ／２）−２］は、上記クロック
パルス選択信号生成回路部から出力した遷移検出信号
｛Ｂ１、Ｂ２、…、Ｂ［（ｎ／２）−２］｝を、上記の
多重位相クロックパルス生成部から出力した定位相クロ
ック［ＤＣＰ１、ＤＣＰ２、…、ＤＣＰ［（ｎ／２）−
２］、ＤＣＰ［（ｎ／２）−１］、ＤＣＰ（ｎ／
２）］、または逆位相のクロックパルス［ＤＣＰＮ１、
ＤＣＰＮ２、…、ＤＣＰＮ［（ｎ／２）−２］、ＤＣＰ
Ｎ［（ｎ／２）−１］、ＤＣＰＮ（ｎ／２）］を用いて
リタイミングした後で出力する｛ＥＮ１、ＥＮ２、…、
ＥＮ［（ｎ／２）−２］｝。
【００３８】このときＤフリップフロップ６０１、６０
２、６０３、…、６０［（ｎ／２）−２］、６０［（ｎ
／２）−１］、６０（ｎ／２）と６２１、６２２、６２
３、…、６２［（ｎ／２）−２］は、量子化（metastab
ility)が発生する確率を低減するため、図７のように２
段またはそれ以上の多段（Multi-step)とすることもで
きる。
【００３９】図８はクロックパルス選択信号生成回路部
の一実施の形態を示す図であって、８１１はインバータ
を示しており、８１２、８１３、８１４は、各々２−入
力ＮＯＲゲートを示している。
【００４０】図面において、Ａｍ、Ａ（ｍ＋１）、Ａ
（ｍ＋２）（この時、ｍはｎより小さいとか同じ自然
数）は、各々上記Ｄフリップフロップ６０１、６０２、
６０３、…、６０［（ｎ／２）−２］、６０［（ｎ／
２）−１］、６０（ｎ／２）でリタイミングして出力し
た値｛Ａ１、Ａ２、Ａ３、…、Ａ［（ｎ／２）−２］、
Ａ［（ｎ／２）−１］、Ａ（ｎ／２）｝のうち、ｍ番目
と、ｍ＋１番目と、ｍ＋２番目との出力値であり、Ａｍ
とＡ（ｍ＋１）との間、またはＡｍとＡ（ｍ＋２）との
間で、ロジックの値が異なる場合、Ｂｍ値はロジック０
を出力し、そうでない場合、Ｂｍからロジック１を出力
する。
【００４１】上記クロックパルス選択信号回路部は、上
記Ｄフリップフロップ６０１、６０２、６０３、…、６
０［（ｎ／２）−２］、６０［（ｎ／２）−１］、６０
（ｎ／２）からの入力［ＤＣＰ１、ＤＣＰ２、…、ＤＣ
Ｐ（ｎ／２）］が外部からの入力したデータの上昇（ま
たは下降）遷移に対して、セットアップ時間（Setuptim
e)および遅延時間（Hold time)を満足することができな
い。このため、量子化（metastability)条件が発生し
て、出力がロジック１または０で出力される場合、およ
び、発振してもパルスの幅がインバータ８０１やＮＯＲ
８１１、８１２、８１３ゲートの遅延時間より小さい場
合は、安定に動作するので、量子化によるシステムの不
安定性の確率をかなり減少させることができる。
【００４２】図９（Ａ）と（Ｂ）は入力されたデータの
位相によってクロック選択信号を生成する機能を行なう
上記図６の機能をタイミング図で示したものであって、
ＤＣＰｍ、ＤＣＰ（ｍ＋１）、ＤＣＰ（ｍ＋２）（この
とき、ｍはｎより小さい自然数）は上記多重位相クロッ
ク生成部から出力したｍ番目、（ｍ＋１）番目、（ｍ＋
２）番目の多重位相クロックを示しており、ＥＮｍは上
記クロック選択信号生成部でデータの遷移を検出する際
生成されるｍ番目のクロック選択信号を示している。
【００４３】図面（Ａ）において、任意の時間ｔ１に入
力データの遷移はＤＣＰｍとＤＣＰ（ｍ＋１）、ＤＣＰ
（ｍ＋２）との遷移部分に存在していない。
【００４４】しかし、ｔ２でのように入力データの位相
が変化する場合、入力データの上昇遷移がＤＣＰｍの上
昇遷移とＤＣＰ（ｍ＋１）の上昇遷移との間に存在する
ようになり、このときデータの上昇遷移で入力されたク
ロックパルス［ＤＣＰｍ、ＤＣＰ（ｍ＋１）、ＤＣＰ
（ｍ＋２）］をリタイミングするとき、どのクロックパ
ルスでも量子化条件を有していない。このとき、入力デ
ータの上昇遷移でＤＣＰｍをリタイミングした値と、Ｄ
ＣＰ（ｍ＋１）をリタイミングした値とが互いに異なる
ようになるので、この区間で入力データの遷移が発生す
ることを検出することができ、その結果がＤＣＰｍにリ
タイミングされてＥＮｍに出力される。
【００４５】図９の（Ｂ）において、任意の時間ｔ１に
入力データの上昇遷移はＤＣＰｍとＤＣＰ（ｍ＋１）、
ＤＣＰ（ｍ＋２）の遷移部分に存在していない。
【００４６】しかし、ｔ２でのように入力データの位相
が変化する場合、入力データの上昇遷移でＤＣＰｍ、Ｄ
ＣＰ（ｍ＋１）、ＤＣＰ（ｍ＋２）をリタイミングすれ
ば、ＤＣＰｍとＤＣＰ（ｍ＋２）とは安定にリタイミン
グされるが、ＤＣＰ（ｍ＋１）をリタイミングした場
合、量子化状態にあるようになる。
【００４７】上記の場合にもＤＣＰｍとＤＣＰ（ｍ＋
２）とを入力したデータの上昇遷移でリタイミングした
結果が互いに異なるため、これを用いてこの区間内にデ
ータの遷移が発生することを検出することができ、その
結果がＤＣＰｍリタイミングされＥＮｍに出力される。
【００４８】図１０はクロック合成部２０３の一実施の
形態を示したものであって、１００１、１００２、…、
１００［（ｎ／２）−１］、１００（ｎ／２）と、１０
１１、１０１２、…、１０１［（ｎ／２）−１］、１０
１（ｎ／２）と、１０３１は２−入力ＯＲゲートを示し
ており、１０２１、１０２２は、（ｎ／２）−入力ＮＡ
ＮＤゲートを示している。
【００４９】図面において、上記多重位相クロック生成
部２０１で入力した定位相多重遅延クロック（ＤＣＰ
１、ＤＣＰ２、…、ＤＣＰ［（ｎ／２）−３］、ＤＣＰ
［（ｎ／２）−２］は、上記クロック選択信号生成部２
０２から出力した選択信号ＥＮ０、ＥＮ１、…、ＥＮ
［（ｎ／２）−３］、ＥＮ［（ｎ／２）−２］によりＯ
Ｒゲート［１００１、１００２、…、１００［（ｎ／
２）−１］、１００（ｎ／２）］を介して選択された場
合（すなわち、選択信号がロジック０の場合）バイパス
（bypass)されて、ＮＡＮＤゲート１０２１によりバイ
パスされた他の位相のクロックパルスと合成され、選択
されない場合（すなわち、選択信号がロジック１の場
合）ブロッキング（blocking)され、ロジック１が出力
される。
【００５０】上記多重位相クロック生成部２０１から入
力した逆位相多重遅延クロック（ＤＣＰＮ１、ＤＣＰＮ
２、…、ＤＣＰＮ［（ｎ／２）−３］、ＤＣＰＮ［（ｎ
／２）−２］は上記定位相クロック選択信号生成部から
出力した選択信号（ＥＮＮ０、ＥＮＮ１、…、ＥＮＮ
［（ｎ／２）−３］、ＥＮＮ［（ｎ／２）−２］）によ
りＯＲゲート［１０１１、１０１２、…、１０１［（ｎ
／２）−１］、１０１（ｎ／２）］を介して選択された
場合（すなわち、選択信号がロジック０の場合）バイパ
ス（bypass)され、ＮＡＮＤゲート９２１によりバイパ
スされた他の位相のクロックパルスと合成され、選択さ
れない場合（すなわち、選択信号がロジック１の場合）
ブロッキング（blocking)され、ロジック１が出力され
る。
【００５１】上記２−入力ＯＲゲート１０３１は、上記
定位相クロック合成のためのＮＡＮＤゲート１０２１で
出力した定位相合成クロックと上記逆位相クロック合成
のためのＮＡＮＤゲート１０２２から出力した逆位相合
成クロックを最終合成して外部に出力する。
【００５２】図１１は、図１０において定位相クロック
パルスＤＣＰｐ［この時、ｐは（ｎ／２）−２より小さ
い自然数］と逆位相クロックパルスＤＣＰｑ［この時、
ｑは（ｎ／２）−２より小さい自然数］とが選択する
際、出力される合成クロックのタイミング図を示したも
のである。
【００５３】図面において、選択された定位相クロック
パルスＤＣＰｐを除外した全ての定位相クロックは、定
位相クロックパルス選択信号がロジック１であるので、
２−入力ＯＲゲート［１００１、１００２、…、１００
［（ｎ／２）−３］、１００［（ｎ／２）−２］でブロ
ッキング（blocking)され、ＤＣＰｐだけが２−入力Ｎ
ＡＮＤゲート１０２１を介して位相が反転され、１０３
１の２−入力ＯＲゲートの入力へ出力される。
【００５４】選択された逆位相クロックパルスＤＣＰｑ
を除外した全ての逆位相クロックは逆位相クロックパル
ス選択信号がロジック１であるので、２−入力ＯＲゲー
ト［１０１１、１０１２、…、１０１［（ｎ／２）−
３］、１０１［（ｎ／２）−２］でブロッキング（bloc
king)され、ＤＣＰｑだけが２−入力ＮＡＮＤゲート１
０２２を介して位相が反転され、２−入力ＯＲゲート１
０３１の入力へ出力される。
【００５５】１０２１の２−入力ＮＡＮＤゲートと、２
−入力ＮＡＮＤゲート１０２２とを介して出力されたク
ロックパルスと、２−入力ＯＲゲート１０３１で最終合
成され、合成されたクロックパルスが出力される。
【００５６】本発明は、上記のような構成を用いて高速
のディジタルデータ・リタイミング装置として使用され
ることができ、従来の方法に比べて以下のような長所を
有している。
【００５７】第１に、周期的で規則的な外部クロックパ
ルスを遅延素子を用いて遅延させることにより、システ
ムの性能がデータのパターンと独立的（Data Pattern-i
ndependent)になり、第２に、データの位相が一定時間
以上連続的に差異が発生する揺れが発生しても、緩衝バ
ッファー（elastic buffer)を用いてこれを吸収するこ
とができるので、データの損失が発生しないため、シス
テムが故障状態にならず、第３に、量子化（metastabil
ity)状態が発生する場合にも、ロジックを用いてこの発
生確率をかなり減少させることによりデータを安定にリ
タイミングすることができる。
【図面の簡単な説明】
【図１】従来の高速ディジタルデータ・リタイミング装
置の構成図。
【図２】本発明による高速ディジタルデータ・リタイミ
ング装置の構成図。
【図３】本発明による多重位相クロックパルス生成部の
一実施の形態を示す図。
【図４】本発明による多重位相クロックパルス生成部の
主要タイミング図。
【図５】本発明によるクロックパルス選択信号生成部の
構成の一実施の形態を示す図。
【図６】本発明によるクロックパルス選択信号生成部の
一実施の形態を示す図。
【図７】本発明によるクロックパルス選択信号生成部の
多段フリップフロップの一実施の形態を示す図。
【図８】本発明によるクロックパルス選択信号生成回路
の一実施の形態を示す図。
【図９】本発明によるクロックパルス選択信号生成回路
の主要タイミング図。
【図１０】本発明によるクロックパルス合成部の一実施
の形態を示す図。
【図１１】本発明によるクロックパルス合成部の主要タ
イミング図。
【符号の説明】
１０１ 遷移検出器（Edge Detector) １０２ 増減制御器（Increment-Decrement Controll
er) １０３ 両位相シフトレジストおよび多重化器（D/DD
Register and Multiplexer) ２０１ 多重位相クロックパルス生成器（Multi-Phas
e Clock Generator) ２０２ クロックパルス選択信号生成器（Clock Puls
e Select Signal Generator) ２０３ クロックパルス合成器（Clock Pulse Synthe
sizer) ２０４ リタイミング部（Retimmer) ２０５ 緩衝バッファー器（Elastic Buffer) ３０１ ３０（ｎ／２） 両位相クロックパルス生成
単位モジュール ３１１ 遅延手段 ３２１，３２２ インバータ ５０１ 定位相クロックパルス選択信号生成器 ５０２ 逆位相クロックパルス選択信号生成器 ６０１，６０（ｎ／２），６２１，６２［（ｎ／２）−
２］ Ｄフリップフロップ ６１１，６１［（ｎ／２）−２］ 選択信号生成回路 ８０１ インバータ ８１１，８１２，８１３ ２−入力NOR １００１ １００［（ｎ／２）−２］，９１１ ９１
［（ｎ／２）−２］，９３１ ２−入力OR １０２１，１０２２ （ｎ／２）−入力ＮＡＮＤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブムチェオル リー 大韓民国、デェジョン、ユソンク、ガジュ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティチュート内 (72)発明者 クウォンチュル パーク 大韓民国、デェジョン、ユソンク、ガジュ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティチュート内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 高速に伝送される２進データビットをリ
    タイミングする装置において、 外部から入力されるクロックパルスを用いてｎ（ｎは自
    然数）個の位相を有するｎ個の多重位相クロックパルス
    を生成する多重位相クロックパルス生成手段（２０１）
    と；上記多重位相クロックパルス生成手段（２０１）で
    生成した多重位相クロックパルスを入力して、ｎ個の多
    重位相クロックパルスの中で、外部から入力されるデー
    タビット間隔（unit interval)の中央に近接して遷移が
    発生するクロックパルスを１個以上選択するための制御
    信号を出力するリタイミングクロックパルス選択信号生
    成手段（２０２）と；上記多重位相クロックパルス生成
    手段（２０１）の多重位相クロックパルスと、上記リタ
    イミングクロックパルス選択信号生成手段（２０２）の
    リタイミングクロックパルス選択信号を入力に受け入
    れ、外部から入力されたデータビット間隔（unit inter
    val)の中央でリタイミングクロックパルスの遷移が発生
    するようにリタイミングクロックパルスを合成するリタ
    イミングクロックパルス合成手段（２０３）と；上記リ
    タイミングクロックパルス合成手段（２０３）の合成さ
    れたリタイミングクロックパルスを用いて外部から入力
    されたデータをリタイミングするデータ・リタイミング
    手段（２０４）とを備えることを特徴とする高速ディジ
    タルデータ・リタイミング装置。
  2. 【請求項２】 外部から入力されるデータの位相が、外
    部から入力されるクロックパルスの位相に対して、正
    （負）の値で外部から入力されるクロックパルスの１周
    期以上として徐々に変る際（wander)、これを吸収して
    スリップが発生しないようにし、上記リタイミングクロ
    ックパルス合成手段（２０３）の合成されたリタイミン
    グクロックパルスでリタイミングされたデータを、外部
    から入力されるクロックパルスで再びリタイミングし
    て、最終的にリタイミングされたデータが外部から入力
    されるクロックパルスの位相に同期されるようにする緩
    衝バッファー（elastic buffer)手段（２０５）をさら
    に備えること、を特徴とする請求項１記載の高速ディジ
    タルデータ・リタイミング装置。
  3. 【請求項３】 上記多重位相クロックパルス生成手段
    （２０１）は、 １個の定位相クロックパルスと１個の逆位相クロックパ
    ルスを生成する少なくとも一つ以上の正位相クロック生
    成単位モジュール（３０１〜３０（ｎ／２））を備える
    ことを特徴とする請求項１記載の高速ディジタルデータ
    ・リタイミング装置。
  4. 【請求項４】 上記正位相クロック生成単位モジュール
    （３０１〜３０（ｎ／２））は、 １番目の段は、外部クロックを入力され一定時間遅延さ
    せて出力する遅延部（３１１）と；上記遅延部（３１
    １）を介して出力を反転させ、逆位相クロックパルスを
    出力する第１インバータ（３２１）と；上記第１インバ
    ータ（３２１）を介した逆位相出力を再び反転させ、定
    位相出力で出力させる第２インバータ（３２２）を備え
    てなり、 上記の正位相クロック生成単位モジュール（３０１）か
    ら２番目以後の正位相クロック生成単位モジュール（３
    ０２〜３０（ｎ／２））は、先立つ正位相クロック生成
    モジュールで出力した定位相クロックパルス（ＤＣＰ
    １）を入力に受け入れ、遅延器を介して遅延させた後、
    ２個のインバータを介して１個の定位相クロックパルス
    （ＤＣＰ２）と１個の逆位相クロックパルス（ＤＣＰＮ
    ２）とを生成し、次の段のクロック入力になるように多
    段に構成したことを特徴とする請求項３記載の高速ディ
    ジタルデータ・リタイミング装置。
  5. 【請求項５】 上記クロック選択信号生成手段（２０
    ２）は、 上記定位相多重位相クロックと外部から入力したデータ
    を入力に受け入れ、ｎ／２個の定位相多重クロックパル
    スの中で、外部から入力されるデータビット間隔の中央
    に近接して、遷移が発生するクロックパルスを選択する
    ための制御信号を出力する定位相クロック選択信号生成
    部（５０１）と；上記逆位相多重位相クロックと、外部
    から入力したデータを入力に受け入れ、ｎ／２個の逆位
    相多重クロックパルスの中で、外部から入力されるデー
    タビット間隔の中央に近接して、遷移が発生するクロッ
    クパルスを１個以上選択するための制御信号を出力する
    逆位相クロック選択信号生成部（５０２）を備えている
    ことを特徴とする請求項１または４記載の高速ディジタ
    ルデータ・リタイミング装置。
  6. 【請求項６】 上記クロックパルス選択信号生成手段
    （２０３）は、 上記多重位相クロックパルス生成手段（２０１）から出
    力した定位相クロックパルスまたは逆位相のクロックパ
    ルスを各々データ入力（Ｄ）に受け入れ、これを外部か
    ら入力したデータをクロックパルスとして用いてリタイ
    ミングして出力する少なくとも１個以上のＤフリップフ
    ロップ（６０１，６０２，６０３，…，６０［（ｎ／
    ２）−２］，６０［（ｎ／２）−１］，６０（ｎ／
    ２））と；上記Ｄフリップフロップ（６０１，６０２，
    ６０３，…，６０［（ｎ／２）−２］，６０［（ｎ／
    ２）−１］，６０（ｎ／２））でリタイミングして出力
    した値を入力にして、外部から入力したデータの遷移が
    検出された時０を出力し、遷移が検出されないとき、１
    を出力するクロックパルス選択信号生成リタイミング部
    （６１１〜６１（（ｎ／２）−２）と；上記クロックパ
    ルス選択信号生成部で出力した遷移検出信号を上記多重
    位相クロックパルス生成手段（２０１）で出力した定位
    相クロックまたは逆位相のクロックパルスを用いてリタ
    イミングした後で出力する少なくとも１個以上のＤフリ
    ップフロップ（６２１，６２２，６２３，…，６２
    ［（ｎ／２）−２］）を備えていることを特徴とする請
    求項１記載の高速ディジタルデータ・リタイミング装
    置。
  7. 【請求項７】 上記Ｄフリップフロップ（６０１，６０
    ２，６０３，…，６０［（ｎ／２）−２］，６０［（ｎ
    ／２）−１］，６０（ｎ／２））と、Ｄフリップフロッ
    プ（６２１，６２２，６２３，…，６２［（ｎ／２）−
    ２］）は、各々を多段（Multi-step)に構成するように
    したことを特徴とする請求項６記載の高速ディジタルデ
    ータ・リタイミング装置。
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