KR100895301B1

KR100895301B1 - 클럭 위상 정렬 장치 및 그 방법

Info

Publication number: KR100895301B1
Application number: KR1020070091150A
Authority: KR
Inventors: 강호용; 최현균; 이루다; 권율; 이만섭; 채상훈
Original assignee: 한국전자통신연구원; 한국정보통신대학교 산학협력단
Priority date: 2006-12-08
Filing date: 2007-09-07
Publication date: 2009-05-07
Also published as: KR20080053171A

Abstract

클럭 위상 정렬 장치 및 그 방법이 개시된다. 본 발명은 버스트 데이터와 시스템 클럭의 동기를 위해 시스템 클럭의 위상을 정렬하는 장치에 있어서, 기준 클럭을 각각 지연하여 N개의 다중 위상 클럭으로 생성하는 클럭 생성부; 다중 위상 클럭을 이용하여 버스트 데이터를 샘플링하고 타이밍 정렬하는 샘플링부; 데이터 변화가 일어나는 다중 위상을 판별하도록 제어 신호에 따라 타이밍 정렬된 데이터의 각 비트를 이웃 비트와 연산하는 위상 비교부; 위상 비교부에서 출력되는 데이터를 누적하고 누적 결과를 선택신호로 매핑하는 신호 결정부; 선택신호에 따라 N개의 다중 위상 클럭 중 하나를 선택하는 멀티플렉서; 및 버스트 데이터의 시작을 알리는 신호 및 누적 결과를 이용하여 제어 신호를 출력하는 위상 비교부에 출력하는 제어부를 포함함을 특징으로 한다.

Description

클럭 위상 정렬 장치 및 그 방법{Apparatus and method for aligning clock phase}

본 발명은 클럭 위상 정렬 장치 및 그 방법에 관한 것으로 특히 GPON(Gigabit Passive Optical Network) 기반의 액세스 네트워크(access network) 구조에서 버스트 직렬 데이터를 위해 수신 클럭의 위상을 재정렬하는 장치 및 방법에 관한 것이다.

본 발명은 정보통신부 및 정보통신연구진흥원의 IT 신성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2005-S-401-02, 과제명: 초고속 광가입자망 기술개발].

GPON 기반의 액세스 네트워크는 OLT(Optical Line Termination), 가입자 측 광선로 종단 기능을 갖는 ONU(Optical Network Termination Unit), OLT와 ONU 사이의 PON(Passive Optical Network)망 역할을 수행하는 ODN(Optical Distribution Network) 등의 구성 요소로 구성되어 있다. GPON 구조에서 OLT로부터 ONU로의 하향신호(down stream)는 모든 ONU로 방송(broadcast)되고, 상향 신호(up stream)는 OLT에서 개별 ONU의 대역 할당을 위한 제어 프레임을 개별 ONU들이 수신한 이후 해 당 ONU가 OLT에서 지정된 타임 슬롯이나 시간에 버스트 프레임을 송신하는 TDMA(Time Division Multiplexing Access) 방식을 이용하여 다중 엑세스가 가능하게 함으로써 점대다점 정합(point-to-multipoint)을 구현한다. 따라서 광 가입자 망의 ONU에서 송신하는 상향 프레임은 버스트 데이터 프레임 형태를 갖추고 있다. 이러한 방식으로 OLT가 수신한 버스트 모드 데이터에서 클럭 위상 정렬(Clock Phase Alignment, CPA)은 ITU-T G.983.3에서 권고한 일정 기간의 오버헤드의 프리앰블 필드 내에서 검출된 일정한 수의 토클(toggle) 신호 검출을 바탕으로 이루어진다.

종래의 CPA는 아날로그 회로로 구현되었으며, 이로 인한 성능의 저하, 제조공정의 복잡성 및 시스템 온칩(System-on-Chip) 집적화의 어려움 등의 문제점이 있다.

많은 인터넷 수요를 요하는 코어(core) 네트워크와 로컬(local) 네트워크 사이에서 액세스 네트워크는 데이터와 많은 서비스를 수행하는데 여전히 데이터 병목(bottleneck)의 문제점을 지니고 있다. 이러한 인터넷 수요를 해결하기 위해 지난 수 십년 동안 광통신 기술의 발전에 따라 점대점(point-to-point) 대역폭의 막대한 증가를 이룩할 수 있었지만 그러한 기술을 액세스 네트워크에 사용하기 위해서는 막대한 비용이 필요하다. PON 구조는 수동 광분리기(Passive Optical Splitter)를 이용하여 한가닥의 광케이블로 여러 ONU들이 서로 공유하게 하는 일대다(one-to-many) 기술로서, 경제적인 광 가입자망을 구축하기 위한 가장 가능성 있는 대안으로 확산되고 있다. 이러한 PON 구조에서는 여러 ONU들이 하나의 OLT 에게 동시에 버스트 프레임을 상향 전송하게 되고 이때 서로 다른 ONU 위치 및 거리에 따른 버스트 데이터 프레임의 지터(jitter) 및 완더(wander) 현상이 발생한다. 따라서 이러한 문제점을 보완할 필요가 있다.

본 발명이 이루고자 하는 기술적 과제는 각 OLT의 버스트 시작 부분에서 OLT의 기준 클럭과 상향 전송(upstream) 버스트 데이터 프레임 사이의 위상을 정렬하기 위해, 입력 데이터와 입력 데이터에 주파수 동기가 된 N개의 다중 위상 클럭 신호를 입력받아 각 위상 클럭과 데이터를 비교하여 다중 위상 클럭 신호들 중 입력 데이터의 중앙에 대응하는 클럭을 찾아 리타이밍(retiming)하는 클럭 위상 정렬 장치 및 그 방법을 제공하는 데 있다.

상기 기술적 과제를 이루기 위한, 본 발명은 버스트 데이터와 시스템 클럭의 동기를 위해 상기 시스템 클럭의 위상을 정렬하는 장치에 있어서, 기준 클럭을 각각 지연하여 N개의 다중 위상 클럭으로 생성하는 클럭 생성부; 상기 다중 위상 클럭을 이용하여 상기 버스트 데이터를 샘플링하고 타이밍 정렬하는 샘플링부; 데이터 변화가 일어나는 다중 위상을 판별하도록 제어 신호에 따라 상기 타이밍 정렬된 데이터의 각 비트를 이웃 비트와 연산하는 위상 비교부; 상기 위상 비교부에서 출력되는 데이터를 누적하고 누적 결과를 선택신호로 매핑하는 신호 결정부; 상기 선택신호에 따라 상기 N개의 다중 위상 클럭 중 하나를 선택하는 멀티플렉서; 및 상기 버스트 데이터의 시작을 알리는 신호 및 상기 누적 결과를 이용하여 상기 제어 신호를 출력하는 제어부를 포함함을 특징으로 한다.

상기 기술적 과제를 이루기 위한, 본 발명은 버스트 데이터와 시스템 클럭의 동기를 위해 상기 시스템 클럭의 위상을 정렬하는 방법에 있어서, 기준 클럭을 각각 지연하여 N개의 다중 위상 클럭을 생성하는 단계; 상기 버스트데이터를 상기 다중 위상 클럭을 이용하여 샘플링하고 타이밍 정렬하는 단계; 데이터 변화가 일어나는 다중 위상을 판별하도록 상기 타이밍 정렬된 데이터의 각 비트를 이웃 비트와 연산하는 단계; 연산 결과를 이용하여 선택신호를 생성하는 단계; 및 상기 선택신호에 따라 상기 N개의 다중 위상 클럭 중 하나를 선택하는 단계를 포함함을 특징으로 한다.

본 발명에 따르면, 종래의 아날로그 소자들로 구현된 장치를 디지털 소자들로 구현함으로써 집적화가 가능하고, 시스템에 맞게 여러 특성을 선택함으로써 제품 적용성 및 신뢰성을 향상시킬 수 있다.

이하에서 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.

도 1은 본 발명에 따른 클럭 위상 정렬 장치에 대한 블록도를 도시한 것이다.

도시된 클럭 위상 정렬 장치는 클럭발생부(100), 샘플링부(200), 위상 비교부(300), 신호 결정부(400), 제어부(500) 및 멀티플렉서(MUX, 600)를 포함한다. 도면에서 참조번호 700은 동기부(700)로서, 버스트 데이터를 멀티플렉서(600)에서 출력되는 동기 클럭에 동기시킨다.

클럭 발생부(100)는 OLT의 기준 클럭을 시스템의 요구사항에 맞게 N개, 즉 1/N 클럭 주기만큼 지연된 신호, CLK, CLK-D1, CLK-D2, …, CLK-D(N-1)의 다중 위상 클럭 신호를 발생한다.

도 2는 도 1의 클럭 발생부(100)에 대한 상세 블록도이다. 도시된 클럭 발생부(100)는 입력되는 참조 클럭의 체배를 위한 PLL(Phase Locked Loop, 110) 및 N개의 지연기(110)를 포함한다. 예를 들어, 1.25Gbps급 GPON 액세스 망에서는 OLT 참조 클럭으로 155.5MHz 클럭을 입력받아 PLL을 이용하여 8배 체배하게 된다. 지연기의 지연 값은 지연기 개수에 따라 다르며, N개의 지연기가 있을 경우에 PLL 출력 클럭 주기의 1/N 값이다. 도 2는 N개의 위상 클럭 출력을 갖는 DLL(Delayed Lock Loop)로 대체 가능하다. 본 실시 예에서는 지연기의 개수 N=8인 경우에 대해 설명하지만, 이에 한정되지는 않으며, N값이 증가할수록 동기 신호의 정밀도가 향상될 수 있다.

샘플링부(200)는 비동기(Unsync) 데이터인 버스트 데이터의 프리앰블을 클럭 발생부(100)에서 발생시킨 N개의 다중 위상 신호, CLK, CLK-D1, CLK-D2, …, CLK-D(N-1)에 따라 샘플링하여 다중 위상 클럭에 따라 리타이밍 및 시간 정렬된 신호를 생성한다.

도 3은 도 1의 샘플링부(200)에 대한 상세 회로도를 도시한 것이다.

도시된 샘플링부(200)는 복수의 D-플립플롭(DFF) 단(210, 220, 230, 240)을 포함하고, 마지막 DFF단(240)의 첫 번째 출력에 하나의 DFF(250)를 더 포함한다.

제1DFF단(210)은 클럭 발생부(100)에서 출력되는 8개의 위상 지연된 클럭들 CLK, CLK-D1, …, CLK-D(N-1)을 이용하여 비동기 데이터를 샘플링하여 다중 위상에 따라 리타이밍된 신호를 발생한다.

제2DFF단(220)에서는 0°, 90°, 180°, 270°의 각기 90°만큼 위상 지연된 클럭을 사용하여 두 개의 클럭씩 시간 정렬한다.

제3DFF단(230)에서는 제1DFF단(220)과 유사하게 0°, 180°의 두 위상 클럭을 사용하여 4개의 클럭씩 시간 정렬한다.

제4DFF단(240)은 0°의 클럭으로 다시 한번 타임 정렬함으로써 결국 8개의 클럭이 0°의 클럭으로 시간 정렬된다.

DFF(250)는 제4DFF(240)의 최상위 비트 출력을 다음 단인 위상 비교부(300)로 입력하기 위한 것으로, 이는 도 4a에 도시된 바와 같이 다음 샘플링 값의 첫 번째 포인트를 나타낸다.

도 4b는 도 3a의 샘플링부(200)의 출력에 대한 타이밍도이다.

도시된 바에 따르면, 샘플링부(200)는 DFF단들(210, 220, 230, 240)을 통해서 비동기 데이터와 8개 위상 지연된 클럭으로 샘플링하고 시간 정렬함으로써 최적의 클럭을 찾아내기 위한 데이터를 만들어내게 된다.

위상 비교부(300)는 샘플링부(200)에서 생성된 신호들을 비교하여, 신호의 변화가 일어난 부분을 검출한다.

도 5는 도 1의 위상 비교부(300)에 대한 상세 블록도를 나타낸다. 도시된 위상 비교부(300)는 XOR 연산부(310) 및 AND 연산부(320)를 포함한다.

XOR 연산부(310)는 샘플링부(200)에서 출력되는 값과 그 이웃한 값을 XOR 연산한다. 이때, 참조번호 330의 입력은 추가 DFF(250)의 출력이다. AND 연산부(320) 는 제어부(500)로부터 입력되는 인에이블 신호인 AC_EN과 XOR 연산부(310)의 출력신호를 AND 연산하여 출력한다. 이로써 샘플링부(200)의 출력값에 대해 변화가 일어난 부분이 탐지될 수 있다. 인에이블 신호인 AC_EN에 대해서는 추후 설명하기로 한다.

도 6a는 8개의 다중 위상이 발생한 데이터를 도시한 것이고, 도 6b는 도 6a에 도시된 데이터에 대한 샘플링부(200)의 출력과 XOR 연산부(310)의 출력을 각각 도시한 것이다.

도면에서 참조번호 610은 샘플링부(200)의 출력 DLY0, …, DLY7, DLY0 을 나타내고, '01000000'은 XOR 연산부(310)의 출력이다.

도 6c는 8개의 다중 위상을 사용한 경우에 대한 샘플링부(200)의 출력과 XOR 연산부(310)의 출력을 도시한 것이다. 도면에서 참조번호 620은 샘플링 데이터를 나타내고, 630은 샘플링 데이터에 대한 XOR 연산 결과를 도시한 것이다. 또한 도면에서 화살표는 입력 데이터에 대해 다중 위상으로 샘플링되는 시점을 나타낸다. EX-OR 연산 결과는 총 8개의 경우의 수에 대해 다음 표와 같이 특별한 1개의 출력값으로 매핑된다.

	입력 데이터 샘플링 값									위상 비교부(300)의 출력
Case1	1	1	1	1	1	1	1	1		0	0	0	0	0	0	0	1
Case2	0	1	1	1	1	1	1	1	1	1	0	0	0	0	0	0	0
Case3	0	0	1	1	1	1	1	1	1	0	1	0	0	0	0	0	0
Case4	0	0	0	1	1	1	1	1	1	0	0	1	0	0	0	0	0
Case5	0	0	0	0	1	1	1	1	1	0	0	0	1	0	0	0	0
Case6	1	1	1	1	1	0	0	0	0	0	0	0	0	1	0	0	0
Case7	1	1	1	1	1	1	0	0	0	0	0	0	0	0	1	0	0
Case8	1	1	1	1	1	1	1	0	0	0	0	0	0	0	0	1	0

신호 결정부(400)는 지터와 완더 현상을 극복할 수 있도록 일정시간동안 연속해서 전송되는 데이터에 대해 위상 비교부(300)에서 출력된 값들을 누적하고 매핑함으로써 다중 위상 클럭 신호 중 가장 적절한 신호를 선택하도록 선택신호를 출력한다.

도 7은 신호 결정부(400)에 대한 내부 블록도를 도시한 것이다. 도시된 신호 결정부(400)는 누적부(410) 및 인코더(420)를 포함한다.

누적부(410)는 위상 비교부(300)에서 출력되는 값을 누적하여 다중 위상 클럭중에서 확률적으로 입력 데이터의 중앙에 위치한 클럭을 계산한다.

도 8a 및 도 8b는 누적부(410)에 대한 상세 회로도를 도시한 것이다.

도시된 누적부(410)는 시스템의 요구사항에 따라 조정 가능하도록 M개 단의 DFF와 AND, OR 게이트의 조합으로 구성되며 입력 신호들의 루프 백 신호들을 이용하여 신호 결정부(400)의 주 클럭으로 사용하는 CLK, 즉, 위상 지연이 0°인 클럭이 DFF의 클럭으로 연결되게 함으로써 위상 비교부(300)의 출력을 입력받아 각 DFF, AND 및 OR 게이트 조합 중에서 그 누적값이 DFF의 수와 일치하는 M이 되었을 때 ACC[0], …, ACC[7]을 출력하고, 그 출력을 OR 연산함으로써 각 단의 어느 한 곳에서 출력값이 발생한 경우 AC_Reset 신호를 출력함으로써 모든 DFF를 리셋한다.

예를 들어, 도 8a에 도시된 바와 같이 누적부(410)에서 DFF단을 3개(M=3)을 사용한 경우 위상 비교부(300)로부터 3번의 동일한 값을 전송받으면, ACC[0], …, ACC[7]가 출력되고, 그와 함께 도 8b에 도시된 것처럼 OR 연산을 하여 AC_Resset 신호를 출력함으로써 모든 DFF를 리셋한다.

인코더(420)는 누적부(410)의 ACC[0], …, ACC[7] 출력에 대해 다음 표와 같이 매핑한다.

ACC[0]	ACC[1]	ACC[2]	ACC[3]	ACC[4]	ACC[5]	ACC[6]	ACC[7]	S₂	S₁	S₀
0	0	0	0	0	0	0	1	0	1	1
1	0	0	0	0	0	0	0	1	0	0
0	1	0	0	0	0	0	0	1	0	1
0	0	1	0	0	0	0	0	1	1	0
0	0	0	1	0	0	0	0	1	1	1
0	0	0	0	1	0	0	0	0	0	0
0	0	0	0	0	1	0	0	0	0	1
0	0	0	0	0	0	1	0	0	1	0

따라서, 누적부(410)와 인코더(420)을 통한 신호 결정부의 최종 출력값들은 멀티플렉서(600)의 입력신호로 입력되고 멀티플렉서(600)는 입력된 신호중 하나를 선택하여 최종 동기 클럭(Sync CLK)로 출력한다.

도 1에서의 제어부(500)는 위상 비교부(300)와 MUX(600)에 인에이블(enable) 신호인 AC_EN과 LOCK 신호를 각각 출력한다.

도 9는 제어부(500)에 대한 내부 블록도를 도시한 것이다. 도시된 제어부(500)는 누적부(410)에서 생성되는 AC_Reset 신호와 GPON 시스템에서 버스트 데이터의 시작을 알리는 Burst Reset 신호를 인에이블 및 클럭신호로 갖고, "1"을 입력으로 하는 제1 및 제2DFF(51, 52)를 포함한다. 제1 및 제2DFF(51, 52)는 도 10(a) 및 도 10(b)에 도시된 Burst_Reset 신호와 AC_Reset 신호에 따라 도 10(c) 및 도 10(d)에 도시된 AC_EN 와 LOCK 신호를 출력한다.

AC_EN는 위상 비교부(300)에 위상 비교를 위한 인에이블 신호, 즉, 다중 위상을 갖는 클럭들중 가장 적절한 클럭을 선택하게 하는 신호로서 AND 연산부(320)로 출력되고, LOCK 신호는 MUX(600)의 인에이블 신호로 출력되어 선택된 클럭의 생존기간을 나타내는 신호가 된다.

동기부(700)는 MUX(600)에서 출력되는 동기 클럭과 OLT에서 입력되는 비동기 데이터를 리타이밍하여 동기 데이터 및 동기 클럭을 출력한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 2는 도 1의 클럭 발생부에 대한 상세 블록도이다.

도 3은 도 1의 샘플링부에 대한 상세 회로도를 도시한 것이다.

도 4a는 샘플링 데이터의 타이밍도이다.

도 4b는 도 3a의 샘플링부의 출력에 대한 타이밍도이다.

도 5는 도 1의 위상 비교부에 대한 상세 블록도를 나타낸다.

도 6a는 8개의 다중 위상이 발생한 데이터를 도시한 것이다.

도 6b는 도 6a에 도시된 데이터에 대한 샘플링부의 출력과 XOR 연산부의 출력을 각각 도시한 것이다.

도 6c는 8개의 다중 위상을 사용한 경우에 대한 샘플링부의 출력과 XOR 연산부의 출력을 도시한 것이다.

도 7은 신호 결정부에 대한 내부 블록도를 도시한 것이다.

도 8a 및 도 8b는 도 7의 누적부에 대한 상세 회로도를 도시한 것이다.

도 10은 도 9에 도시된 제어부의 동작에 따른 타이밍 도를 도시한 것이다.

Claims

버스트 데이터와 시스템 클럭의 동기를 위해 상기 시스템 클럭의 위상을 정렬하는 장치에 있어서,

기준 클럭을 각각 지연하여 N개의 다중 위상 클럭으로 생성하는 클럭 생성부;

상기 다중 위상 클럭을 이용하여 상기 버스트 데이터를 샘플링하고 타이밍 정렬하는 샘플링부;

데이터 변화가 일어나는 다중 위상을 판별하도록 제어 신호에 따라 상기 타이밍 정렬된 데이터의 각 비트를 이웃 비트와 연산하는 위상 비교부;

상기 위상 비교부에서 출력되는 데이터를 누적하고 누적 결과를 선택신호로 매핑하는 신호 결정부;

상기 선택신호에 따라 상기 N개의 다중 위상 클럭 중 하나를 선택하는 멀티플렉서; 및

상기 버스트 데이터의 시작을 알리는 신호 및 상기 누적 결과를 이용하여 상기 제어 신호를 출력하는 제어부를 포함함을 특징으로 하는 클럭 위상 정렬 장치.
제1항에 있어서, 상기 샘플링부는

상기 버스트 데이터를 N개의 클럭 위상으로 샘플링하는 제1레지스터;

병렬로 연결되어 상기 샘플링된 데이터를 시간 정렬하는 복수의 레지스터들; 및

상기 복수의 레지스터들중 마지막에 위치한 레지스터의 최상위 비트를 입력으로 하는 D-플립플롭을 포함함을 특징으로 하는 클럭 위상 정렬 장치.
제2항에 있어서, 상기 위상 비교부는

상기 레지스터들중 마지막 단의 출력 및 상기 D-플립플롭의 출력을 입력으로 하여 XOR 연산하는 XOR 연산부; 및

상기 제어신호와 상기 XOR연산 결과를 각각 AND 연산하는 AND 연산부를 포함함을 특징으로 하는 클럭 위상 정렬 장치.
제1항 또는 제3항에 있어서, 상기 신호 결정부는

상기 위상 비교부의 출력을 누적하는 누적부; 및

상기 누적된 결과를 M개(단, 2^M=N)의 상기 선택신호로 매핑하는 인코더를 포함함을 특징으로 하는 클럭 위상 정렬 장치.
제4항에 있어서, 상기 누적부는

직렬로 연결되는 M개의 D-플립플롭들을 포함하여, 상기 위상 비교부로부터 출력되는 값들을 각각 M번 누적하여 출력하는 것을 특징으로 하는 클럭 위상 정렬 장치.
제5항에 있어서, 상기 누적부는

상기 누적되어 출력된 값들이 모두 입력단자에 연결되고 출력단자는 상기 D-플립플롭들에 각각 연결되어, 상기 누적되어 출력된 값들을 OR연산하여 상기 D-플립플롭들을 리셋하는 OR연산기를 더 포함함을 특징으로 하는 클럭 위상 정렬 장치.
제1항에 있어서, 상기 제어부는

상기 버스트 데이터의 시작을 알리는 신호를 클럭으로 입력받고, 상기 누적된 결과를 OR연산한 결과를 인에이블 신호로 입력받으며, 제1레벨 데이터를 입력 데이터로 하여 상기 제어신호를 출력하는 제1D-플립플롭을 포함함을 특징으로 하는 클럭 위상 정렬 장치.
제7항에 있어서, 상기 제어부는

상기 버스트 데이터의 시작을 알리는 신호를 인에이블 신호로 입력받고, 상기 누적된 결과를 OR연산한 결과를 클럭 신호로 입력받으며, 상기 제1레벨 데이터를 입력 데이터로 하여 상기 멀티플렉서의 인에이블 신호로 출력하는 제2D-플립플롭을 더 포함함을 특징으로 하는 클럭 위상 정렬 장치.
버스트 데이터와 시스템 클럭의 동기를 위해 상기 시스템 클럭의 위상을 정렬하는 방법에 있어서,

기준 클럭을 각각 지연하여 N개의 다중 위상 클럭을 생성하는 단계;

상기 버스트데이터를 상기 다중 위상 클럭을 이용하여 샘플링하고 타이밍 정렬하는 단계;

데이터 변화가 일어나는 다중 위상을 판별하도록 상기 타이밍 정렬된 데이터의 각 비트를 이웃 비트와 연산하는 단계;

연산 결과를 이용하여 선택신호를 생성하는 단계; 및

상기 선택신호에 따라 상기 N개의 다중 위상 클럭 중 하나를 선택하는 단계를 포함함을 특징으로 하는 클럭 위상 정렬 방법.