KR101706196B1 - 위상 동기 성능을 개선한 뱅뱅 위상 검출기 - Google Patents

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Abstract

본 발명은 위상 동기 성능을 개선한 뱅뱅 위상 검출기에 관한 것으로서, 10Gbps 초고속 수동형 광가입자망과 같은 고속 장치의 클럭 데이터 복원을 위해 사용되는 위상 동기 성능을 개선한 뱅뱅 위상 검출기에 관한 것이다. 본 발명에 따르면, 뱅뱅 위상 검출기의 XOR 게이트로 인가되기 이전 플립플롭들의 출력 로드를 동일하게 하여 XOR 게이트의 인가 타이밍을 일정하게 함으로써, 데이터 신호와 클럭 신호 사이의 선후 관계 판단에 대한 결과를 출력하는 XOR 게이트의 결정 신호에 대한 정확도를 향상시키는 동시에 복수의 플립플롭을 추가하는 것만으로 XOR 게이트로 인가되는 샘플링 신호의 위상을 정렬시킬 수 있어 설계 편의성을 향상시키고 뱅뱅 위상 검출기를 개선하기 위한 회로의 복잡도를 개선하는 효과가 있다.

Description

위상 동기 성능을 개선한 뱅뱅 위상 검출기{Bang-bang phase detector for improving performance of phase synchronization}
본 발명은 위상 동기 성능을 개선한 뱅뱅 위상 검출기에 관한 것으로서, 10Gbps 초고속 수동형 광가입자망과 같은 고속 장치의 클럭 데이터 복원을 위해 사용되는 위상 동기 성능을 개선한 뱅뱅 위상 검출기에 관한 것이다.
최근에 다양한 멀티미디어 콘텐츠들을 효율적으로 전송하기 위한 광 통신 기술로서, 기가비트 수동형 광 네트워크(Gigabit capable Passive Optical Network: GPON)가 각광받고 있다.
이러한 기가비트 수동형 광 네트워크는 도 1에 도시된 바와 같이 다수의 가입자 종단 장치, 즉 ONT(Optical Network Termination)(2)가 수동 소자를 통해서 하나의 광회선 단말(이하 OLT: Optical Line Terminal)(1)를 공유하는 점 대 다중점(Point-to-Multipoint) 방식의 기술로서, 주로 전화국 등에 설치되는 OLT(1)와, 주로 각 주택 내에 설치되는 복수의 ONT(2)와, OLT(1)로부터 송출되는 광 신호를 분기하여 ONT(2)에 송출하고, ONT(1)로부터 송출되는 광 신호를 집속하여 OLT(1)에 송출하는 스플리터를 구비한다.
상술한 구성에서, 전화국사의 OLT(1)와 가입자의 ONT(2) 사이의 전송 거리는 일반적으로 약 20Km 이내로서 원거리에 구성되며, 도 1(a)에 도시된 바와 같이 전화국사에 설치된 OLT(1)에서 ONT(2)로 하향신호를 전송할 때는 각 ONT(2)에서 동기화가 용이하여 연속신호로 전송이 가능하나, 도 1(b)에 도시된 바와 같이 각 ONT(2)에서 OLT(1)로 상향신호를 전송하는 경우 OLT(1)에서 각 ONT(2)의 신호를 구분할 수 있어야 하므로, 개별 ONT(2_1, 2_2)는 각각 상이한 시점에 정해진 데이터량의 상향 신호를 생성하여 OLT(1)에 전송하게 되며, 이때 서로 다른 ONT(2_1, 2_2)는 서로 다른 로컬 클럭을 이용하여 전송하게 된다.
따라서, OLT(1)에서 상향신호를 수신하는 경우 각 ONT(2)와의 거리와 각자 다른 로컬 클럭을 이용함에 따른 데이터 신호의 지연이 발생하므로, OLT(1)에서 각 ONT(2)의 신호를 정확히 복원하기 위해서는 이러한 지연에 따른 데이터의 클럭 위상을 정확히 검출하는 것이 필요하다.
특히, 상술한 기가비트 수동형 광네트워크에서의 OLT(1)는 고속의 직렬 입력 데이터에 대한 고속 처리가 필요하므로, 이러한 데이터를 고속으로 송수신하는 인터페이스에는 필수적으로 SerDes(Serializer/Deserializer) 회로가 사용되는데, 직렬로 전송된 데이터를 수신하는 Deserializer에서 그 데이터의 위상에 맞게 클럭을 생성하여 각 데이터에 대응되는 클록으로 정확하게 복원되도록 지원하기 위한 클록 데이터 복원회로(Clock Data Recovery)의 구성이 필수적이다. 이 클록 데이터 복원회로의 성능은 PD(Phase Detector)의 성능에 따라 결정이 되는데 이 PD의 종류로는 linear PD와 binary PD 두 종류가 있다.
그 중 상술한 기가비트 수동형 광네트워크를 지원하기 위한 고속의 동작을 하는 회로의 경우 보통 binary PD인 뱅뱅 위상 검출기(Bang-Bang Phase detector)가 사용이 된다.
도 2에 도시된 바와 같이 기존의 뱅뱅 위상 검출기에서는 데이터 신호를 정확히 복원하기 위해 데이터 신호와 클럭 신호의 타이밍을 동기화할 수 있도록 클럭 신호와 데이터 신호의 위상에 따라 데이터 신호와 클럭 신호의 선후 관계를 판단하여 이에 대한 결정신호를 출력하게 되는데, 이러한 결정 신호를 생성하기 위하여 클럭 신호에 따라 데이터 신호를 샘플링하여 3개의 포인트에서 각각 샘플링 신호를 추출하게 된다.
그러나, 상기 뱅뱅 위상 검출기가 정확한 결정 신호를 출력하기 위해서는 각 샘플링 신호가 동일한 타이밍에 결정 신호의 출력을 위한 XOR 게이트의 입력단으로 입력되어야 하는데, 상기 각 샘플링 신호에 대응되는 플립플롭에서의 출력 로드(output load)가 달라 XOR 게이트로 입력되는 입력 신호의 타이밍(rising time, falling time)이 상이해지는 문제가 있다.
다시 말해, 기존의 뱅뱅 위상 검출기에 포함된 각 플립플롭으로 인가되는 클럭의 스큐(skew)가 발생해 XOR 게이트로의 입력이 같은 타이밍에 인가되지 않아, 결정신호에 오류가 발생하며 이러한 결정 신호의 오류는 데이터 신호를 복원하기 위한 클럭 신호의 위상 결정에 치명적인 오류를 발생시키게 되므로, 결과적으로 뱅뱅 위상 검출기의 성능을 저하시킬 뿐만 아니라 클럭 데이터 복원 회로의 신뢰성 및 속도 저하를 야기한다.
또한, 이러한 문제점은 뱅뱅 위상 검출기가 고주파로 동작할수록 더 큰 영향을 미치게 되므로, 이러한 문제점을 해결하기 위한 개선된 뱅뱅 위상 검출기의 개발이 요구되고 있다.
한국등록특허 제10-0826248호
상술한 문제점을 해결하기 위해, 본 발명은 기존의 뱅뱅 위상 검출기의 클럭과 데이터의 위상을 판단하는 신호를 정렬해 주는 회로를 추가하여 기존과 같이 클럭 스큐에 의해 같은 타이밍에 XOR 게이트로 입력이 인가되지 않는 문제점을 해결하는데 그 목적이 있다.
본 발명의 실시예에 따른 기가비트 수동형 광네트워크의 클럭 데이터 복원 모듈에 적용되는 뱅뱅 위상 검출기는, 클럭 단자를 통해 입력된 클럭 신호의 상승 에지에서의 데이터 신호를 샘플링하여 제 1 및 제 3 샘플링 신호를 생성하고, 상기 클럭 신호의 반주기에서의 상기 데이터 신호를 샘플링하여 제 2 샘플링 신호를 생성하는 샘플링부와, 상기 샘플링부를 통해 생성된 제 1 내지 제 3 샘플링 신호를 입력받으며, 상기 클럭 신호에 따라 상기 제 1 내지 제 3 샘플링 신호를 동기화하여 출력하는 동기화부 및 상기 동기화부를 통해 동기화되어 출력되는 제 1 내지 제 3 샘플링 신호에 따른 데이터 신호와 클럭 신호 사이의 선후 관계에 대한 결정신호를 출력하는 결정부를 포함할 수 있다.
본 발명과 관련된 일 예로서, 상기 샘플링부는 상기 제 1 샘플링 신호를 출력하는 제 1 및 제 2 플립플롭과, 상기 제 2 샘플링 신호를 출력하는 제 3 및 제 4 플립플롭을 포함하며, 상기 제 3 샘플링 신호는 상기 제 1 플립플롭의 출력인 것을 특징으로 할 수 있다.
본 발명과 관련된 일 예로서, 상기 동기화부는 4개의 제 5 내지 제 8 플립플롭으로 구성되며, 상기 각 플립플롭의 클럭 단자는 상호 연결되어 동일 클럭 신호를 수신하고, 상기 제 1 내지 제 3 샘플링 신호 중 어느 하나가 상기 제 5 내지 제 8 플립플롭 중 어느 하나의 입력단으로 입력되는 것을 특징으로 할 수 있다.
본 발명과 관련된 일 예로서, 상기 각 플립플롭은 하나의 입력 단자를 가지며, 클록 펄스(Clock Pulse)가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 출력되는 데이터 플립플롭(Data Flip-Flop, D Flip-Flop)인 것을 특징으로 할 수 있다.
본 발명과 관련된 일 예로서, 상기 제 5 내지 제 8 플립플롭의 출력을 수신하여 상기 선후 관계를 판단하여 결정된 Up 신호 또는 Down 신호 중 어느 하나에 대한 상기 결정신호를 출력하는 2개의 XOR 게이트로 구성되는 것을 특징으로 할 수 있다.
본 발명과 관련된 일 예로서, 상기 뱅뱅 위상 검출기는 상기 기가비트 수동형 광네트워크에서 직렬 데이터 신호를 수신하는 클럭 데이터 복원(Clock Data Recovery) 모듈에 구성되는 것을 특징으로 할 수 있다.
본 발명과 관련된 일 예로서, 상기 뱅뱅 위상 검출기를 포함하는 상기 CDR 모듈은 상기 기가비트 수동형 광네트워크를 지원하며 이더넷 스위치의 이더넷 포트에 연결되는 PON(Passive Optical Network) 스틱(stick)에 구성되는 것을 특징으로 할 수 있다.
본 발명에 따르면, 뱅뱅 위상 검출기의 XOR 게이트로 인가되기 이전 플립플롭들의 부하를 동일하게 하여 XOR 게이트의 인가 타이밍을 일정하게 함으로써, 데이터 신호와 클럭 신호 사이의 선후 관계 판단에 대한 결과를 출력하는 XOR 게이트의 결정 신호에 대한 정확도를 향상시키는 동시에 복수의 플립플롭을 추가하는 것만으로 XOR 게이트로 인가되는 샘플링 신호의 위상을 정렬시킬 수 있어 설계 편의성을 향상시키고 뱅뱅 위상 검출기를 개선하기 위한 회로의 복잡도를 개선하는 효과가 있다.
또한, 본 발명은 뱅뱅 위상 검출기가 고속으로 동작하더라도 데이터 신호와 클럭 신호의 선후 관계 판단을 샘플링 신호의 위상 재정렬을 지원하는 플립플롭을 통해 데이터 신호와 클럭 신호의 동기를 정확하게 맞출 수 있으므로 고속의 데이터 복원 처리에 대한 성능을 비약적으로 향상시키는 효과가 있다.
도 1은 일반적인 기가비트 수동형 광네트워크에서 OLT와 ONT 사이의 신호 송수신 과정을 도시한 개념도.
도 2는 종래의 뱅뱅 위상 검출기에 대한 구성도.
도 3은 OLT에 적용되는 일반적인 CDR 모듈의 구성도.
도 4는 본 발명의 실시예에 따른 위상 동기 성능을 개선한 뱅뱅 위상 검출기의 구성도.
도 5는 뱅뱅 위상 검출기에서의 데이터 신호와 클럭 신호의 선후 관계 판단을 위한 샘플링 과정에 대한 개념도.
도 6은 기존 뱅뱅 위상 검출기에서의 플립플롭에 의한 부하에 따른 전송 지연으로 인해 발생하는 XOR 게이트의 오류 발생에 대한 타이밍 다이어그램을 나타낸 도면.
도 7은 본 발명의 실시예에 따른 위상 동기 성능을 개선한 뱅뱅 위상 검출기이 파형 결과를 나타낸 그래프.
이하, 도면을 참고하여 본 발명의 상세 실시예를 설명한다.
설명에 앞서, 기가비트 수동형 광네트워크(Gigabit capable Passive Optical Network: GPON)를 구성하는 OLT(Optical Line Terminal)는 각 ONT(ptical Network Termination)로부터 수신되는 10Gbps급의 고속의 상향 데이터 신호를 수신하여 이를 병렬 신호로 변환하는 과정에서 각 ONT의 클럭 신호에 맞게 각 ONT의 데이터 신호를 복원하는 것이 필수적이며, 이를 위해 OLT에는 CDR(Clock Data Recovery) 모듈이 구성된다.
또한, 상기 CDR 모듈은 각 ONT의 데이터 신호를 정확히 복원하기 위하여 데이터 신호에 클럭 신호를 맞추는 과정이 필요한데, 이를 위한 일반적인 CDR 모듈의 구성을 도 3을 참고하여 설명한다.
도시된 바와 같이 CDR 모듈은 데이터 신호를 수신하여 데이터 신호와 클럭 신호의 선후 관계를 판단하여 결정신호를 제공하는 뱅뱅 위상 검출기(BB PD: Bang-Bang Phase detector)와, 클럭 신호의 주파수 위상을 검출하는 주파수 위상 검출기(FPD: Frequency Phase detector)와 클럭 신호의 주파수 락을 검출하는 락 검출기(LD: Lock Detector)와, 상기 주파수 위상 검출기와 락 검출기 및 뱅뱅 위상 검출기 중 적어도 하나와 각각 위상 동기 루프와 주파수 동기 루프를 구성하여 데이터 신호와 클럭 신호를 동기화하는 결합기(combiner)와, 차지 펌프(CP: Charge Pump)와, 저주파 통과 필터(LPF: Low Pass Filter)와, 전압 제어 발진기(VCO: Voltage Controlled Oscillator) 및 분배기(Div: Divider)를 포함할 수 있다.
상술한 구성에서, CDR 모듈에 구성된 기존 뱅뱅 위상 검출기는 상술한 바와 같이 데이터 신호가 수신되면, 클럭 신호의 상승 에지(rising edge)에 따라 상기 데이터 신호를 샘플링하여 3개의 샘플링 포인트에 대한 샘플링 신호를 생성하고, 해당 샘플링 신호를 기초로 데이터 신호가 클럭 신호보다 앞서는지 뒤쳐지는지를 판단하여 이에 대한 결정신호를 출력하게 되며, 이러한 결정 신호를 기준으로 CDR 모듈의 루프단에서 데이터 신호와 클럭 신호의 동기화가 이루어지게 된다.
그러나, 이러한 데이터 신호와 클럭 신호의 동기화에 대한 정확도를 높이기 위해서는 클럭 신호에 대한 데이터 신호의 선후 관계 판단 결과인 상기 결정 신호의 정확도가 매우 중요하며, 이러한 결정신호의 정확도를 높이기 위해서는 상기 샘플링 신호 사이의 동기화가 정확히 이루어져야 되나, 기존 뱅뱅 위상 검출기에서 서로 다른 샘플링 신호에 적용되는 플립플롭의 부하가 상이하고, 각 플립플롭으로 인가되는 클록 신호에 스큐(skew)가 발생하여, 상기 결정신호를 출력하는 XOR 게이트에 대한 상기 샘플링 신호의 인가 타이밍이 지연되며 이로 인해 서로 다른 각 샘플링 신호의 사이의 인가 타이밍이 상호 동일하지 않아 해당 샘플링 신호를 기초로 하여 생성되는 결정 신호에 심각한 오류가 발생하게 된다.
특히, 기가비트 수동형 광네트워크와 같은 고속 데이터에 대한 고속 처리가 요구되는 OLT에서 이러한 결정 신호의 오류는 복원 정확도를 크게 떨어뜨리는 동시에 OLT 자체에 대한 신뢰성 문제를 발생시킬 수 있다.
이를 개선하기 위하여, 본 발명의 실시예에 따른 위상 동기 성능을 개선한 뱅뱅 위상 검출기는 데이터 신호와 클럭 신호의 선후 관계를 판단하기 위하여 이용되는 샘플링 신호간 동기화가 이루어지도록 함으로써, 결정 신호의 정확도를 높이는 동시에 샘플링 신호의 지연에 따른 오류 발생을 최소화하여 고속 처리가 가능하도록 지원할 수 있는데 이를 이하 도면을 참고하여 설명한다.
우선, 도 4는 본 발명의 실시예에 따른 뱅뱅 위상 검출기의 상세 구성도로서, 도시된 바와 같이 본 발명의 실시예에 따른 뱅뱅 위상 검출기는 샘플링부(10)와, 동기화부(20)와, 결정부(30)를 포함할 수 있다.
우선, 샘플링부(10)는 클럭 단자를 통해 입력된 클럭 신호(CLK)의 상승 에지(rising edge)에서의 데이터 신호를 샘플링하여 제 1 및 제 3 샘플링 신호(S1, S3)를 생성하고, 상기 클럭 신호의 반주기에서의 상기 데이터 신호를 샘플링하여 제 2 샘플링 신호(S2)를 생성할 수 있다.
또한, 동기화부(20)는 상기 샘플링부(10)를 통해 생성된 제 1 내지 제 3 샘플링 신호(S1, S2, S3)를 입력받으며, 상기 클럭 신호(CLK)에 따라 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)를 동기화하여 출력할 수 있다.
또한, 결정부(30)는 상기 동기화부(20)를 통해 동기화되어 출력되는 제 1 내지 제 3 샘플링 신호(S1, S2, S3)에 따른 데이터 신호와 클럭 신호의 선후 관계를 판단하여, 상기 선후 관계에 대한 결정 신호(Up/Down 신호)를 출력할 수 있다.
이때, 샘플링부(10)는 4개의 D플립플롭(D Flip-Flop)(11, 12, 13, 14)으로 구성되며, 4개의 D 플립플롭(11, 12, 13, 14)은 3개의 포인트에서 데이터 신호를 샘플링하기 위하여 사용된다.
구체적으로 도 5에 도시된 바와 같이, 상단의 두 D 플립플롭인 제 1 플립플롭(11)과 제 2 플립플롭(12)은 클록단자(CLK)의 상승 에지(rising edge)에서의 입력 데이터를 샘플링하여 각각 제 1 샘플링 신호(S1)와 제 3 샘플링 신호(S3)를 출력하며, 하단의 두 D 플립플롭인 제 3 플립플롭(13)과 제 4 플립플롭(14)은 클럭 반주기에서의 데이터 신호를 샘플링하여 제 2 샘플링 신호(S2)를 출력할 수 있다.
이에 따라, 도 5(a)에 도시된 바와 같이 데이터 신호가 클럭 신호에 앞서는 경우와 도 5(b)에 도시된 바와 같이 데이터 신호가 클럭 신호보다 뒤쳐지는 경우에 있어서의 제 1 및 제 3 샘플링 신호(S1, S3)가 상이하게 출력된다.
이때, 상기 제 1 및 제 3 샘플링 신호(S1, S3)는 상기 제 1 플립플롭(11)과 상기 제 2 플립플롭(12) 중 적어도 하나를 거쳐 출력되고, 상기 제 2 샘플링 신호(S2)는 상기 제 3 플립플롭(13) 및 상기 제 4 플립플롭(14)을 거쳐 출력되게 되는데, 상기 각 플립플롭의 부하에 의해 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)에 전송지연이 발생한다.
또한, 상기 제 2 샘플링 신호(S2)는 상기 제 1 및 제 3 샘플링 신호(S1, S3)와 상이한 부하를 거치게 되므로, 상기 제 1 및 제 3 샘플링 신호(S1, S3)와 상기 제 2 샘플링 신호 사이(S2)의 출력 타이밍이 일치하지 않는 스큐(skew)가 발생한다.
이로 인해, 도 6(a)에 도시된 바와 같이 제 1 내지 제 3 샘플링(S1, S2, S3) 신호 각각에 전송 지연이 10%씩 동일하게 발생한 경우에도 도시된 바와 같이 상기 제 1 및 제 3 샘플링 신호(S1, S3)와 제 2 샘플링 신호(S2) 사이의 출력 타이밍이 차이가 발생하는 것을 확인할 수 있으며, 도 6(b)에 도시된 바와 같이 제 1 및 제 3 샘플링 신호(S1, S3)가 각각 플립플롭의 부하(load)에 의한 지연이 10%씩 발생하고, 제 2 샘플링 신호(S2)에 각각 플립플롭의 부하에 의한 지연이 60% 생겼을 때(제 3 및 제 4 플립플롭의 오동작에 의한 지연)인 경우 도시된 바와 같이 출력 타이밍의 차이가 완전히 어긋나 버리게 된다.
이로 인해, 도 2에 도시된 기존 뱅뱅 위상 검출기의 XOR 게이트로 바로 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)가 입력되는 경우 도시된 바와 같이 XOR 게이트를 통해 출력되는 결정신호를 통한 데이터 신호와 클럭 신호의 선후 관계 파악이 어려워져 CDR 모듈이 오동작하게 되므로 기가비트 수동형 광네트워크를 위한 고속 데이터 처리에 신뢰성을 보장하기 어렵게 된다.
이와 같은 제 1 내지 제 3 샘플링 신호 사이의 스큐에 의한 전송지연을 보상하기 위하여 도 4에 도시된 바와 같이 본 발명의 실시예에 따른 위상 동기 성능을 개선한 뱅뱅 위상 검출기는 동기화부(20)를 포함할 수 있다.
또한, 상기 동기화부(20)는 4개의 제 5 내지 제 8 플립플롭(21, 22, 23, 24)으로 구성되며, 상기 각 플립플롭(21, 22, 23, 24)의 클럭 단자는 상호 연결되어 동일 클럭 신호(CLK)를 수신할 수 있다.
더하여, 상기 제 5 내지 제 8 플립플롭(21, 22, 23, 24)은 각각 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3) 중 어느 하나를 입력으로 수신하고, 각 플립플롭(21, 22, 23, 24)의 출력이 상기 결정부(30)에 포함되어 UP신호 또는 DOWN 신호를 출력하는 각 XOR 게이트(31, 32)의 입력단 중 어느 하나와 연결될 수 있다.
이에 따라, 상기 제 5 내지 제 8 플립플롭(21, 22, 23, 24)은 각각이 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3) 중 어느 하나에 대한 출력을 클럭 신호(CLK)에 따라 생성하며, 또한 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)에 각각 상기 제 5 내지 제 8 플립플롭(21, 22, 23, 24) 중 어느 하나에 따른 동일 부하(load)가 적용됨으로써 상기 제 5 내지 제 8 플립플롭(21, 22, 23, 24)을 포함하는 동기화부(20)는 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)을 동일 타이밍에 출력할 수 있다.
즉, 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3) 각각은 상기 동기화부(20)에 입력되면서 동일 부하를 가진 상기 제 5 내지 제 8 플립플롭(21, 22, 23, 24) 중 어느 하나에 따른 부하가 적용됨으로써, 각 샘플링 신호(S1, S2, S3)에 지연이 발생하더라도 동일 부하에 따른 일정한 지연이 발생하고, 동기화부(20)의 각 플립플롭(21, 22, 23, 24)에 인가되는 클럭신호(CLK) 사이에도 각 플립플롭의 동일 부하에 따른 동일 지연이 발생한다.
이에 따라, 각 플립플롭(21, 22, 23, 24)에 인가되어 클럭 신호(CLK)가 동일 지연에 따라 동기화됨으로써, 상기 동기화부(20)는 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)를 동기화된 클럭 신호에 따라 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)의 위상을 정렬할 수 있다.
또한, 각 샘플링 신호(S1, S2, S3)에 적용되는 부하가 각각 하나의 플립플롭에 따른 부하로 일정(동일)하므로 각 샘플링 신호를 동일 지연시켜 상기 제 1 내지 제 3 샘플링(S1, S2, S3) 신호 각각의 위상 및 출력 타이밍을 동기화할 수 있다.
이를 통해, 상기 동기화부(20)는 상기 샘플링부(10)로부터 입력된 제 1 내지 제 3 샘플링 신호(S1, S2, S3)의 위상을 재정렬하여 동기화한 후 상기 결정부(30)로 출력할 수 있으며, 이에 따라 상기 샘플링부(20)를 통해 출력되는 제 1 및 제 3 샘플링 신호(S1, S3)와 상기 제 2 샘플링 신호(S2)의 위상 차이를 보상할 수 있다.
이때, 상기 샘플링부(10)와 동기화부(20)에 포함된 상기 제 1 내지 제 8 플립플롭(11~14, 21~24)에 적용되는 플립플롭은 하나의 입력 단자를 가지며, 클록 펄스(Clock Pulse)가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 출력되는 데이터 플립플롭(Data Flip-Flop, D Flip-Flop)일 수 있다.
한편, 도 4에 도시된 바와 같이 결정부(30)는 2개의 XOR 게이트(31, 32)로 구성되며, 각 XOR 게이트(31, 32)는 상기 동기화부(20)로부터 제공되는 제 1 및 제 3 샘플링 신호(S1, S3) 중 어느 하나와 상기 제 2 샘플링 신호(S2)를 이용하여 UP 또는 DOWN 신호에 따른 결정신호를 출력할 수 있다.
이때, 결정부(30)의 XOR 게이트(31, 32)에 입력되는 샘플링 신호(S1, S2, S3) 사이에는 타이밍 동기화가 이루어진 상태이므로, 결정부(30)는 해당 샘플링 신호(S1, S2, S3)를 이용하여 정확하게 데이터 신호와 클럭 신호 사이의 선후 관계에 대한 결정 신호를 출력할 수 있으며, 이를 통해 결정 신호에 대한 신뢰도를 향상시킬 수 있다.
상술한 바와 같이, 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)는 클럭 신호의 상승 에지(sing edge)에 정렬되어 나오던 신호이기 때문에, 상기 동기화부(20)에 포함된 플립플롭(21~24)은 상기 제 1 내지 제 3 샘플링 신호(S1, S2, S3)의 위상 재정렬을 위해 상기 샘플링부(10)에 포함된 플립플롭(11~14)에 인가되는 클록신호와 동일한 클럭신호를 인가받아 용이하게 위상 재정렬을 실시할 수 있다.
한편, 본 발명의 실시예에 따른 뱅뱅 위상 검출기는 기존의 뱅뱅 위상 검출기보다 데이터 신호와 클럭 신호를 비교한 결정 신호가 다소 늦게 나오지만 상술한 뱅뱅 위상 검출기가 구성되는 CDR 모듈의 데이터 신호에 대한 클럭 신호의 위상을 조정하여 고정하는 위상 동기 루프는 피드백 구조로 되어있고, 또한 결정 신호(Up pulse 및 Down pulse) 각각이 위상에 미치는 영향이 크지 않기 때문에 위상 고정 시간(Phase Locking time)에는 영향을 미치지 않는다.
더하여, 본 발명의 실시예에 따른 뱅뱅 위상 검출기는 상기 샘플링 신호에 대한 위상 재정렬을 통해 기존 뱅뱅 위상 검출기와 같은 스큐에 의해 지연된 샘플링 신호를 이용하여 잘못된 결과를 출력하는 오류 상황을 방지할 수 있고, 이러한 오류 상황 방지에 따른 정확도 증가와 더불어 오류 상황에 따른 손실 시간을 보상할 수 있으므로, 오히려 고속 장치에 적용되어 고속 데이터 처리에 대한 신뢰도와 처리 시간을 향상시킬 수 있을 뿐만 아니라 XOR 게이트를 통한 파형비교가 정확해져 위상 고정 시간(Phase Locking time)에 필요한 처리 시간이 감소함으로써 10Gbps급의 수동형 광네트워크에서 고속 데이터 처리를 용이하게 지원할 수 있다.
또한, 본 발명의 실시예에 따른 상기 뱅뱅 위상 검출기의 후속단에 구성되는 주파수 동기 루프와 위상 동기 루프에 의해 데이터 복원이 신속하게 이루어짐으로써 수동형 광네트워크의 효율성 및 속도를 향상시킬 수 있다.
도 7은 본 발명의 실시예에 따른 위상 동기 성능을 개선한 뱅뱅 위상 검출기와 기존 뱅뱅 위상 검출기의 출력 파형에 대한 비교 그래프를 나타낸 것으로서, 도시된 바와 같이, 도 7(a)에 도시된 바와 같이 기존 뱅뱅 위상 검출기는 XOR 게이트의 입력단으로 입력되기 이전에 샘플링 신호인 A 신호와 B 신호의 교차 지점은 70mV 이상 차이가 발생하여 오류 발생 가능성을 높이고 있는 동시에 특히 B 신호에서는 신호 판단이 어려울 정도로 완만한 구간이 없어 XOR 게이트의 결정 신호에 대한 오류 확률을 높이고 있다.
그러나, 도 7(b)에 도시된 바와 같은 본 발명의 뱅뱅 위상 검출기는 XOR 게이트로 입력되기 이전의 A 신호와 B 신호의 교차하는 복수의 지점이 정확히 일치하며 이를 통해 A 신호와 B 신호이 타이밍이 정확히 일치하여 XOR 게이트가 A 신호와 B 신호 사이의 선후 관계에 대한 결정 신호를 정확하게 출력할 수 있음을 확인할 수 있다.
더하여, 본 발명의 뱅뱅 위상 검출기의 XOR 게이트에 입력되는 A 신호와 B 신호는 각각 신호 판단이 용이하도로 완만한 구간을 가지고 있으며 이를 통해 결정신호에 대한 정확도 향상이 보장된다.
따라서, 본 발명의 뱅뱅 위상 검출기가 적용되는 CDR 모듈을 포함한 10Gbps Deserializer는 용이하게 데이터 신호를 오류 없이 변환하여 OLT의 성능 향상을 지원할 수 있다.
한편, 상술한 바와 같이 상기 뱅뱅 위상 검출기는 상기 기가비트 수동형 광네트워크에서 직렬 데이터 신호를 수신하는 클럭 데이터 복원(Clock Data Recovery) 모듈에 구성될 수 있음은 상술한 바와 같다.
더하여, 상기 뱅뱅 위상 검출기를 포함하는 상기 CDR 모듈은 상기 기가비트 수동형 광네트워크를 지원하며 이더넷 스위치(ethernet switch)의 이더넷 포트(port)에 연결되는 PON(Passive Optical Network) 스틱(stick)에 구성될 수 있다.
전술된 내용은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 샘플링부 20: 동기화부
30: 결정부

Claims (7)

  1. 기가비트 수동형 광네트워크의 클럭 데이터 복원 모듈에 적용되는 뱅뱅 위상 검출기에 있어서,
    클럭 단자를 통해 입력된 클럭 신호의 상승 에지에서의 데이터 신호를 샘플링하여 제 1 및 제 3 샘플링 신호를 생성하고, 상기 클럭 신호의 반주기에서의 상기 데이터 신호를 샘플링하여 제 2 샘플링 신호를 생성하는 샘플링부;
    상기 샘플링부를 통해 생성된 제 1 내지 제 3 샘플링 신호를 입력받으며, 상기 클럭 신호에 따라 상기 제 1 내지 제 3 샘플링 신호를 동기화하여 출력하는 동기화부; 및
    상기 동기화부를 통해 동기화되어 출력되는 제 1 내지 제 3 샘플링 신호에 따른 데이터 신호와 클럭 신호 사이의 선후 관계에 대한 결정신호를 출력하는 결정부를 포함하되,
    상기 동기화부는 4개의 제 5 내지 제 8 플립플롭으로 구성되고, 상기 제 5 내지 제 8 플립플롭의 클럭 단자는 상호 연결되어 동일 클럭 신호를 수신하며, 상기 제 5 내지 제 8 플립플롭은 각각 상기 제 1 내지 제 3 샘플링 신호 중 어느 하나를 입력으로 수신하여 상기 동일 클럭 신호에 따라 상기 제 1 내지 제 3 샘플링 신호 중 어느 하나에 대한 출력을 생성하는 것을 특징으로 하는 위상 동기 성능을 개선한 뱅뱅 위상 검출기.
  2. 청구항 1에 있어서,
    상기 샘플링부는 상기 제 1 샘플링 신호를 출력하는 제 1 및 제 2 플립플롭과,
    상기 제 2 샘플링 신호를 출력하는 제 3 및 제 4 플립플롭을 포함하며,
    상기 제 3 샘플링 신호는 상기 제 1 플립플롭의 출력인 것을 특징으로 하는 위상 동기 성능을 개선한 뱅뱅 위상 검출기.
  3. 삭제
  4. 청구항 2에 있어서,
    상기 각 플립플롭은 하나의 입력 단자를 가지며, 클록 펄스(Clock Pulse)가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 출력되는 데이터 플립플롭(Data Flip-Flop, D Flip-Flop)인 것을 특징으로 하는 위상 동기 성능을 개선한 뱅뱅 위상 검출기.
  5. 청구항 1에 있어서, 상기 결정부는,
    상기 제 5 내지 제 8 플립플롭의 출력을 수신하여 상기 선후 관계를 판단하여 결정된 Up 신호 또는 Down 신호 중 어느 하나에 대한 상기 결정신호를 출력하는 2개의 XOR 게이트로 구성되는 것을 특징으로 하는 위상 동기 성능을 개선한 뱅뱅 위상 검출기.
  6. 청구항 1에 있어서,
    상기 뱅뱅 위상 검출기는 상기 기가비트 수동형 광네트워크에서 직렬 데이터 신호를 수신하는 클럭 데이터 복원(Clock Data Recovery) 모듈에 구성되는 것을 특징으로 하는 위상 동기 성능을 개선한 뱅뱅 위상 검출기.
  7. 청구항 1에 있어서,
    상기 뱅뱅 위상 검출기를 포함하는 상기 CDR 모듈은 상기 기가비트 수동형 광네트워크를 지원하며 이더넷 스위치의 이더넷 포트에 연결되는 PON(Passive Optical Network) 스틱(stick)에 구성되는 것을 특징으로 하는 위상 동기 성능을 개선한 뱅뱅 위상 검출기.
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