CN102611440B

CN102611440B - 基于门控振荡器的超高速突发模式时钟恢复电路

Info

Publication number: CN102611440B
Application number: CN201210063200.2A
Authority: CN
Inventors: 顾皋蔚; 朱恩; 林叶; 单锡城; 宋立桃
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2012-03-12
Filing date: 2012-03-12
Publication date: 2014-02-12
Anticipated expiration: 2032-03-12
Also published as: CN102611440A

Abstract

本发明提供了一种超高速突发模式时钟恢复电路，所述的超高速突发模式时钟恢复电路包括门控振荡器、4分频器、鉴频器、电荷泵、低通滤波器、内部时钟缓冲器器和半速率数据恢复电路，其特征是：门控振荡器的输出时钟受到输入数据的牵引作用，当有数据翻转时，可在数个比特时间内从任意相位的输入数据中恢复出相位对齐于数据相位的时钟信号；4分频器、鉴频器、电荷泵、低通滤波器、内部时钟缓冲器器分析输出时钟信号频率与参考频率的关系，为门控振荡器提供控制信号，半速率数据恢复电路根据恢复后时钟信号对数据进行重定时，生成恢复的数据信号。所述电路适用于光纤通信系统，特别是以万兆以太网无源光网络技术为代表的突发模式光通信系统。

Description

基于门控振荡器的超高速突发模式时钟恢复电路

技术领域

本发明涉及超高速突发模式的时钟数据恢复技术与电路设计，尤其适用于万兆以太无源光网络系统的突发模式光接收机。

背景技术

随着全球信息化浪潮的不断推进，用户对带宽的需求与日俱增。基于无源光网络技术的光纤接入技术兼有容量与成本的巨大优势，被列为各国国家信息化发展战略的重要组成部分。2009年9月，IEEE 802.3av标准发布，即万兆以太无源光网络（10Gb/s Ethernet Passive Optical Network，10G- EPON）标准发布，成为最受关注的未来网络宽带接入技术。

10G EPON系统采用了点到多点的树形网络拓扑结构,单个光线路终端通过无源光分路器/光耦合器与N个光网络单元相连接，所有的光网络单元以时分复用的方式共享同一条上行信道，每个光网络单元只能在指定的时间窗口内发送数据。由于各个光网络单元到达光线路终端的距离不同，信道衰减与延时亦各不相同，在接收端所收到的来自不同光网络单元的数据相位差在[0,2p）之间。因此位于光线路终端侧的接收机必须在标准限定的时间（数十纳秒）以内，完成时钟锁定与数据恢复等一系列动作，才能实现可靠的传输突发传输，而传统的光纤通信系统所用的是连续模式，对时钟恢复时间没有要求，通常为几百微秒甚至毫秒级。上行信道的突发模式传输是10G EPON系统与传统光纤通信系统最重要的区别，也是设计的难点所在，目前尚无适用于10G-EPON的商用芯片。我国关于EPON与10G-EPON的研究也较多集中于算法和布网，而较少见到芯片成果尤其是突发时钟恢复方面的芯片成果。

在过去突发模式光传输系统中，常用以下两种方法在较低的速率上实现突发的时钟数据恢复。图2所示即为过速率采样法进行突发时钟数据恢复的结构框图。通过对输入数据进行M倍（M>3）的时钟过采样（或相位过采样），并用数字的方法分析采样结果，找出输入数据跳变位置和最佳采样相位。对于速率高达10Gbps的信号而言，这一方法对采样时钟的速度和精度的要求都过高；而要将接收到的数据速率降低到可以进行数字分析的程度，又需要1:16甚至更高比例的分接，显著增加了硬件开销，并行的多路采样还严重增大了输入阻抗，降低了接收机的输入带宽，因而这种电路结构难以工作在超高速条件下。

另一种突发模式的时钟数据恢复方法为传统的门控振荡器法（图3）。这一方法使用了3个匹配的门控振荡器。其中，门控振荡器3用在参考锁相环中，为所有的振荡器提供合适的控制电压，保证振荡频率接近信号速率。门控振荡器1和2 在输入数据的控制下交替着开始或者停止振荡，两者输出信号的和就构成了一个连续的时钟信号，相位对齐于输入数据。门控振荡器通常用环形振荡器与一个与门实现，这种方法可以即时的完成输入的相位调整，电路相对简单，而缺点则是恢复出的时钟相位噪声特性略差，这一方法在低速率的突发模式时钟恢复中使用较多，这种电路结构同样难以工作在超高速条件下。

发明内容

技术问题： 本发明的目的是设计并实现一种基于门控振荡器的超高速突发模式时钟恢复电路，使之可用于10G-EPON上行信道中的光突发模式时钟恢复电路，要求能够接收数据速率为10Gbit/s，突发时钟恢复时间<40比特。

技术方案： 为解决前述技术问题，本发明设计并实现了一种超高速突发模式时钟恢复技术与电路，所述电路包括：门控振荡器、4分频器、鉴频器、电荷泵、低通滤波器、内部时钟缓冲器器和半速率数据恢复电路：

其中，门控振荡器两个输入端为输入数据信号和电压控制信号，生成相位与输入数据信号对齐的时钟信号，并连接至内部时钟缓冲器器的输入端，内部时钟缓冲器器具有比门控振荡器更强的驱动能力，它的输出即为恢复出的时钟信号；恢复出的时钟信号同时也作为4分频器的输入信号与半速率数据恢复电路的输入时钟；

4分频器对恢复的时钟信号CR，进行4分频处理，输出为正交的分频信号，接鉴频器的输入端；

鉴频器的作用是将4分频器生成的正交信号与参考时钟信号进行频率比较，输出上升指示信号与下降指示信号；

电荷泵的输入为输出上升指示信号与下降指示信号，输出接低通滤波器的输入；低通滤波器的输出为门控振荡器的控制信号；

半速率数据恢复电路中的数据输入为整个电路的输入数据信号，经过重定时与整形放大操作，输出恢复的数据信号。

门控振荡器是由第一至第四共计四个门单元电路环形连接实现，此四个门单元电路的结构基于同或/异或门，具体连接方式是：

第一门单元电路连接成同或门形式，它的一个输入为前端光接收机输出的数据，另一个输入为第四单元电路的输出；

第二门单元电路连接成异或门形式，它的一个输入为前端光接收机输出的数据，另一个输入为第一单元电路的输出；

第三门单元电路连接成异或门形式，它的一个输入接地，另一个输入为第二单元电路的输出；

第四门单元电路连接成异或门形式，它的一个输入接地，另一个输入为第三单元电路的输出；

所有四个门单元电路的控制端都连接到控制电压，在控制电压的调节下,所有四个门单元电路的电路延时都相等；

当数据为连续的‘0’时，第二、第三、第四门单元电路工作在反相器模式而第一门单元电路工作在缓冲模式；此门控振荡器的工作方式相当于一个环形振荡器，当数据为连续的‘1’时，第一、第三、第四门单元电路工作在反相器模式而第二门单元电路工作在缓冲模式；此门控振荡器的工作方式也相当于一个环形振荡器；而当数据在‘0’和‘1’之间翻转时，此门控振荡器的输出波形的相位将在数据的牵引作用下迅速对齐数据相位；

本发明中所设计的门控振荡器结构不存在停止振荡与起振状态的转换，振荡器的中心频率为数据速率的一半，即5GHz，使得改进后的振荡器更适用于高速数字信号传输。

门控振荡器、4分频器、鉴频器、电荷泵、低通滤波器、内部时钟缓冲器器构成一仅对频率误差敏感，而对相位误差不敏感的锁频环路,使得门控振荡器的振荡频率与实际数据频率偏差必须在允许的范围之内：

Figure 2012100632002100002DEST_PATH_IMAGE002

。

鉴频器包括第一D触发器,第二D触发器,第三D触发器,第一与门,以及第二与门，具体连接方式是：

第一D触发器的数据输入端连接I路输入信号，时钟输入端连接参考时钟,同向输出端连接第三D触发器的数据输入端，反向输出端可悬空；第二D触发器的数据输入端连接Q路输入信号,时钟输入端连接参考时钟,同向输出端连接第三D触发器的时钟输入端；第一与门的两个输入端分别连接第三D触发器的同相输出端与第二触发器的反向输出端，输出为上升指示信号；第二与门的两个输入端分别连接第三D触发器的反相输出端与第二触发器的反向输出端，输出为下降指示信号。

电荷泵的负载为电流镜结构，通过折叠镜像处理，可以有效展宽电荷泵的输出电压变化范围，电荷泵采用了单端输出；

低通滤波器则采用了二阶π型RC低通滤波器，使用CMOS工艺实现单片集成。

根据恢复出的时钟信号，半速率数据恢复电路对数据进行重定时，生成恢复的数据信号。

有益效果： 本发明设计了一种超高速突发模式时钟恢复电路，可以在< 5比特的时间内恢复出与接收数据同步的时钟信号，所述电路可以在CMOS工艺上实现单片集成，实际的流片验证证明可以工作在10Gbit/s的数据速率上；与背景技术中所述的其它相同功能的电路相比，所述电路具有低成本、低功耗、高速率等优点。

附图说明

图1为传统的突发模式恢复法1 过采样法恢复电路结构；

图2为传统的突发模式恢复法2 门控振荡器法时钟恢复电路结构；

图3为本发明所述超高速突发模式时钟恢复电路结构；

图4为本发明所述的门控振荡器；

图5a为时钟相位滞后于数据时所述振荡器的输出波形；

图5b为时钟相位超前于数据时所述振荡器的输出波形，

图6为所述门控振荡器中采用的基于同或/异或门的门单元电路的一种实现方法；

图7为本发明所述的鉴频器电路结构。

具体实施方式

本发明提供的一种超高速突发模式时钟恢复技术与电路。

下面结合附图来详细描述本发明，改进的高速突发时钟恢复电路如图3所示，包括：门控振荡器X1、4分频器X2、鉴频器X3、电荷泵X4、低通滤波器X5、内部时钟缓冲器器X6和半速率数据恢复电路X7。与图2所示的门控振荡器法时钟恢复电路相比，本发明所述的电路只含有一个基于异或/同或门的门控振荡器X1。此改进后的门控振荡器X1不存在停止与振荡状态的转换，振荡频率为数据速率的一半，即5GHz，使得改进后的振荡器更适用于高速数字信号传输；由改进后的门控振荡器X1、4分频器X2、鉴频器X3、电荷泵X4、低通滤波器X5、内部时钟缓冲器器X6取代了参考锁相环，避免了振荡器失配所引入的频率误差。

门控振荡器X1结构如图4所示,由四个基于XNOR/XOR单元的门单元电路，Cell1-4环形连接构成,门单元电路应该采用全差分形式的结构，使得在相同的控制电压Vctrl下，每个门单元电路的延时完全相等，图5改出了门单元电路的一种实现方式,此时门单元电路连接成异或门形式，仅仅交换两个输出端口，此门门单元电路就连接成了同或门形式。门控振荡器X1的具体连接方式为：

第一门单元电路Cell1连接成同或门形式，它的一个输入为前端光接收机输出的数据，另一个输入为第四单元电路Cell4的输出，输出信号命名为A；

第二门单元电路Cell2连接成异或门形式，它的一个输入为前端光接收机输出的数据，另一个输入为第一单元电路Cell1的输出，输出信号命名为B；

第三门单元电路Cell3连接成异或门形式，它的一个输入接地，另一个输入为第二单元电路Cell2的输出，输出信号命名为C；

第四门单元电路Cell4连接成异或门形式，它的一个输入接地，另一个输入为第三单元电路Cell3的输出，输出信号命名为D；

当数据为连续的‘0’时，第二、第三、第四门单元电路，Cell2,Cell3,Cell4工作在反相器模式而第一门单元电路Cell1工作在缓冲模式；此门控振荡器X1的工作方式相当于一个环形振荡器，当数据为连续的‘1’时，第一、第三、第四门单元电路，Cell1,Cell3,Cell4工作在反相器模式而第二门单元电路Cell2工作在缓冲模式；此门控振荡器X1的工作方式也相当于一个环形振荡器；

当输入数据翻转，从‘0’变为‘1’或者从‘1’变为‘0’时，第一门单元电路Cell1的输出信号A的极性发生变化（由充电变成放电或反之）。若信号A在数据翻转时刻电平位于中心电平处，则信号A仅发生180o的相移，而充放电时间不变；由于第二门单元电路Cell2的两个输入同时发生翻转，信号B保持相位的连续，信号C、信号D也同样保持相位连续。

若输出时钟滞后于输入数据（图5a），信号A发生极性翻转时其电平尚未到达中心电平，这就使得在A点接下来发生的充电或者放电时间变短，信号B的充放电时间同样会变短，振荡器相位变化被加速，追上输入数据。

反之，若输出时钟超前于输入数据（图5a），信号A在时钟极性翻转前，其电平已经越过了中心电平，这就使得在信号A与信号B接下来发生的充电或者放电时间变长，振荡速度变缓直至锁定于输入数据。

门控振荡器X1、4分频器X2、鉴频器X3、电荷泵X4、低通滤波器X5、内部时钟缓冲器器X6构成一仅对频率误差敏感，而对相位误差不敏感的锁频环路，用于保证门控振荡器X1的振荡频率与实际数据频率偏差必须在允许的范围之内：

式中，

Figure 2012100632002100002DEST_PATH_IMAGE006

为实际传输信号的半速率，即10.3125GHz/2，为被传输的非归零NRZ码中允许的最长连续相同数字，

Figure 2012100632002100002DEST_PATH_IMAGE010

为门控振荡器X1的振荡频率。

鉴频器X3的电路结构如附图7所示，包括第一D触发器D-FF1,第二D触发器D-FF2,第三D触发器D-FF3,第一与门AND1,以及第二与门AND2。具体连接方式是：

第一D触发器D-FF1的数据输入端连接I路输入信号DivI，时钟输入端连接参考时钟RefClk,同向输出端连接第三D触发器D-FF3的数据输入端，反向输出端可悬空；第二D触发器D-FF2的数据输入端连接Q路输入信号DivQ,时钟输入端连接参考时钟RefClk,同向输出端连接第三D触发器D-FF3的时钟输入端；第一与门AND1的两个输入端分别连接第三D触发器D-FF3的同相输出端与第二触发器的反向输出端，输出为上升指示信号UP；第二与门AND2的两个输入端分别连接第三D触发器D-FF3的反相输出端与第二触发器的反向输出端，输出为下降指示信号DN。

当分频后的正交信号DivI与DivQ的频率高于参考频率时，上升指示信号UP为占空比接近50%的方波，而下降指示信号DN为低电平；当分频后的正交信号的频率低于参考频率时，上升指示信号UP为低电平，DN为占空比接近50%的方波；而当下降指示信号DN为低电平；而当正交信号的频率与参考频率相等时，UP信号与DN信号均为低电平。

电荷泵X4的负载采用电流镜结构；通过折叠镜像处理，可以有效展宽CP的输出电压变化范围，电荷泵X4的输出采用单端形式；低通滤波器X5则采用了二阶P型RC低通滤波器，基于CMOS工艺实现了单片集成，为了节约芯片面积，可以使用NMOS晶体管等效电容。当且仅当UP信号为高时，电荷泵X4提供一充电电流，低通滤波器X5的输出电压即门控振荡器的控制电压升高，恢复出的时钟频率下降；反之，当且仅当DN信号为高时，电荷泵X4提供一放电电流，低通滤波器X5的输出电压即门控振荡器的控制电压降代，恢复出的时钟频率升高。

根据恢复出的时钟信号，半速率数据恢复电路X7对数据进行重定时，生成恢复的数据信号。

Claims

1.一种基于门控振荡器的超高速突发模式时钟恢复电路，用于从突发的初始时钟相位未知的数字信号中恢复出时钟信号并且重生出恢复的数据信号，所述电路包括：门控振荡器（X1）、4分频器（X2）、鉴频器（X3）、电荷泵（X4）、低通滤波器（X5）、内部时钟缓冲器（X6）和半速率数据恢复电路（X7）：

其中，门控振荡器（X1）两个输入端为输入数据信号（Data）和控制电压信号（Vctrl），生成相位与输入数据信号（Data）对齐的时钟信号，并连接至内部时钟缓冲器（X6）的输入端，内部时钟缓冲器（X6）具有比门控振荡器（X1）更强的驱动能力，它的输出即为恢复出的时钟信号(ClkOut)；恢复出的时钟信号(ClkOut)同时也作为4分频器的输入信号与半速率数据恢复电路（X7）的输入时钟；

4分频器（X2）对恢复的时钟信号(ClkOut)，进行4分频处理，输出为正交的分频信号，接鉴频器（X3）的输入端；

鉴频器（X3）的作用是将4分频器生成的正交信号与参考时钟信号（RefClk）进行频率比较，输出上升指示信号（UP）与下降指示信号（DN）到电荷泵（X4）；

电荷泵（X4）的输入为输出上升指示信号（UP）与下降指示信号（DN），输出接低通滤波器（X5）的输入；低通滤波器（X5）的输出为门控振荡器（X1）的控制电压信号（Vctrl）；

半速率数据恢复电路（X7）中的数据输入为整个电路的输入数据信号（Data），经过重定时与整形放大操作，输出恢复的数据信号(DataOut)。

2.如权利要求1所述的基于门控振荡器的超高速突发模式时钟恢复电路，其特征在于门控振荡器（X1）是由四个门单元电路环形连接实现，此四个门单元电路的结构基于同或/异或门，具体连接方式是：

第一门单元电路（Cell1）连接成同或门形式，它的一个输入为前端光接收机输出的数据，另一个输入为第四单元电路（Cell4）的输出；

第二门单元电路（Cell2）连接成异或门形式，它的一个输入为前端光接收机输出的数据，另一个输入为第一单元电路（Cell1）的输出；

第三门单元电路（Cell3）连接成异或门形式，它的一个输入接地，另一个输入为第二单元电路（Cell2）的输出；

第四门单元电路（Cell4）连接成异或门形式，它的一个输入接地，另一个输入为第三单元电路（Cell3）的输出；

以上四个门单元电路的控制端都连接到控制电压信号Vctrl，在控制电压信号Vctrl的调节下,所有四个门单元电路的电路延时都相等；

当数据为连续的‘0’时，第二、第三、第四门单元电路工作在反相器模式而第一门单元电路（Cell1）工作在缓冲模式；此门控振荡器（X1）的工作方式相当于一个环形振荡器，当数据为连续的‘1’时，第一、第三、第四门单元电路工作在反相器模式而第二门单元电路（Cell2）工作在缓冲模式；门控振荡器（X1）的工作方式也相当于一个环形振荡器；而当数据在‘0’和‘1’之间翻转时，门控振荡器（X1）的输出波形的相位将在数据的牵引作用下迅速对齐数据相位。

3.如权利要求2所述的基于门控振荡器的超高速突发模式时钟恢复电路，其特征在于所述门控振荡器（X1）的中心振荡频率为数入数据速率的一半。

4.如权利要求1所述的基于门控振荡器的超高速突发模式时钟恢复电路，其特征是门控振荡器（X1）、4分频器（X2）、鉴频器（X3）、电荷泵（X4）、低通滤波器（X5）、内部时钟缓冲器（X6）构成一仅对频率误差敏感，而对相位误差不敏感的锁频环路（B1），用于保证门控振荡器（X1）的振荡频率与实际数据频率偏差必须在允许的范围之内：

|f_GVCO-f₀|＜f₀/2N_CID

式中，f₀为实际传输信号的半速率，即10.3125GHz/2，N_CID为被传输的非归零NRZ码中允许的最长连续相同数字，f_GVCO为门控振荡器（X1）的振荡频率。

5.如权利要求1或4所述的基于门控振荡器的超高速突发模式时钟恢复电路，其特征是鉴频器（X3）包括第一D触发器（D-FF1）,第二D触发器（D-FF2）,第三D触发器（D-FF3）,第一与门（AND1）,以及第二与门（AND2），具体连接方式是：

第一D触发器（D-FF1）的数据输入端连接I路输入信号（DivI），时钟输入端连接参考时钟（RefClk）,同向输出端连接第三D触发器（D-FF3）的数据输入端，反向输出端可悬空；第二D触发器（D-FF2）的数据输入端连接Q路输入信号（DivQ）,时钟输入端连接参考时钟（RefClk）,同向输出端连接第三D触发器（D-FF3）的时钟输入端；第一与门（AND1）的两个输入端分别连接第三D触发器（D-FF3）的同相输出端与第二触发器的反向输出端，输出为上升指示信号（UP）；第二与门（AND2）的两个输入端分别连接第三D触发器（D-FF3）的反相输出端与第二触发器的反向输出端，输出为下降指示信号（DN）。

6.如权利要求1或4所述的基于门控振荡器的超高速突发模式时钟恢复电路，其特征是电荷泵（X4）的负载为电流镜结构，通过折叠镜像处理，展宽电荷泵的输出电压变化范围，电荷泵（X4）的输出采用单端形式。

7.如权利要求1或4所述的基于门控振荡器的超高速突发模式时钟恢复电路，其特征是低通滤波器（X5）采用二阶π型RC低通滤波器，基于CMOS工艺实现单片集成，使用NMOS晶体管等效电容以节省芯片面积。