CN102088327A - 时钟数据恢复电路、光接收机和无源光网络设备 - Google Patents

Abstract

本发明公开一种高速突发模式时钟数据恢复电路，包括选择开关、相位调整模块和连续模式CDR模块；其中，所述选择开关用于选择性地将突发数据或本地参考时钟作为输入数据发送至相位调整模块；所述相位调整模块用于对所述输入数据进行分路并分别进行延时以生成多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号选择其中一路延时数据输出；所述连续模式CDR模块用于根据所述相位调整模块输出的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据。本发明还公开一种光接收机和PON设备。采用本发明实施例可满足高数据速率的PON系统的应用要求。

Description

时钟数据恢复电路、光接收机和无源光网络设备

技术领域

本发明涉及网络通信技术领域，特别是涉及一种高速突发模式时钟数据恢复电路、光接收机和无源光网络设备。

背景技术

高速突发模式时钟数据恢复电路用于接入网络的光接收机中，对光接收机接收到的高速数字信号进行时钟数据恢复，特别是高速的时钟数据恢复，其工作效率通常在每秒1000兆比特以上，以满足高速无源光网络(Passive OpticalNetwork：PON)的需要。

参照图1，其为无源光网络的结构图。图1中，在下行信道上，光线路终端设备(Optical Line Terminal：OLT)连续广播数据到每个光网络单元(OpticalNetwork Unit：ONU)，ONU接收机因此可以连续地跟踪OLT发送信号的相位和频率偏移。在上行信道上，每个ONU分别发送突发数据。由于每个ONU具有不同的频率和相位偏移，OLT需要在短时间内重新同步到新接收到的突发数据。

不过，传统连续模式的时钟数据恢复(Clock and Data Recovery：CDR)通常需要几千比特去跟踪相位。随着PON技术的发展，特别是高数据速率的PON系统的广泛应用，传统连续模式的CDR已无法满足高速率PON系统的应用要求。

发明内容

本发明提供一种高速突发模式时钟数据恢复电路、光接收机和PON设备，能够达到1G比特以上数据的快速时钟和数据恢复，满足高速率PON系统的应用要求。

为实现上述目的，本发明提供了如下方案：

一种高速突发模式时钟数据恢复电路，包括：括选择开关、相位调整模块和连续模式CDR模块；其中，所述选择开关用于选择性地将突发数据或本地参考时钟作为输入数据发送至相位调整模块；所述相位调整模块用于对所述输入数据进行分路并分别进行延时以生成多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号选择其中一路延时数据输出；所述连续模式CDR模块用于根据所述相位调整模块输出的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据

一种光接收机，包括一种光接收机，其特征在于，包括时钟数据恢复电路，所述时钟数据恢复电路包括：信号处理模块、选择开关、相位调整模块、连续模式CDR模块；其中，所述信号处理模块，用于根据是否检测到突发数据发送相应的第一控制信号至选择开关；所述选择开关，用于根据所述第一控制信号，选择性地将突发数据或本地参考时钟作为输入数据发送至相位调整模块；所述相位调整模块，用于对所述输入数据分路并分别进行延时以生成多路多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号，从所述多路延时数据中选择一路输出至所述连续模式CDR模块；所述连续模式CDR模块，用于根据接收自所述相位调整模块的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据。

一种PON设备，其包括一光接收机，所述光接收机包括如上所述的高速突发模式时钟数据恢复电路。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明实施例所述高速突发模式时钟数据恢复电路、光接收机和PON设备，通过将相位调整模块和连续模式CDR模块相结合，共同实现高速时钟和数据恢复。相位调整模块用于调整输入数据相位，使输入数据和时钟的相位差迅速减小至一定范围之内；连续模式CDR继续减小输入数据和时钟之间的相位差，并跟踪输入数据的抖动和漂移；由此使得该恢复电路能够达到1G比特以上数据的快速时钟和数据恢复，满足高速率PON系统，比如GPON及下一代XGPON的应用要求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为无源光网络结构图；

图2为本发明实施例提供的高速突发模式时钟数据恢复电路结构图；

图3为本发明实施例提供的相位调整模块的电路结构图；

图4为4路不同相位的数据和采样时钟的时序图；

图5为本发明实施例所述的相位选择逻辑的电路结构；

图6为本发明实施例的信号处理模块结构图；

图7为单个突发数据包时信号处理模块各信号时序图；

图8为多个突发数据包时信号处理模块各信号时序图；

图9为本发明实施例的连续模式CDR模块第一实施方式结构图；

图10为本发明实施例的连续模式CDR模块第二实施方式结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种高速突发模式时钟数据恢复电路，其能够达到1G比特以上数据的快速时钟和数据恢复，满足高数据速率的PON系统，比如GPON及下一代XGPON的应用要求。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图2，其为本发明一种实施例提供的高速突发模式时钟数据恢复电路结构图。

所述恢复电路包括：信号处理模块10、选择开关20、相位调整模块30、以及连续模式CDR模块40。

其中，信号处理模块10用于检测是否接收到突发数据，并发送相应的第一控制信号至选择开关20，并延迟一预设时间段T1后，发送第二控制信号至相位调整模块30。

其中，所述预设时间段T1的取值为相位调整模块30的数据处理时间长度，可以根据实际工作经验预先设定。即为，信号处理模块10发送第一控制信号至选择开关20，控制选择开关20发送相应的输入数据至相位调整模块30，延迟至相位调整模块30处理完输入数据后，发送第二控制信号至相位调整模块30，用于锁存数据。

选择开关10为二选一开关，其包括第一输入端、第二输入端、输出端和控制端。其中，第一输入端用于接收突发数据，其中所述突发数据；第二输入端用于接收本地参考时钟；控制端接收信号处理模块10输出的第一控制信号，并根据接收到的控制信号选择接通相应的输入端；输出端接相位调整模块30的输入端，用于将所述选择开关20根据第一控制信号选择接收到输入数据发送给相位调整模块。

具体的，选择开关10可以根据接收自信号处理模块10提供的第一控制信号，选择接通第一输入端或第二输入端，即选择将突发数据或本地参考时钟作为输入数据发送至相位调整模块30。

当信号处理模块10检测到突发数据时，其输出的第一控制信号用于控制选择开关20将第一输入端和输出端接通，并将突发数据传送至相位调整模块30；当信号处理模块10超过预设时间段Δt没有检测到突发数据时，其输出的第一控制信号用于控制选择开关20将第二输入端和输出端接通，将本地参考时钟传送至相位调整模块30。

值得说明的是，PON的两个相邻突发数据包之间具有一定的保护间隔，可以用guardtime表示。对于不同的PON，其对应的guardtime具有不同的取值。本发明实施例中，所述预设时间段Δt应该略长于PON中两个相邻突发数据包之间的最大guardtime。例如，GPON中规定，2.488G上行突发数据包的最大guardtime为27ns，则可以将所述预设时间段Δt设定为30ns左右。

相位调整模块30可以为一个粗移相模块，其接收所述选择开关20发送的输入数据(突发数据或本地参考时钟)后，对所述输入数据分路、并分别进行延时，利用所述连续模式CDR模块40返回的恢复时钟信号对各延时数据进行采样，并根据采样结果，从各路延时数据中选择一路输出至所述连续模式CDR模块40。

具体的，所述相位调整模块30判断所述输入数据和所述恢复时钟信号的相对相位，并通过控制自己的延时来调整输入数据的相位，以使输入数据和恢复时钟信号在判决处的相位之差迅速减小到一定范围之内，从而实现快速相位捕获。

连续模式CDR模块40根据接收自所述相位调整模块30的数据，输出恢复时钟信号和重定时数据。

具体的，所述连续模式CDR模块40通过调整恢复时钟信号的相位，继续减小接收自相位调整模块30的数据和恢复时钟信号的相位差，并跟踪所述数据的抖动和漂移，输出恢复时钟信号和重定时的数据。

本发明实施例所述高速突发模式时钟数据恢复电路，通过将相位调整模块和连续模式CDR模块相结合，实现高速时钟和数据恢复。相位调整模块用于调整输入数据相位，使输入数据和时钟的相位差迅速减小至一定范围之内；连续模式CDR继续减小输入数据和时钟之间的相位差，并跟踪输入数据的抖动和漂移；由此使得该恢复电路能够达到1G比特以上数据的快速时钟和数据恢复，满足高数据速率的PON系统，比如GPON及下一代XGPON的应用要求。

参照图3，为本发明实施例提供的相位调整模块的电路结构图。所述相位调整模块30包括：分路采样单元321、时钟分路单元322、相位选择逻辑单元318、多选一开关314。

所述分路采样单元321用于将输入数据分为同相位的多路数据(为便于描述，以下记为N路数据)、并分别进行延时后，生成N路延时数据送至所述多选1开关；并且，利用所述时钟分路单元322提供的分路时钟信号分别对所述N路延时数据进行采样，并输出N路采样数据至所述相位选择逻辑单元；

所述时钟分路单元322用于将所述连续模式CDR模块40返回的恢复时钟信号进行分频、延时处理后，分为同相位的N+1路分路时钟信号，其中N路分路时钟信号送至分路采样单元，另外一路分路时钟信号送至相位选择逻辑单元318；

所述相位选择逻辑单元318根据接收到的分路时钟信号，对所述N路采样数据进行M比特平均、锁存并译码处理，并输出对应的选择信号至所述多选一开关；

所述多选一开关314根据所述选择信号选择所述N路延时数据中的一路输出。

下面结合图3，对各单元对应的电路结构进行详细描述。在本实施例中，N可以等于4，并且所述多选一开关314可以为四选一开关。

所述分路采样单元321包括1:4分路器301、第一延时器302、第二延时器303、第三延时器304、第四延时器305、第一1:2分路器306、第二1:2分路器307、第三1:2分路器308、第四1:2分路器309、第一D触发器310、第二D触发器311、第三D触发器312、第四D触发器313。

所述1:4分路器301用于将一路输入数据分成四路同相位的数据输出，其可包括一输入端和第一、第二、第三、第四输出端，其中所述输入端用于接收所述选择开关20提供的输入数据(突发数据或本地参考时钟)，所述第一输出端接所述第一延时器302的输入端、第二输出端接所述第二延时器303的输入端、第三输出端接所述第三延时器304的输入端、第四输出端接所述第四延时器305的输入端。所述第一延时器302、第二延时器303、第三延时器304、第四延时器305的输出端分别接所述第一1:2分路器306、第二1:2分路器307、第三1:2分路器308、第四1:2分路器309的输入端。所述1:2分路器用于将接收到的一路输入信号分成两路同相位的输出信号。具体地，所述第一1:2分路器306的第一输出端接所述四选一开关314的第一输入端，其第二输出端接所述第一D触发器310的数据输入端；所述第二1:2分路器307的第一输出端接所述四选一开关314的第二输入端，其第二输出端接所述第二D触发器311的数据输入端；所述第三1:2分路器308的第一输出端接所述四选一开关314的第三输入端，其第二输出端接所述第三D触发器312的数据输入端；所述第四1:2分路器309的第一输出端接所述四选一开关314的第四输入端，其第二输出端接所述第四D触发器313的数据输入端。

所述第一D触发器310、第二D触发器311、第三D触发器312、第四D触发器313的时钟输入端分别接收所述时钟分路单元322提供的分路时钟信号，且其输出端分别接所述相位选择逻辑单元318的第一数据输入端、第二数据输入端、第三数据输入端、第四数据输入端。

所述时钟分路单元322包括1/2分频器315、第五延时器316、1:5分路器317。所述1/2分频器315用于接收所述连续模式CDR模块40返回的恢复时钟信号，并对所述恢复时钟信号进行分频处理，比如将该信号频率降低一半，其输出端接所述第五延时器316的输入端。所述第五延时器316的输出端接所述1:5分路器317的输入端。所述1:5分路器317的第一输出端、第二输出端、第三输出端、第四输出端分别接所述第一D触发器310、第二D触发器311、第三D触发器312、第四D触发器313的时钟输入端，其第五输出端接所述相位选择逻辑单元318的时钟输入端。

所述相位选择逻辑单元318的控制信号输入端接所述信号处理模块10的控制信号输出端，用于接收所述信号处理模块10提供的第二控制信号；其选择信号输出端接所述四选一开关314的选择信号输入端。所述四选一开关314的输出端用于输出处理后的数据至所述连续模式CDR模块40。

如图3所示，所述输入数据(突发数据或本地参考时钟)经过所述1:4分路器301后，被分成四路相同相位的数据D4、D5、D6、D7；这四路相同相位的数据D4、D5、D6、D7分别经过第一延时器302、第二延时器303、第三延时器304、第四延时器305的延时处理，输出延时数据F0、F1、F2、F3。

值得注意的是，所述输入数据分别经过四个延时器延时处理后，输出的延时数据F2、F1、F0的相位相对于数据F3的相位分别滞后UI/4、UI/2、3UI/4(其中，UI指一比特时间)。

延时数据F0、F1、F2、F3分别经过第一1:2分路器306、第二1:2分路器307、第三1:2分路器308、第四1:2分路器309后，均被分成2路数据，以下分别记为E0和D0、E1和D1、E2和D2、E3和D3。其中，数据E0、E1、E2、E3分别输送至所述4选1开关314的输入端；数据D0、D1、D2、D3分别送至第一D触发器310、第二D触发器311、第三D触发器312、第四D触发器313的数据输入端。

经过1:2分路器分路后，数据E0和D0的相位相同、数据E1和D1的相位相同、数据E2和D2的相位相同、数据E3和D3的相位相同。而数据E2、E1、E0的相位相对于数据E3的相位分别滞后UI/4、UI/2、3UI/4；因此数据D2、D1、D0的相位相对于数据D3的相位分别滞后UI/4、UI/2、3UI/4。

所述连续模式CDR模块40返回的恢复时钟信号返回至相位调整模块30，用于对输入数据做相位采样，判断出所述输入数据的相位。如图3所示，所述恢复时钟信号经过1/2分频器315，其频率降低为原频率的一半；降频后的恢复时钟经过所述第五延时器316进行相位调节后，送入1:5分路器317分成相位相同的五路时钟信号CLK1、CLK2、CLK3、CLK4、CLK5。其中四路时钟信号CLK1、CLK2、CLK3、CLK4分别输送至所述第一D触发器310、第二D触发器311、第三D触发器312、第四D触发器313的时钟输入端；另外一路时钟信号CLK5输送至所述相位选择逻辑单元318的时钟输入端。

所述四路相位相同的时钟信号CLK1、CLK2、CLK3、CLK4分别控制对应的D触发器310-313对其接收到的四路不同相位的数据D0、D1、D2、D3分别进行采样，生成的采样数据Q0、Q1、Q2、Q3并将其作为所述相位选择逻辑单元318的输入数据。

所述相位选择逻辑单元318对此四路采样数据Q0、Q1、Q2、Q3进行M比特平均、锁存并译码，并输出两路选择信号SEL0和SEL1至所述四选一开关314，以控制所述四选一开关314选择数据四路输入数据E0、E1、E2、E3中的一路输出至所述连续模式CDR模块40。

以下结合图4对上述数据采样过程进行详细描述，图4为四路不同相位的输入数据和采样时钟的时序图。

图4中，D0、D1、D2、D3是将突发数据或本地参考时钟分成四路后分别经过适当的延时后生成的四路数据，其中数据D2、D1、D0的相位相对于数据D3的相位分别滞后UI/4、UI/2、3UI/4；CLK是连续模式CDR模块40返回的恢复时钟信号经过1/2分频器315分频后的时钟信号。

具体地，所述相位调整电路30在接收到突发数据包开头的前导码(一般为0101…码型，用于辅助接收机的幅度和相位恢复)期间，利用CLK上升沿分别对数据D3、D2、D1、D0采样，根据CLK和数据的相对延时，在前导数据的一个周期(2bit)内，会有种可能的采样值(Q3、Q2、Q1、Q0)。经过相位选择逻辑单元318产生所述四选一开关314所需的控制信号SEL0和SEL1，控制四选一开关314在数据E3、E2、E1、E0中选择一路数据输出。

值得说明的是，本发明实施例中，由于数据E3、E2、E1、E0分别与数据D3、D2、D1、D0有相同的相位对应关系，因此根据以上的选择逻辑，选择出来的数据(数据E3、E2、E1或E0)，其相位相对于CLK被限制在0～UI/4、即0～π/2之间(相位以D触发器输入端作为参考点)。

也就是说，通过所述相位调整模块30选择出来的数据的相位变化范围，已经被限制到小于π/2的范围。此时，通过调整所述第五延时器316的延时，可以使相位调整模块30输出数据的相位相对于其稳态相位的变化，限制在±π/4之间(即π/2的范围)。

本发明实施例中，一个UI指1比特时间或1恢复时钟的周期，即为2π；数据的相位是指其携带的时钟信息(周期等于1UI)的相位。

具体的，所述控制信号SEL0和SEL1控制4选1开关314在数据E3、E2、E1、E0中选择1路数据输出的选择逻辑真值表如表1所示：

其中，表1中下半部为不会出现的Q3～Q0的值，因此，对于输出的SEL1和SEL0并不关心。

根据表1所示的真值表，本发明实施例所述的相位逻辑选择单元318的电路结构如图5所示。

所述相位逻辑选择单元318包括：预处理电路318a、数据锁存器318b、以及高速译码电路318c。

所述预处理电路318a的四路数据输入端分别接所述第一D触发器310、第二D触发器311、第三D触发器312、第四D触发器313的输出端，其时钟信号输入端接所述1:5分路器317的第五输出端，且其四路数据输出端分别接所述数据锁存器318b的四路数据输入端。所述数据锁存器318b的时钟信号输入端接所述信号处理模块10的控制信号输出端，其八路差分信号输出端接所述高速译码电路318c。所述高速译码电路318c的输出端接所述4选1开关314的选择信号输入端。

其中，所述预处理电路318a接收所述四个D触发器310-313分别输出的四路采样数据Q0、Q1、Q2、Q3，以及1:5分路器317输出的时钟信号CLK5，对四路采样数据取M比特平均，以避免数据中的突发抖动造成错误采样，从而减小采样的误差。所述时钟信号CLK5的0、1电平的跳变沿(上升沿或下降沿)之间的间隔可以为一个比特。在每一个CLK5的跳变沿，所述预处理电路318a锁存一次四个D触发器采样的数据(Q0、Q1、Q2、Q3)，并且在分别对所述采样数据Q0、Q1、Q2、Q3所存N次之后，所述预处理电路318a可进一步分别对M次锁存的数据取平均输出。

所述取平均输出可以具体为：如果1的个数大于0的个数，则结果是1；反之，0的个数大于1的个数，则结果是0。所述M的取值可以根据实际需要具体设定，本发明实施例中，所述M的取值可以为3～5。

所述数据锁存器318b根据接收自信号处理模块10的第二控制信号，在所述第二控制信号的上升沿对预处理电路318a输出的四路数据进行锁存，锁存后输出四组差分信号q0、/q0、q1、/q1、q2、/q2、q3、/q3，作为高速译码电路318c的输入。

所述高速译码电路318c根据四组差分信号生成用于控制所述四选一开关314的两路控制信号SEL1和SEL0。其中，所述四组差分信号和两路控制信号满足表1所示的逻辑关系，并且，q0、q1、q2、q3分别对应于数据Q0、Q1、Q2、Q3。

具体的，所述高速译码电路318c由12个高速与门组成，其电路结构图如图5所示。

第一与门c1的输入端分别接q 1和q2，其输出端接第二与门c2的一个输入端；所述第二与门c2的另一输入端接q3，其输出端接第5与门c5的一个输入端；第三与门c3的输入端分别接/q1和/q2，其输出端接第四与门c4的一个输入端；所述第四与门c4的另一输入端接/q3，其输出端接第5与门的另一个输入端；所述第五与门c5的输出端接所述四选一开关314的一个选择信号输入端，输出SEL1控制信号；

第六与门c6的输入端分别接q2和q3，其输出端接第八与门c8的一个输入端；第七与门c7的输入端分别接/q2和/q3，其输出端接第八与门c8的另一个输入端；第九与门c9的输入端分别接q0和q1，其输出端接第十一与门c11的一个输入端；第十与门c10的输入端分别接/q0和/q1，其输出端接第十一与门c11的另一个输入端；所述第八与门c8的输出端与所述第十一与门c11的输出端分别接所述第十二与门c12的输入端，所述第十二与门c12的输出端接所述四选一开关314的另一个选择信号输入端，输出SEL0控制信号。

以上即为本发明实施例提供的相位调整模块30的电路结构和工作原理。本发明实施例所述高速突发模式时钟数据恢复电路，通过采用该相位调整模块调整输入数据相位，使输入数据和时钟的相位差迅速减小至一定范围之内。

参照图6，为本发明实施例的信号处理模块10的结构示意图。所述信号处理模块10用于产生需要的第一控制信号和第二控制信号，其包括信号检测单元101和控制信号产生单元102。

所述信号检测单元101用于检测是否接收到突发数据，并将检测结果输出至所述控制信号产生单元102；所述控制信号产生单元102根据所述检测结果，对外部控制信号进行处理，分别生成第一控制信号或第二控制信号并输出。

结合图7对产生控制信号的过程进行详细描述。图7为单个突发数据包时信号处理模块各信号时序图。

当没有突发数据时，所述信号检测单元101输出的检测结果为低电平，所述控制信号产生单元102输出的第一控制信号和第二控制信号均保持低电平。所述第一控制信号控制选择开关20将本地参考时钟信号经相位调整模块30处理后送至所述连续模式CDR模块40，以保持所述连续模式CDR模块40中电压控制振荡器(Voltage-Controlled Oscillator：VCO)的频率。

当存在突发数据时，所述信号检测单元101检测到突发数据，经过一定时间的响应延时，所述检测结果在A点(图7中)变为高电平，经过所述控制信号产生单元102的处理，所述第一控制信号同时变成高电平，控制选择开关20将突发数据送至相位调整模块30处理。同时，当所述相位调整模块30处理完毕后，在图7中B点，控制信号产生电路102使第二控制信号变为高电平。在第二控制信号的上升沿，相位调整模块30锁存自己的延时，以固定调整好的输入数据的相位。在所述相位调整模块30锁存自己的延时后，第二控制信号变回低电平。经过所述相位调整模块30调整相位后的数据，输出至连续模式CDR模块40。通过所述连续模式CDR模块40继续减小输入数据和恢复时钟信号之间的相位差，并跟踪突发数据的抖动和漂移。

当突发数据消失后，信号检测电路101的检测结果为低电平，所述控制信号产生电路102检测到所述检测结果变为低电平后，继续所述预设时间段Δt，在图中C点，若仍然没有突发数据到来，则所述控制信号产生单元102确定检测结果仍为低电平，则使第一控制信号变为低电平，控制选择开关20将本地参考时钟输送至相位调整模块30处理。同时，在相位调整模块30处理完毕后，在图中D点，所述控制信号产生电路102使第二控制信号变为高电平。在第二控制信号的上升沿，相位调整模块30锁存自己的延时，锁存完毕后，第二控制信号再变为低电平。经过相位调整模块30调整相位后的本地参考时钟，送至连续模式CDR模块40，以锁定所述连续模式CDR模块40中VCO的频率，避免其频率、相位的漂移。

前述分析以图7所示单个突发数据包时情况为例，对信号处理模块各信号时序进行分析。当存在多个突发数据包、即一个突发数据包后紧跟着另一个突发数据包的情况下，可以结合图8进行详细分析。

图8为多个突发数据包时信号处理模块各信号时序图。图8中，对A点和B点的处理与前述图7中A点和B点的处理相同。

当突发数据包1消失后，所述信号检测单元101输出的检测结果变为低电平，继续等待，假如在预设时间段Δt时间内，检测结果维持低电平，则如图7所示处理。由于Δt的时间长度大于突发数据包之间的最大guardtime时间，因此，在Δt时间内，如果突发数据包2到来，此时信号检测单元101的检测结果在C点变为高电平，所述控制信号产生单元102确定检测结果为高电平时，使第一控制信号保持高电平不变，控制选择开关20将突发数据包2送至相位调整模块30处理，而不会输送本地参考时钟信号。同时，当相位调整模块30处理完毕后，在图中D点，所述控制信号产生单元102使第二控制信号变为高电平。在第二控制信号的上升沿，相位调整模块30锁存自己的时延，锁存完毕后，第二控制信号再变回低电平。经过相位调整模块30调整相位后的数据，送往连续模式CDR模块40，通过所述连续模式CDR模块40继续减小输入数据和恢复时钟信号的相位差后，并跟踪突发数据的抖动和漂移。

进一步地，本发明实施例中，所述第一控制信号和第二控制信号均由所述信号处理模块10产生；在本发明其他实施例中，所述第一控制信号和第二控制信号也可以通过对外部控制信号的处理产生。所述外部控制信号可以由外部控制逻辑产生，比如PON网络的介质访问控制(Media Access Control：MAC)层、或前面光模块产生的信号检测信号等。

所述连续模式CDR模块40通过调整恢复时钟信号的相位，继续减小接收自相位调整模块30的数据和恢复时钟信号的相位差，并跟踪所述数据的抖动和漂移，输出恢复时钟信号和重定时的数据。本发明实施例中，所述连续模式CDR模块40可以选择常规的锁相环(Phase Locked Loop：PLL)电路，也可以采用PLL+DLL(延时锁相环：delay Locked Loop)结构。

实施方式一：采用PLL电路

参照图9，为本发明实施例的连续模式CDR模块第一实施方式结构图。图9中，所述连续模式CDR模块40包括：非线性处理单元401、相位检测单元402、环路滤波单元(LPF)403、电压控制振荡器(VCO)404、D触发器405。

其中，相位调整模块30输出的数据经所述非线性处理单元401处理后，由所述相位检测单元402对所述处理后的数据和VCO 404生成的恢复时钟信号的相位进行比较，检测出处理后的数据和恢复时钟信号之间的相位差，输出至LPF 403。LPF 403除去所述相位差对应的高频成分，输出经过平滑化的电压控制信号。所述VCO 404根据所述电压控制信号调整振荡频率生成恢复时钟信号，同时将所述恢复时钟信号输出至相位检测单元402和D触发器405。D触发器405根据所述恢复时钟信号，对接收到的所述相位调整模块30输出的数据进行采样，输出重定时数据。

实施方式二：采用PLL+DLL电路

参照图10，为本发明实施例的连续模式CDR模块第二实施方式结构图。图10中所述连续模式CDR模块40与图9的区别在于：还包括相移单元406。

经相位调整模块30处理后输出的数据经过相移单元406处理后，再输送至非线性处理单元401和D触发器405；经过相位检测单元402和环路滤波单元403滤波后的信号反馈回相移单元406。

采用第二实施方式所述的PLL+DLL结构，能够在满足相同抖动转移带宽的情况下，提供更高的抖动容限，也可以使锁定时间更快。

本发明实施例中，通过将相位调整模块和连续模式CDR模块相结合，共同实现高速时钟和数据恢复。由于连续模式CDR模块对数据抖动的跟踪作用，使得相位调整模块仅需在数据包前导处调整一次数据相位，在数据包中间不用实时调整相位，使得控制逻辑比较简单；同时，由于连续模式CDR模块的相位捕捉作用，对相位调整模块的相位调整精度要求也不高，可以采用较少相采样的过采样方式实现，使得电路结构比较简单。

本发明实施例所述恢复电路能够达到1G比特以上数据的快速时钟和数据恢复，满足高数据速率的PON系统，比如GPON及下一代XGPON的应用要求。

优选地，本发明实施例提供的高速突发模式时钟数据恢复电路，可以应用到任何时分多址(Time Division Multiplex Address：TDMA)应用的非归零码(Non Return Zero：NRZ)格式的高速突发数据的快速时钟恢复中。

对应于本发明实施例提供的高速突发模式时钟数据恢复电路，本发明实施例还提供了一种光接收机。

所述光接收机，可以包括本发明任一实施例所提供的数据恢复电路，对光接收机接收到的高速数字信号进行时钟数据恢复，特别是高速的时钟数据恢复。

具体的，所述光接收机包括时钟数据恢复电路；所述时钟数据恢复电路包括：信号处理模块、选择开关、相位调整模块、连续模式CDR模块。

其中，所述信号处理模块用于检测所述光接收机是否接收到突发数据，并根据检测结果发送相应的第一控制信号至选择开关，延时一预设时间段后，发送第二控制信号至相位调整模块；

所述选择开关用于根据所述第一控制信号，选择性地将突发数据或本地参考时钟作为输入数据发送至相位调整模块；

所述相位调整模块用于对所述输入数据进行分路处理以形成多路分路数据，分别对所述分路数据进行延时处理，利用所述连续模式CDR模块返回的恢复时钟信号对各路延时数据进行采样，并根据采样结果从各路延时数据中选择一路输出至所述连续模式CDR模块；

所述连续模式CDR模块接收自所述相位调整模块的数据，并根据所述数据的相位调整其输出的恢复时钟信号，且根据所述恢复时钟信号对所述数据进行重定时处理并数据。

本发明实施例所述光接收机中，所述时钟数据恢复电路通过将相位调整模块和连续模式CDR模块相结合，共同实现高速时钟和数据恢复。相位调整模块用于调整输入数据相位，使输入数据和时钟的相位差迅速减小至一定范围之内。并且，本发明实施例还进一步采用连续模式CDR继续减小输入数据和时钟之间的相位差，并跟踪输入数据的抖动和漂移，由此使得该光接收机能够达到1G比特以上数据的快速时钟和数据恢复，从而满足高数据速率的PON系统，比如GPON及下一代XGPON的应用要求。

进一步地，本发明实施例还提供一种PON设备，所述PON设备可以为光线路终端OLT设备，其包括光接收机，所述光接收机可接收来自光网络单元ONU并通过光分配网络传输的突发数据，并进行时钟数据恢复处理。具体地，所述PON设备的光接收机可包括高速突发模式时钟数据恢复电路，且所述高速突发模式时钟数据恢复电路可采用所述以上实施例所提供的任一时钟数据恢复电路。

以上对本发明所提供的一种高速突发模式时钟数据恢复电路、光接收机和PON设备，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种高速突发模式时钟数据恢复电路，其特征在于，所述电路包括：选择开关、相位调整模块和连续模式CDR模块；其中，

所述选择开关，用于选择性地将突发数据或本地参考时钟作为输入数据发送至相位调整模块；

所述相位调整模块，其连接至所述选择开关的输出端，用于对所述输入数据进行分路并分别进行延时以生成多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号选择其中一路延时数据输出至所述连续模式CDR模块；

所述连续模式CDR模块，其连接至所述相位调整模块，用于根据所述相位调整模块输出的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据。

2.根据权利要求1所述的高速突发模式时钟数据恢复电路，其特征在于，还包括信号处理模块，其用于根据是否检测到突发数据发送相应的第一控制信号至选择开关，并在延时一预设时间段后发送第二控制信号至相位调整模块；所述第一控制信号用于控制选择开关的选择所述突发数据或本地参考时钟，所述第二控制信号用于控制所述相位调整模块的输出。

3.根据权利要求2所述的高速突发模式时钟数据恢复电路，其特征在于，所述相位调整模块包括：

时钟分路单元，用于将所述连续模式CDR模块返回的恢复时钟信号进行分频、延时处理以生成多路相位相同的分路时钟信号；

分路采样单元，用于将所述输入数据分为同相位的多路分路数据，分别对所述分路数据进行延时以生成多路延时数据；并利用时钟分路单元提供的分路时钟信号分别对所述多路延时数据进行采样以生成多路采样数据；

相位逻辑采样单元，用于根据所述多路采样数据和所述第二控制信号，生成并输出选择信号；

多选一开关，用于根据所述选择信号，从所述多路延时数据中选择一路输出。

4.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述多路延时数据包括四路延时数据，且所述四路延时数据的相位依次相对滞后3UI/4、UI/2、UI/4；其中，UI为一比特时间。

5.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述分路采样单元包括：

第一分路器，用于对所述输入数据进行分路处理，其包括多个输出端，分别用于输出分路处理后生成的多路分路数据；

多个第一延时器，分别连接至所述第一分路器对应的输出端，用于对所述多路分路数据分别进行不同的延时处理，以形成多路延时数据；

多个第二分路器，分别连接至对应的延时器的输出端，用于将每路延时数据分别分成至少两路输出数据，其中一路输出数据输出至所述多选一开关，另一路输出数据提供至对应的数据采样器；

多个数据采样器，分别连接至对应的第二分路器，用于将根据所述分路时钟信号分别对其对应的分路器提供的输出数据进行采样以生成多路采样数据。

6.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述时钟分路单元包括：

分频器，用于对所述连续模式CDR模块提供的恢复时钟信号进行降频处理；

第二延时器，连接至所述分频器，用于对降频后的恢复时钟信号进行相位调整；

第三分路器，连接至所述第二延时器，分别用于将相位调整后的恢复时钟信号进行分路处理，以生成多路分路时钟信号。

7.根据权利要求3所述的高速突发模式时钟数据恢复电路，其特征在于，所述相位逻辑选择单元包括：

预处理电路，用于利用所述时钟分路单元输出的分路时钟信号对所述多路采样数据进行比特平均处理；

数据锁存器，用于根据所述第二控制信号，对所述预处理电路输出的多路数据分别进行锁存，并在锁存后将其锁存器的多路数据分别转换为差分信号作为高速译码电路的输入；

高速译码电路，根据所述差分信号生成用于控制所述多选一开关的选择信号。

8.根据权利要求1至7任一项所述的高速突发模式时钟数据恢复电路，其特征在于，所述连续模式CDR模块包括PLL电路或PLL+DLL电路。

9.一种光接收机，其特征在于，包括时钟数据恢复电路，所述时钟数据恢复电路包括：信号处理模块、选择开关、相位调整模块、连续模式CDR模块；其中，

所述信号处理模块，用于根据是否检测到突发数据发送相应的第一控制信号至选择开关；

所述选择开关，用于根据所述第一控制信号，选择性地将突发数据或本地参考时钟作为输入数据发送至相位调整模块；

所述相位调整模块，用于对所述输入数据分路并分别进行延时以生成多路多路延时数据，并且根据所述连续模式CDR模块提供的恢复时钟信号，从所述多路延时数据中选择一路输出至所述连续模式CDR模块；

所述连续模式CDR模块，用于根据接收自所述相位调整模块的数据，调整并输出所述恢复时钟信号，并根据所述恢复时钟信号重定时所述相位调整模块输出的数据。

10.一种无源光网络设备，其包括一光接收机，其特征在于，所述光接收机包括如权利要求1至8中任一项所述的高速突发模式时钟数据恢复电路。

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