CN113315726A - 一种nrz突发接收的鉴相电路及光模块 - Google Patents

Abstract

本发明涉及一种NRZ突发接收的鉴相电路及光模块，鉴相电路用于50G及以上的PON系统中，用于对PON OLT光模块的限幅放大器LA输出的第一路码流信号进行鉴相处理，获得处理后的相位时钟信息，按照处理后的相位时钟信息对LA输出的第二路码流信号采样并输出至系统的核心MAC芯片；输出的信号为无码间干扰和抖动的信号；鉴相电路包括：鉴相电路本体和数据整形输出模块；鉴相电路本体的输出端连接数据整形输出模块的时钟输入端，以使突发接收模式下数据整形输出模块根据鉴相电路本体的输出实现对第二路码流信号的取样。上述电路可对25G NRZ信号进行快速整形，有效解决目前CDR无法实现PON系统里要求的突发响应速度和信号整形要求。

Description

一种NRZ突发接收的鉴相电路及光模块

技术领域

本发明涉及光通信技术领域，尤其涉及一种NRZ（Not Return to Zero，非归零码）突发接收的鉴相电路及光模块。

背景技术

突发的光模块主要是用于光纤接入网的PON（无源光网络，Passive OpticalNetwork）系统中，现在主要是EPON（Ethernetover PON）和GPON。突发也分ONU（光网络单元，Optical Network Unit）的突发发射和OLT（光线路终端，optical line terminal）的突发接收。概念都是在尽量短的时间内开启或恢复出正常的信号，这个时间的要求GPON要比EPON严格很多，GPON是12.8nS，EPON协议的要求是512ns。

当前各运营商在全国推进10G PON网络建设，打造以千兆引领、200M﹢为业务主流的宽带服务能力。从以太无源光网络（EPON）和吉比特无源光网（GPON）到10G PON 的发展历程。随着 AR（augmented reality，增强现实技术）或VR（virtual reality，虚拟现实技术）和 5G 技术的加速发展，10G PON技术也难以满足未来的驻地接入和移动前传/回传的带宽需求，因此下一代更高速率的 PON 技术正逐步成为业界研究热点。

PON 系统上行采用突发机制，不同ONU占用不同时隙突发发射，光线路终端（OLT）接收机需要突发跨阻放大器（TIA）快速建立工作电平，在从千兆PON 模块到10G PON模块的升级过程中，OLT模块中的突发信号数据包并不需要CDR（时钟数据恢复）对突发上行数据进行处理，就能实现良好的电信号传输性能，但当速率上升到25G，从光探测器到TIA，再到LA（limiting amplifier，限幅放大器），信号链路由于带宽受限和阻抗制造公差导致的信号码间干扰和抖动，已经无法单凭突发限幅放大器（Burst mode LA）就能满足OLT模块实现光电转换并传输高速电信号给PON系统板上的MAC（Media Access Control，媒体接入控制）芯片，而典型的CDR没法实现纳秒或数十纳秒级别的快速响应，因此增对25G NRZ的突发上行，急需要一种类似CDR功能的电路来满足25G突发接收的性能要求。

发明内容

（一）要解决的技术问题

鉴于现有技术的上述缺点、不足，本发明提供一种NRZ突发接收的鉴相电路。

（二）技术方案

为了达到上述目的，本发明采用的主要技术方案包括：

第一方面，本发明实施例提供一种NRZ突发接收的鉴相电路，其中，

所述鉴相电路用于50G以上的PON系统中，用于将PON系统中OLT光模块的限幅放大器LA输出的第一路码流信号进行鉴相处理，获得处理后的相位时钟信息，并按照处理后的相位时钟信息对LA输出的第二路码流信号取样并输出至所述PON系统的核心MAC芯片；输出至核心MAC芯片的信号为无码间干扰和抖动的信号；

所述鉴相电路包括：鉴相电路本体和数据整形输出模块；所述鉴相电路本体的输入端连接LA的第一路码流信号的输出端，所述鉴相电路本体的输出端连接数据整形输出模块的时钟输入端，以使突发接收模式下数据整形输出模块根据鉴相电路本体的输出实现对第二路码流信号进行采样并输出。

可选地，所述数据整形输出模块包括：D触发器；

所述D触发器的时钟输入端连接鉴相电路本体的输出，所述D触发器的数据输入端连接LA的第二路码流信号的输出；

所述D触发器的输出连接所述核心MAC芯片的输入；

第一路码流信号为RX+信号，第二路码流信号为RX-信号，或者，第一路码流信号为RX-信号，第二路码流信号为RX+信号。

可选地，鉴相电路本体包括：

相位差分运算电路，采用差分对和本地参考时钟，对LA输出的第一路码流信号进行直流耦合，从差分对一侧的集电极输出差分运算之后的窄脉冲，所述窄脉冲的时间宽度对应着突发前导码与本地时钟的相位差；所述突发前导码属于所述第一路码流信号中突发数据的前端信号；

相位差脉冲整流电路，用于对窄脉冲进行整流处理，得到输出至快速窗口比较器阵列的直流电平；

脉冲相移电路，用于接收PON系统MAC芯片给OLT光模块的复位信号，延迟之后输出给快速窗口比较器阵列；

快速窗口比较器阵列，包括有多个通道，该快速窗口比较器阵列用于根据所述直流电平，选择直流电平匹配的通道，该选择的通道基于脉冲相移电路输出的复位信号输出高电平；

相位选择锁存电路，用于基于脉冲相移电路的延迟的复位信号，使快速窗口比较器阵列输出高电平触发与所述通道对应的D寄存器，以输出高电平并维持到下一个复位信号的到来；

时钟倍频电路，对PON OLT光模块内部的本地时钟进行倍频，获得对应于25G NRZ码流的每一个BIT位都具有上升沿的扇出时钟信号，用于后续电路对25G NRZ码流的每一个BIT位进行触发采样；

倍频时钟相位分配电路，基于所述数据扇出时钟信号和所述相位选择锁存电路输出的高电平，借助于所述相位选择锁存电路输出高电平的通道对应的分配通道进行输出，获得处理后的相位时钟信息。

可选地，所述相位差脉冲整流电路包括：

第一恒流源GV1，第一高速二极管D1、复位单元、第一电容C1、第二电容C2、运算放大器；

所述窄脉冲经过所述第一电容C1输入至所述第一高速二极管D1；

所述第一高速二极管D1连接所述第一恒流源GV1，并在第一恒流源GV1的输出后，处于导通状态；

所述复位单元，同于基于核心MAC芯片输出的复位指令输出复位信号，以使第二电容C2放电，当复位信号结束，第二电容C2对第一高速二极管D1输出的整流电流进行积分并转化为直流电平；所述直流电平经由所述运算放大器后输出至快速窗口比较器阵列。

可选地，第二电容C2放电的终止电压和参考电压相同，所述参考电压V_REF=R6*第一恒流源GV1的电流值。

可选地，所述快速窗口比较器阵列包括：

第三恒流源GV3、多个并列连接的通道，每一通道有两个比较器和或非门组成；所有通道均借助于各自的分压电阻并接第三恒流源GV3；所述通道内两个比较器并联设置，每一个比较器的第一端连接第三恒流源，第二端连接参考电压，两个比较器的输出端连接所述与非门的两个输入，与非门的输出作为通道输出；

所述通道的电压范围不同，基于脉冲相移电路输出的延迟的复位信号，所述直流电平匹配的通道输出高电平，其他通道输出低电平；

和/或，

所述相位选择锁存电路，包括：

对应所述快速窗口比较器阵列中每个通道的快速开关和D寄存器；

所有D寄存器根据所述核心MAC芯片的复位信号输出低电平；

所述脉冲相移电路的延迟的复位信号使能各个通道对应的快速开关接通，所述通道输出的高电平触发其对应D寄存器以输出高电平；

和/或，

倍频时钟相位分配电路，包括：

对应每一个D寄存器的高速三极管开关单元、第四高速二极管（D4）；

在D寄存器输出高电平时，对应的高速三极管开关单元输出信号，并通过第四高速二极管（D4）直流耦合输出处理后的相位时钟信息，以输入至所述D触发器的时钟输入端。

可选地，快速窗口比较器阵列中，每路通道的窗口电压根据第三恒流源（GV3）的变化而变化，窗口电压为I_GV3*R_Rn，其中R1到Rn分别为第1至第n通道的分压电阻；n为自然数；I_GV3为第三恒流源的电流值，R_Rn为分压电阻Rn的阻值；

分压电阻的阻值均相同。

可选地，高速三极管开关单元，包括：

时钟倍频电路输出信号的高速信号线和三极管开关电路组成，其高速三极管开关单元的阻抗为50欧姆的特征阻抗。

第二方面，本发明实施例还提供一种光模块，其中包括：前端电路、限幅放大器，上述第一方面任一所述的NRZ突发接收的鉴相电路；

所述前端电路包括：依次连接的光电探测器，TIA和限幅放大器LA，所述鉴相电路用于对LA的信号进行鉴相处理，并输出无码间干扰和抖动的信号。

第三方面，本发明实施例还提供一种PON系统，其包括核心MAC芯片和上述第二方面所述的光模块，所述光模块连接所述核心MAC芯片。

（三）有益效果

本发明的NRZ突发接收的鉴相电路通过快速差分运算突发LA输出的前导码与本地时钟的相位差，选择合适相位的时钟来促发数据整形输出模块，最终在突发接收模式下，实现类似CDR对数据进行整形的功能。

本发明的鉴相电路可对25G NRZ信号进行快速整形，能有效解决目前CDR无法实现PON系统里要求的突发响应速度和信号整形要求；能广泛推广到所有25G突发上行的OLT光模块产品或需要突发NRZ码流信号整形的系统板上，具有很好的推广价值。

附图说明

图1为本发明一实施例提供的NRZ突发接收的鉴相电路的结构示意图；

图2为图1中的相位差分运算电路的结构示意图；

图3为图1中的相位差脉冲整流电路的结构示意图；

图4为图1中的脉冲相移电路的结构示意图；

图5为图1中的快速窗口比较器阵列的结构示意图；

图6为图1中的相位选择锁存电路的结构示意图；

图7为图1中的时钟倍频电路的结构示意图；

图8为图1中的倍频时钟相位分配电路的结构示意图；

图9为图1中的数据整形输出模块的结构示意图；

图10为本申请的NRZ突发接收的鉴相电路的结构示意图；

图11为本申请实施例提供的光模块的部分结构示意图。

附图标记说明：

第一恒流源GV1，第三恒流源GV3，第一高速二极管D1，第四高速二极管D4，第一电容C1、第二电容/积分电容C2，第四电容C4，第十四电阻R14。

具体实施方式

为了更好的解释本发明，以便于理解，下面结合附图，通过具体实施方式，对本发明作详细描述。

为更好的理解，本发明实施例中提及的前导码是一个突发数据包前面的一段，是101010码，用来给接收机提取相位和时钟的参考信号。在GPON和EPON中均有标准协议明确突发前导码的内容。

本实施例提供一种NRZ突发接收的鉴相电路，该鉴相电路用于50G及以上的PON系统中，用于将PON系统种OLT光模块的限幅放大器LA输出的第一路码流信号进行鉴相处理，获得处理后的相位时钟信息，并按照处理后的相位时钟信息对LA输出的第二路码流信号取样并输出至所述PON系统的核心MAC芯片；输出至核心MAC芯片的信号为无码间干扰和抖动的信号；

如图1所示，鉴相电路包括：鉴相电路本体和数据整形输出模块；所述鉴相电路本体的输入端连接LA的第一路码流信号的输出端，所述鉴相电路本体的输出端连接数据整形输出模块的相位输入端，以使突发接收模式下数据整形输出模块根据鉴相电路本体的输出实现对第二路码流信号的采样。

本实施例的鉴相电路可对25G NRZ信号进行快速整形，能有效解决目前CDR无法实现PON系统里要求的突发响应速度和信号整形要求；能广泛推广到所有25G突发上行的OLT光模块产品或需要突发NRZ码流信号整形的系统板上，具有很好的推广价值。

如图1和图9所示，图9示出了数据整形输出模块的结构示意图，本实施例的数据整形输出模块包括：D触发器（可优选高速D触发器）；

所述D触发器的时钟输入端连接鉴相电路本体的输出，所述D触发器的数据输入端连接LA的第二路码流信号的输出；

所述D触发器的输出连接所述核心MAC芯片的输入；

第一路码流信号为RX+信号，第二路码流信号为RX-信号；本实施例中的RX信号可为1010码，RX+和RX-的相位不同。

在其他实施例中，第一路码流信息为RX-信号，第二路码流信号为RX+信号。

在PON系统中，LA输出RX-信号和鉴相电路本体中的倍频时钟相位分配电路输出扇出时钟有固定的相位延迟，具体延迟多少由鉴相电路本体中快速窗口比较器阵列选定，最终扇出时钟的每个上升沿都在RX-信号比特的中间位置触发D触发器，从而实现突发数据码流的信号整形。举例来说，时钟信号在高速线上固定的传播延时，通过快速窗口比较器阵列选择了合适的延时，从而选择了对应的相位。扇出时钟可指和待采样的数据之间具有固定相位关系的时钟。

LA输出信号RX-和倍频电路输出扇出时钟有固定的相位延迟，具体延迟多少由前面的窗口比较器阵列选定，最终扇出时钟的每个上升沿都在RX-信号比特的中间位置触发触发器，从而实现突发数据码流的信号整形，通过D触发器的采样输出，消除了码流里电信号的抖动。

如图1所示，图1示出了NRZ突发接收的鉴相电路的结构示意图，本实施例中鉴相电路本体可包括：相位差分运算电路、相位差脉冲整流电路、脉冲相移电路、快速窗口比较器阵列、相位选择锁存电路、时钟倍频电路、倍频时钟相位分配电路。

其中，相位差分运算电路，采用差分对和本地参考时钟，对LA输出的RX+信号进行直流耦合，从差分对一侧的集电极输出差分运算之后的窄脉冲，所述窄脉冲的时间宽度对应着突发前导码与本地时钟的相位差；突发前导码是RD+突发数据的前端部分。

相位差脉冲整流电路，用于对窄脉冲进行整流处理，得到输出至快速窗口比较器阵列的直流电平；

脉冲相移电路，用于接收相位差脉冲整流电路的复位信号，输出延迟的复位信号即RESET信号；

快速窗口比较器阵列，包括有多个通道，该快速窗口比较器阵列用于根据所述直流电平，选择直流电平匹配的通道，该选择的通道基于脉冲相移电路的时钟信号输出高电平；

相位选择锁存电路，用于基于脉冲相移电路的延迟的RESET信号即复位信号，使快速窗口比较器阵列输出高电平触发与所述通道对应的D寄存器，以输出高电平；

时钟倍频电路，基于相位差分运算电路输出的窄脉冲和本地时钟进行倍频，获取对应所述处理后的相位时钟信息的上升沿信息的数据扇出时钟信号；

倍频时钟相位分配电路，基于所述数据扇出时钟信号和所述相位选择锁存电路输出的高电平，借助于所述相位选择锁存电路输出高电平的通道对应的分配通道进行输出，获得处理后的相位时钟信息。

本实施例通过快速差分运算突发LA输出的前导码与本地时钟的相位差，选择合适相位的时钟来促发高速D触发器，最终在突发接收模式下，实现类似CDR对数据进行整形的功能。

具体地，为更好的理解鉴相电路本体中每一电路的具体结构，结合图2至图8对每一电路进行详细说明。

应说明的是，LA输出的是限幅差分电信号，即RX+和RX-信号。

如图2所示，本实施例中的相位差分运算电路，该电路采用经典的差分对，输入偏置都采用EML电平，可以直接和本地参考时钟和突发LA输出的RX+突发数据输出端口直接进行直流耦合，通过高频共模电感和具有高频高阻抗的恒流源方式来实现对25G输入信号的较高的共模抑制比，最终从一侧的集电极输出差分运算之后的窄脉冲，其中窄脉冲的时间宽度对应着突发前导码与本地时钟的相位差。

即输入参考时钟和LA输出的RX-，经过差分运算后输出窄脉冲。可理解的是，本地参考时钟是OLT模块里DSP输出的时钟信号。

如图3所示，本实施例中的相位差脉冲整流电路，包括：

第一恒流源GV1，第一高速二极管D1、复位开关单元、第一电容C1、第二电容C2、运算放大器；

所述窄脉冲经过所述第一电容C1输入至所述第一高速二极管D1；

所述第一高速二极管D1经由第一电感L1连接所述第一恒流源GV1，并在第一恒流源GV1的输出后，处于微导通状态；

所述复位单元，同于基于核心MAC芯片输出的复位指令输出复位信号，以使第二电容C2放电，当复位信号结束，第二电容C2对第一高速二极管D1输出的整流电流进行积分并转化为直流电平；所述直流电平经由所述运算放大器后输出至快速窗口比较器阵列。

在具体实现过程中，第二电容C2放电的终止电压和参考电压相同，所述参考电压V_REF=R6*第一恒流源GV1的电流值I_GV1。

第一高速二极管D1在第一恒流源GV1的偏置下，处于微导通状态，并建立稳定的直流静态工作点，在MAC（核心MAC芯片）给出的复位信号RESET作用下，第二电容即积分电容C2放电，放电终止电压V_REF=R6*GV1，当RESET信号结束，积分电容C2就开始对第一高速二极管D1的整流电流进行积分并转化为快速上升的直流电平，经过高速运放缓冲之后送给后级的快速窗口比较器阵列。

在图3中，第二高速二极管D2用于整流的反向恢复，第三电容C3用于吸收复位放电电荷，复位开关S1用于整流电路电压的复位、参考电压/基准电压V_REF即复位完成之后的基准电压、运算放大器用于对电压进行缓冲，增强信号驱动能力。

相位差分运算电路输出的窄脉冲输入到相位脉冲整流电路，把相位差对应的脉冲宽度转化为直流电平。

如图4所示，本实施例的脉冲相移电路包括：两个反相器、实现延时功能的第四电容C4和第十四电阻R14。

本实施例中的第四电容C4和第十四电阻R14可调，其使得在积分电容C2对脉冲整流积分进入稳态，且当快速窗口比较器阵列完成电压比较之后，再选通开关，让对应通道的高电平触发D寄存器，维持输出高电平到下一个RESET的到来。

特别说明的是，RESET由PON系统板MAC芯片输出。脉冲相移电路的输出至相位选择锁存电路中的快速开关S2至S7，脉冲相移电路主要是用于实现相位移动或延时。

如图5所示，本实施例的快速窗口比较器阵列包括：第三恒流源GV3、多个并列连接的通道，每一通道有两个比较器和一个或非门组成；所有通道均通过各自的分压电阻（如R8、R9、R10、Rn等）串接第三恒流源GV3；

所述通道的电压范围不同，基于脉冲相移电路的时钟信号，所述直流电平匹配的通道输出高电平，其他通道输出低电平。

在具体实现中，快速窗口比较器阵列中，每路通道的窗口电压根据第三恒流源GV3的变化而变化，窗口电压为I_GV3*R_Rn，其中R_R1到R_Rn分别为分压电阻的阻值，均相等；n为自然数；

每一Rn的两端分别连接两个相邻通道的输入端。

快速窗口比较器阵列可根据输入电压的大小自动比较并在对应的通道输出一个的高电平，随着前级相位脉冲整流电路的电压上升到稳态，快速窗口比较器阵列中必然有一路输出高电平，其他比较器都输出低电平；其中V_REF=R_R6*I_GV1，即积分电容C2放电的终止电压。

每路的窗口电压范围受第三恒流源GV3的调节，窗口电压范围=I_GV3 *R _R8，其中R7到Rn的阻值相等，n取13，I_GV3为第三恒流源的电流，R _R8为R8的电阻值。

快速窗口比较器阵列接收相位脉冲整流电路输出的电压，通过一个通道输出高电平至相位选择锁存电路。本实施例的快速窗口比较器阵列对相位脉冲整流电路输出的电压幅值按照固定的窗口电压进行判断，对应的那一级输出一个高电平。

如图6所示，本实施例的相位选择锁存电路包括：对应所述快速窗口比较器阵列中每个通道的快速开关（如图中的S2、S3、S4）和D寄存器；

所有D寄存器根据所述核心MAC芯片的复位信号输出低电平；

所述脉冲相移电路的延迟的复位信号使能各个通道对应的快速开关接通，所述通道输出的高电平触发其对应D寄存器以输出高电平。

相位选择锁存电路可由每通道的快速开关和D寄存器构成，核心MAC芯片输出的RESET复位所有的D寄存器，使输出为低电平。

相位选择锁存电路接收快速窗口比较器阵列输出的高电平和核心MAC芯片输出的RESET，当延迟的RESET使能快速开关，快速窗口比较器阵列中对应通道的高电平便触发其对应D寄存器，使得此通道的D寄存器输出一路高电平至倍频CLOCK相位分配电路，使得选通其中一路倍频CLOCK相位分配电路输出一个倍频CLOCK时钟。

如图7所示，本实施例的时钟倍频电路包括：本地时钟是同前导码的波特率的1010电信号，不能用于触发上升沿触发型D触发器，通过倍频电路之后，对应1010信号的每个BIT都能有一个对应的上升沿。

即，时钟倍频电路的输入本地参考时钟，输出倍频之后的时钟至倍频CLOCK相位分配电路，即实现对本地参考时钟进行了倍频处理。

图7中两路均输入的是差分时钟信号（R_EFCLOCK）,其中第二路的差分时钟信号相位延时90度，再和第一路的差分时钟信号进行异或处理，即构成了倍频处理。

如图8所示，本实施例的倍频时钟相位分配电路包括：

对应每一个D寄存器的高速三极管开关单元、第四高速二极管D4；

在D寄存器输出高电平时，对应的高速三极管开关单元输出信号，并通过第四高速二极管D4直流耦合输出处理后的相位时钟信息，以输入至所述D触发器的时钟输入端。

特别地，高速三极管开关单元，包括：

时钟倍频电路输出信号的高速信号线和三极管开关电路组成，其高速三极管开关单元的阻抗为50欧姆的特征阻抗。

CLOCK倍频电路输出的数据扇出时钟，连接到一组高速三极管电路，倍频时钟相位分配电路接收本地参考时钟倍频之后的时钟，确定相位的倍频之后的时钟（不同级的倍频时钟相位不同，电路选择其中一路输出），并输出至D触发器。

本实施例中，判断电信号码流里不同BIT的具体相位，然后通过对每个BIT中间取样并输出，实现消除码流中不同BIT之间的抖动和码间干扰。上述电路可降低OLT的接收之后输出的电信号的抖动，是对突发的上行数据进行处理。本实施例的电路应用于电信号速率超过25G以上的场景，在电信号速率低时则可不使用。

根据本发明实施例的另一方面，本发明实施例还提供一种光模块，如图11所示，其包括：前端电路，和上述第一方面任一所述的NRZ突发接收的鉴相电路；

所述前端电路包括：依次连接的光电转换器，TIA和限幅放大器LA，所述鉴相电路用于对LA的信号进行鉴相处理，并输出无码间干扰和抖动的信号。

上述的鉴相电路主要用于50G PON系统的OLT光模块中。

根据本发明实施例的再一方面，本发明实施例还提供一种PON系统，其包括核心MAC芯片和上述任意所述的光模块，所述光模块连接所述核心MAC芯片。

上述50G PON系统里对于25G信号进行快速整形的鉴相电路，能有效解决目前CDR无法实现PON系统里要求的突发响应速度和信号整形要求，推广性强。

上述鉴相电路用于OLT模块里，LA输出与OLT光模块输出之间，用于消除LA输出码流信号的抖动和增强码流信号的传输能力。

当前，PON包含ONU和OLT两种模块，不同的ONU按照分配的时间片来发送光信号给OLT，OLT以连续广播的方式发送信号给所有ONU。本发明实施例的电路增加了ONU和OLT之间的通信速率，重新定义了发射和接收的波长。

应当注意的是，在权利要求中，不应将位于括号之间的任何附图标记理解成对权利要求的限制。词语“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的词语“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的权利要求中，这些装置中的若干个可以是通过同一个硬件来具体体现。词语第一、第二、第三等的使用，仅是为了表述方便，而不表示任何顺序。可将这些词语理解为部件名称的一部分。

此外，需要说明的是，在本说明书的描述中，术语“一个实施例”、“一些实施例”、“实施例”、“示例”、“具体示例”或“一些示例”等的描述，是指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管已描述了本发明的优选实施例，但本领域的技术人员在得知了基本创造性概念后，则可对这些实施例作出另外的变更和修改。所以，权利要求应该解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种修改和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也应该包含这些修改和变型在内。

Claims (10)

1.一种NRZ突发接收的鉴相电路，其特征在于，所述鉴相电路用于50G以上的无源光网络PON系统中，用于将PON系统里OLT光模块的限幅放大器LA输出的第一路码流信号进行鉴相处理，获得处理后的相位时钟信息，并按照处理后的相位时钟信息对LA输出的第二路码流信号采样并输出至所述PON系统的核心媒体接入控制MAC芯片；输出至核心MAC芯片的信号为无码间干扰和抖动的信号；

所述鉴相电路包括：鉴相电路本体和数据整形输出模块；所述鉴相电路本体的输入端连接LA的第一路码流信号的输出端，所述鉴相电路本体的输出端连接数据整形输出模块的时钟输入端，以使突发接收模式下数据整形输出模块根据鉴相电路本体选定相位的输出时钟实现对第二路码流信号的采样。

2.根据权利要求1所述的鉴相电路，其特征在于，所述数据整形输出模块包括：D触发器；

所述D触发器的时钟输入端连接鉴相电路本体的输出，所述D触发器的数据输入端连接LA的第二路码流信号的输出；

所述D触发器的输出连接所述核心MAC芯片的输入；

第一路码流信号为RX+信号，第二路码流信号为RX-信号，或者，第一路码流信号为RX-信号，第二路码流信号为RX+信号。

3.根据权利要求1或2所述的鉴相电路，其特征在于，鉴相电路本体包括：

相位差分运算电路，采用差分对和本地参考时钟，对LA输出的第一路码流信号进行直流耦合，从差分对一侧的集电极输出差分运算之后的窄脉冲，所述窄脉冲的时间宽度对应着突发前导码与本地时钟的相位差；所述突发前导码属于所述第一路码流信号中突发数据的前端信息；

相位差脉冲整流电路，用于对窄脉冲进行整流处理，得到输出至快速窗口比较器阵列的直流电平；

脉冲相移电路，用于接收PON系统MAC芯片给OLT光模块的复位信号，延迟之后输出给快速窗口比较器阵列；

快速窗口比较器阵列，包括有多个通道，该快速窗口比较器阵列用于根据相位差脉冲整流电路输出直流电平，选择直流电平匹配的通道，该选择的通道在脉冲相移电路的延迟复位信号高电平期间输出高电平；

相位选择锁存电路，用于基于脉冲相移电路的延迟的复位信号，使快速窗口比较器阵列输出高电平触发与所述通道对应的D寄存器，以输出高电平并维持高电平至下一个复位信号的到来；

时钟倍频电路，对PON OLT光模块内部的本地时钟进行倍频，获得对应于25G NRZ码流的每一个BIT位都具有上升沿的扇出时钟信号，用于后续电路对25G NRZ码流的每一个BIT位进行触发采样；

倍频时钟相位分配电路，基于所述数据扇出时钟信号和所述相位选择锁存电路输出的高电平，借助于所述相位选择锁存电路输出高电平的通道对应的分配通道进行输出，获得处理后的相位时钟信息。

4.根据权利要求3所述的鉴相电路，其特征在于，所述相位差脉冲整流电路包括：

第一恒流源（GV1），第一高速二极管（D1）、复位开关单元、第一电容（C1）、第二电容（C2）、运算放大器；

所述窄脉冲经过所述第一电容（C1）输入至所述第一高速二极管（D1）；

所述第一高速二极管（D1）连接所述第一恒流源（GV1），并在第一恒流源（GV1）的输出后，处于连续微导通状态；

所述复位开关单元，受控于PON核心MAC芯片输出的复位信号，以使第二电容（C2）放电，当复位信号结束，第二电容（C2）对第一高速二极管（D1）输出的整流电流进行积分并转化为直流电平；所述直流电平经由所述运算放大器后输出至快速窗口比较器阵列。

5.根据权利要求4所述的鉴相电路，其特征在于，第二电容（C2）放电的终止电压和参考电压相同，所述参考电压V_REF=R6*第一恒流源（GV1）的电流值。

6.根据权利要求5所述的鉴相电路，其特征在于，所述快速窗口比较器阵列包括：

第三恒流源（GV3）、多个并列连接的通道，每一通道有两个比较器和或非门组成；所有通道均借助于各自的分压电阻并接第三恒流源（GV3）；所述通道内两个比较器并联设置，每一个比较器的第一端连接第三恒流源在电阻上建立的电压，第二端连接相位差脉冲整流电路输出的直流电平，两个比较器的输出端连接所述或非门的两个输入，或非门的输出作为通道输出；

每个通道的参考比较电压范围不同，基于脉冲相移电路输出的延迟的复位信号，所述直流电平匹配的通道输出高电平，其他通道输出低电平；

所述相位选择锁存电路，包括：

对应所述快速窗口比较器阵列中每个通道的快速开关和D寄存器；

所有D寄存器根据PON系统核心MAC芯片的复位信号输出低电平；

所述脉冲相移电路的延迟的复位信号使能各个通道对应的快速开关接通，所述快速窗口比较器整列通道输出的高电平触发其对应D寄存器以输出高电平；

和/或，

倍频时钟相位分配电路，包括：

对应每一个D寄存器的高速三极管开关单元、第四高速二极管（D4）；

在D寄存器输出高电平时，对应的高速三极管开关单元输出信号，并通过第四高速二极管（D4）直流耦合输出处理后的相位时钟信息，以输入至D触发器的时钟输入端。

7.根据权利要求6所述的鉴相电路，其特征在于，

快速窗口比较器阵列中，每路通道的窗口电压根据第三恒流源（GV3）的变化而变化，窗口电压为I_GV3*R_Rn，其中R1到Rn分别为第1至第n通道的分压电阻；n为自然数；I_GV3为第三恒流源的电流值，R_Rn为分压电阻Rn的阻值；

分压电阻的阻值均相同。

8.根据权利要求6所述的鉴相电路，其特征在于，

高速三极管开关单元，包括：

时钟倍频电路输出信号的高速信号线和三极管开关电路组成，其高速三极管开关单元的阻抗为50欧姆的特征阻抗。

9.一种光模块，其特征在于，包括：前端电路和限幅放大器、上述权利要求1至8任一所述的NRZ突发接收的鉴相电路；

所述前端电路包括：依次连接的光电探测器，TIA和限幅放大器LA，所述鉴相电路用于对LA输出的信号进行鉴相处理，并输出无码间干扰和抖动的信号。

10.一种PON系统，其特征在于，包括核心MAC芯片和上述权利要求9所述的光模块，所述光模块连接所述核心MAC芯片。

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