CN103001628B

CN103001628B - 高速串行接口的多相时钟产生电路中用的鉴相和启动电路

Info

Publication number: CN103001628B
Application number: CN201210501963.0A
Authority: CN
Inventors: 李振涛; 贾晨; 王自强; 郑旭强; 张春; 侯晨龙; 王志华
Original assignee: Shenzhen Graduate School Tsinghua University
Current assignee: Shenzhen Graduate School Tsinghua University
Priority date: 2012-11-30
Filing date: 2012-11-30
Publication date: 2015-07-01
Anticipated expiration: 2032-11-30
Also published as: CN103001628A

Abstract

一种高速串行接口的多相时钟产生电路中采用的鉴相和启动电路，包括具有三个输入端和两个输出端的鉴相器和连接于鉴相器输入端的启动电路，该启动电路包含一与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器。本发明电路在多相时钟产生电路开始工作时控制进入鉴相器的时钟信号的起始状态，从而能够有效地防止多相时钟电路发生错误锁定和谐波锁定，鉴相器采用电流模逻辑技术，工作频率高，引入的失配抖动非常小。

Description

高速串行接口的多相时钟产生电路中用的鉴相和启动电路

技术领域

本发明涉及采用前向时钟结构的高速串行接口中实现时钟恢复功能的多相时钟产生电路，特别是该多相时钟产生电路中采用的鉴相和启动电路。

背景技术

在采用前向时钟的高速串行接口中，发射端和接收端是由一条时钟通道和多条数据通道所组成。发射端通过时钟通道向接收端发送差分的时钟信号；发射端通过数据通道向接收端发送差分的数据信号。接收端接收从时钟通道传来的差分时钟信号，并通过时钟产生电路对此时钟信号进行恢复；接收端接收从数据通道传来的差分数据信号，并通过数据恢复电路对此数据信号进行恢复。接收端为了实现数据恢复需要一个多相时钟。此多相时钟是由多相时钟产生电路实现的，所以在接收端必须包含有一个多相时钟产生电路。

目前，锁相环（PLL：Phase lock Loop）和延迟锁相环（DLL：Delay Locked Loop）常在接收端里用来产生时钟。PLL技术是如今应用最广的一种产生片内高频时钟的技术，尤其是在高速通信接口中，它的应用可以使高频输出时钟和输入参考时钟的相位对齐，从而消除了高频输出时钟的延时，提高数据恢复的准确性。但是，PLL对前向时钟的抖动是低通特性，而且由于压控振荡器（VCO：Voltage Controlled Oscillator）的存在，PLL会对抖动进行累积，因此PLL产生的多相时钟信号会引入新的抖动。为了达到好的噪声性能，VCO需要采用LC VCO的结构，这样电感会占用较大的面积，而且环路滤波器也会消耗相当大的面积。DLL技术是在PLL技术基础上改进发展而来的，是一种更高性能的高频时钟产生技术。DLL与PLL的原理都是对输出时钟和输入参考时钟的相位进行捕捉锁定，但是DLL采用延迟线代替了PLL中的振荡器电路。基于DLL的时钟产生电路具有很多PLL电路所没有的优势，如无抖动累积、锁定时间短、易于集成设计等。因此在前向时钟结构的高速串行接口中一般采用DLL产生多相时钟。但是工作在数GHz的DLL设计难度很大。主要问题是对于如此高速的DLL，其中的高速鉴相器很难实现，而且高速DLL的错误锁定也比较难以控制，这需要一种启动电路来控制。

发明内容

本发明的目的在于提供适合前向时钟高速串行接口的多相时钟产生电路中使用的一种新型鉴相和启动电路，启动电路用于解决多相时钟产生电路的错误锁定的问题，鉴相器用以解决现有的多相时钟产生电路存在的鉴相器设计难度高、抖动大及鉴相精度低等问题。

本发明提供的鉴相和启动电路，适合于向时钟高速串行接口的多相时钟产生电路中使用，所述多相时钟产生电路中的输入参考时钟CK0经过由N个延迟单元组成的压控延迟线（VCDL，Voltage Controlled Delay Line）得到N个时钟CK1、CK2……CKn-1、CKn，其特征在于包括：

一鉴相器（PD，Phase Detector），具有第一～三输入端和两个输出端；及

一启动电路，它包含一个与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器；第一D触发器的输出端Q与第一缓冲器的使能端VHI之间连接第一CML2CMOS电路，第一缓冲器的输入端IN和第一D触发器的时钟输入端Clk均连接参考时钟REF_CK，第一缓冲器的输出时钟信号REF_CK_B接鉴相器的第一输入端；第二D触发器的输出端Q与第二缓冲器的使能端VHI之间连接第二CML2CMOS电路，第二缓冲器的输入端IN和第二D触发器的时钟输入端Clk均连接反馈时钟I_CK，第二缓冲器的输出时钟信号I_CK_B接鉴相器的第二输入端；第三D触发器的输出端Q与第三缓冲器的使能端VHI之间连接第三CML2CMOS电路，第三D触发器的输出端Q还连接到第一D触发器的输入端D和第二D触发器的输入端D，第三D触发器的输入端D连接所述与门的输出端，所述与门的输入端INB接起始信号START，第三缓冲器的输入端IN和第三D触发器的时钟输入端Clk均连接与所述反馈时钟I_CK正交的反馈时钟FB_CK，第三缓冲器的输出时钟信号FB_CK_B接鉴相器的第三输入端。

其中，所述鉴相器优选采用电流模逻辑电路结构。所述鉴相器包括第一与非门和第二与非门，第一与非门的一输入端作为其第一输入端，第三与非门的一输入端作为其第三输入端，第一与非门的另一输入端和第三与非门的另一输入端连接后作为其第二输入端，第一与非门的输出端、第二与非门的输出端为其两个输出端。

所述参考时钟REF_CK是所述多相时钟产生电路中的所述输入参考时钟CK0经过缓冲器B1得到的时钟信号，所述反馈时钟I_CK是所述N个时钟中的一个时钟经过缓冲器B2得到的时钟信号，所述反馈时钟FB_C是所述N个时钟中的另一个时钟经过缓冲器B3得到的时钟信号。

优选实施例中，所述参考时钟REF_CK是所述多相时钟产生电路中的所述输入参考时钟CK0经过缓冲器B1得到的时钟信号，所述反馈时钟I_CK是所述N个时钟中的时钟CK6经过缓冲器B2得到的时钟信号，所述反馈时钟FB_C是所述N个时钟中的时钟CK8经过缓冲器B3得到的时钟信号，该时钟CK6 和该时钟CK8正交。

所述第一～三缓冲器采用带使能控制端的CML缓冲器。CML缓冲器的输入端IN是差分输入端口，输出端OUT是差分输出端口，使能端VHI是单端输入端口，该使能端VHI连接相应CML2CMOS电路的差分输出信号中的某一相。

一种用于高速串行接口的多相时钟产生电路中的鉴相器，包括第一与非门和第二与非门，具有第一～三输入端和两个输出端，第一与非门的一输入端作为其第一输入端，第三与非门的一输入端作为其第三输入端，第一与非门的另一输入端和第三与非门的另一输入端连接后作为其第二输入端，第一与非门的输出端、第二与非门的输出端为其两个输出端。所述鉴相器中的第一与非门、第二与非门采用电流模逻辑电路结构。

本发明鉴相和启动电路构思新颖，适合于在向时钟高速串行接口的多相时钟产生电路中使用。其启动电路在多相时钟产生电路开始工作时控制进入鉴相器的时钟信号的起始状态，只有当反馈时钟FB_CK有效后各个D触发器才能输出有效信号，通过缓冲器控制时钟信号进入鉴相器，从而防止了多相时钟电路发生错误锁定和谐波锁定。

本发明中的鉴相器由两个与非门电路组成，它对输入时钟信号的相位进行比较，得到高速而且完全匹配的相位比较信号。采用了电流模逻辑技术，可以工作在很高的频率，同时它是一个线性鉴相器，鉴相误差非常小，解决了传统鉴相器速度低、抖动大的问题。

附图说明

图1为多相时钟产生电路中采用的鉴相和启动电路框图；

图2为图1中鉴相器的与非门电路图；

图3为图1中启动电路的缓冲器电路图；

图4为前向时钟结构高速串行接口中的多相时钟产生电路一实施例框图，其采用了图1所示的鉴相和启动电路。

具体实施方式

下面结合实施例附图详细说明。

参照图4，实施例前向时钟结构高速串行接口中的多相时钟产生电路包括：压控延时线（VCDL）、电荷泵（CP，Charge Pump）、鉴相器（PD）、启动电路及环路滤波器（LF，Loop Filter）等。压控延迟线由8个延迟单元所组成，每个延迟单元的延时是完全相等的，经过该压控延迟线可以得到多个等相位差的时钟CK0、CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8。

图1是多相时钟产生的鉴相和启动电路框图，图4中采用了图1所示的鉴相和启动电路。为了说明该鉴相和启动电路的原理，此处选用了上述时钟CK0、CK6及CK8为例（CK6 和CK8正交），将它们分别通过缓冲器B1、B2、B3缓冲后得到的参考时钟REF_CK、反馈时钟I_CK、反馈时钟FB_CK（其与反馈时钟I_CK正交），作为启动电路的输入信号。

图1所示鉴相和启动电路包括启动电路1和鉴相器2两部分。

启动电路1包括与门101，D触发器102、103、104，CML2CMOS电路105、106、107，以及缓冲器108，109，110。

CML2CMOS电路105、106、107具有输入端IN和输出端OUT。CML2CMOS电路用于将进入输入端IN的信号转化为满摆幅信号，经输出端OUT送到缓冲器的VHI端。

与门电路101包括两个输入端INA、INB及输出端OUT，输入端INA接入高电平VDD，输入端INB接入起始信号START。

D触发器104的输出端Q与缓冲器110的使能端VHI之间连接CML2CMOS电路105，缓冲器110的输入端IN和D触发器104的时钟输入端Clk均连接上述参考时钟REF_CK，缓冲器110的输出端OUT接鉴相器2的第一输入端。

D触发器103的输出端Q与缓冲器106的使能端VHI之间连接CML2CMOS电路109，缓冲器109的输入端IN和D触发器103的时钟输入端Clk均连接上述反馈时钟I_CK，缓冲器109的输出端OUT接鉴相器2的第二输入端。

D触发器102的输出端Q与缓冲器108的使能端VHI之间连接CML2CMOS电路107，D触发器102的输出端Q还连接到D触发器104的输入端D和D触发器103的输入端D，D触发器102的输入端D连接所述与门101的输出端，与门101的输入端INB接起始信号START，缓冲器108的输入端IN和第三D触发器102的时钟输入端Clk均连接上述上述反馈时钟FB_CK，缓冲器108的输出端OUT接鉴相器2的第三输入端。

鉴相器2包括与非门201和与非门202，具有三个输入端和两个输出端。每个与非门包括输入端INA、输入端INB及输出端OUT。与非门201的输入端INA接缓冲器110的输出端OUT，与非门202的输入端INA接缓冲器108的输出端OUT，两个与非门201、202的输入端INB都接缓冲器109的输出端OUT。

图1所示电路中，所有的线上电压信号都是差分信号；除缓冲器108、109、110的VHI输入端口是单端输入端口外，所有模块的输入、输出端口都是差分输入、输出端口。CML2CMOS电路的差分输出信号中的某一相（即单端信号）和缓冲器的VHI输入端口相连。

图2是鉴相器2中的与非门的电路图。此电路采用了电流模逻辑（CML，Current-Mode Logic）技术来实现。其中INAN及INAP(图1中显示为与非门的INA端)、INBN及INBP (图1中显示为与非门的INB端)分别为差分输入端，OUTN及OUTP(图1中显示为与非门的OUT端)是差分输出端，VHI是控制使能端（图1中无显示），接高电平VDD。鉴相器2采用两个图2结构的与非门来实现，不仅可以工作在很高的频率，而且此鉴相器的输出完全匹配，由此引入的失配抖动非常小。

上述第一～三缓冲器采用带使能控制端的CML缓冲器。图3是启动电路1中缓冲器的电路图。该CML缓冲器是一个带有使能控制端的差分放大器。INN和INP(图1中显示为缓冲器的IN端)是缓冲器的差分输入端，VHI是缓冲器的单端使能端，OUTN与OUTP(图1中显示为缓冲器的OUT端)是缓冲器的差分输出端。当VHI为低时整个缓冲器不工作，输出均为高电平；当VHI为高时缓冲器正常工作，输出差分信号是输入差分信号的放大信号。

参照图1、图4，当起始信号START信号为高电平时，多相时钟产生电路开始工作，同时与门101产生高电平信号。当反馈时钟FB_CK未稳定有效时，D触发器102输出为低电平，则D触发器103、D触发器104输出也为低电平。CML2CMOS电路105、106、107输出为低电平，此时缓冲器108、109、110均不工作，它们的输出时钟信号FB_CK_B、I_CK_B、REF_CK_B均为高电平，这三个时钟信号作为鉴相器2的输入信号，此时鉴相器2输出均为低电平。此时多相时钟产生电路中很多电路没有进入工作状态，直到反馈时钟FB_CK稳定有效。此时D触发器102输出高电平信号，此高电平信号作为D触发器103的输入信号，D触发器103在反馈时钟I_CK下输出高电平信号，此高电平信号作为D触发器104的输入信号，D触发器104在参考时钟REF_CK下输出高电平信号。CML2CMOS电路105、106、107均输出高电平，在高电平信号控制下，缓冲器108、109、110分别对输入的反馈时钟FB_CK、反馈时钟I_CK、参考时钟REF_CK进行缓冲，得到输出时钟信号FB_CK_B、I_CK_B、REF_CK_B，这三个时钟信号作为鉴相器2的输入信号进行相位比较，鉴相器2的输出信号高电平持续时间与REF_CK_B及FB_CK_B的相位差成比例。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明权利要求的保护范围之内。

Claims

1.一种高速串行接口的多相时钟产生电路中用的鉴相和启动电路，所述多相时钟产生电路中的输入参考时钟CK0经过由N个延迟单元组成的压控延迟线得到N个时钟CK1、CK2……CKn-1、CKn，其特征在于包括：

一鉴相器，具有第一～三输入端和两个输出端；以及

一启动电路，它包含一个与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器；其中，第一D触发器的输出端Q与第一缓冲器的使能端VHI之间连接第一CML2CMOS电路，第一缓冲器的输入端IN和第一D触发器的时钟输入端Clk均连接参考时钟REF_CK，第一缓冲器的输出时钟信号REF_CK_B接鉴相器的第一输入端；第二D触发器的输出端Q与第二缓冲器的使能端VHI之间连接第二CML2CMOS电路，第二缓冲器的输入端IN和第二D触发器的时钟输入端Clk均连接反馈时钟I_CK，第二缓冲器的输出时钟信号I_CK_B接鉴相器的第二输入端；第三D触发器的输出端Q与第三缓冲器的使能端VHI之间连接第三CML2CMOS电路，第三D触发器的输出端Q还连接到第一D触发器的输入端D和第二D触发器的输入端D，第三D触发器的输入端D连接所述与门的输出端，所述与门的输入端接起始信号START，第三缓冲器的输入端IN和第三D触发器的时钟输入端Clk均连接与所述反馈时钟I_CK正交的反馈时钟FB_CK，第三缓冲器的输出时钟信号FB_CK_B接鉴相器的第三输入端。

2.根据权利要求1所述的鉴相和启动电路，其特征在于：所述鉴相器包括第一与非门和第二与非门，第一与非门的一输入端作为其第一输入端，第二与非门的一输入端作为其第三输入端，第一与非门的另一输入端和第二与非门的另一输入端连接后作为其第二输入端，第一与非门的输出端、第二与非门的输出端为其两个输出端。

3. 根据权利要求1或2所述的鉴相和启动电路，其特征在于：所述参考时钟REF_CK是所述多相时钟产生电路中的所述输入参考时钟CK0经过缓冲器B1得到的时钟信号，所述反馈时钟I_CK是所述N个时钟中的一个时钟经过缓冲器B2得到的时钟信号，所述反馈时钟FB_C是所述N个时钟中的另一个时钟经过缓冲器B3得到的时钟信号。

4. 根据权利要求3所述的鉴相和启动电路，其特征在于：所述反馈时钟I_CK是所述N个时钟中的时钟CK6经过缓冲器B2得到的时钟信号，所述反馈时钟FB_C是所述N个时钟中的时钟CK8经过缓冲器B3得到的时钟信号，该时钟CK6 和该时钟CK8正交。

5. 根据权利要求1或2所述的鉴相和启动电路，其特征在于：所述鉴相器采用电流模逻辑电路结构。

6. 根据权利要求2所述的鉴相和启动电路，其特征在于：所述鉴相器中的第一与非门、第二与非门采用电流模逻辑电路结构。

7. 根据权利要求1所述的鉴相和启动电路，其特征在于：所述第一～三缓冲器采用带使能控制端的CML缓冲器。

8. 根据权利要求7所述的鉴相和启动电路，其特征在于：所述CML缓冲器的输入端IN是差分输入端口，输出端OUT是差分输出端口，使能端VHI是单端输入端口，该使能端VHI连接相应CML2CMOS电路的差分输出信号中的某一相。