CN102006062B - 零相位误差锁相环 - Google Patents

Abstract

本发明属于半导体集成电路设计领域，具体涉及一种零相位误差锁相环，包含鉴频鉴相器PFD，电荷泵CP，环路滤波器LPF，压控振荡器VCO和一分频器，其特征是，所述鉴频鉴相器PFD包含四个输入端口，四个端口输入的信号分别为外部参考源f_ref、压控振荡器VCO输出的振荡信号f_vco、f_ref经过另一分频器分频M倍得到的参考信号f_{ref_1}和f_vco经过一分频器分频N倍得到的反馈信号f₁。本发明的零相位误差锁相环实现对f_{ref_1}和f₁鉴频，对f_ref和f_vco鉴相的功能，解决了压控振荡器VCO的输出与输入信号之间存在的不可预测的时延问题，避免了在应用中出现时序问题，有效保证了芯片的工作速度和可靠性。

Description

零相位误差锁相环

技术领域

本发明属于半导体集成电路设计领域，具体涉及一种锁相环，锁相环中含有具有锁定指定信号频率、指定信号相位功能的鉴频鉴相器。

背景技术

随着集成电路技术的飞速发展，单片硅晶体上集成的晶体管数越来越多，且芯片的工作速度也越来越高。与过去的低速低集成度芯片相比，这对时钟的要求更为严格。无论是在片外还是片内，都要求时钟信号的频率稳定度高抖动小，各模块间时钟信号的相位偏移足够小。但是，由于寄生效应的存在，这样的高频高速时钟信号不可能直接从外部输入到芯片内。只能通过增加额外的电路模块如锁相环实现。锁相环将低频高稳定度信号倍频，得到高速时钟信号后，驱动芯片内部电路。但是，在锁相环反馈回路上的分频器会引入额外的延时，这个延时不仅仅与分频数有关，还与制造工艺、电源电压、温度有关。所以压控振荡器VCO的输出与输入的时钟信号之间有一个不可预测的时延。对于高速时钟信号，这个“很小的”不确定的时延会造成很大的相位差，各模块间（或片内外电路）将不能工作在同一相位下，这将制约芯片的工作速度和可靠性。

   传统的电荷泵锁相环电路如图6所示，主要的电路模块包括：鉴频鉴相器PFD，电荷泵CP，环路滤波器LPF，压控振荡器VCO和分频器。PFD检测f_ref和f₁的相位差，然后CP将相位差信号转化为电压信号，并经过LPF后控制VCO的输出信号频率。当环路锁定后，f_ref= f_1,，f_vco= N╳f_ref ，并且f_ref与 f₁相位锁定。

   图6的电路的一个问题在于PFD只检测了f₁与f_ref的相位差。当环路锁定后，f₁与f_ref能够实现同频同相。但是分频器的存在导致f₁与f_vco存在一个延时差Δt。图7给出了环路锁定后的波形示意图。由于受到工艺参数、电源电压和环境温度的影响，Δt的大小是不可预测的，因此导致f_vco和f_ref的相位无法锁定。这在某些应用中会引起严重的时序问题。

发明内容

本发明所要解决的技术问题是克服现有技术中的缺陷，解决锁相环在锁定频率后不能锁定压控振荡器VCO输出与输入参考信号间的相位的问题。

为解决上述技术问题，本发明提供一种零相位误差锁相环，包含鉴频鉴相器PFD，电荷泵CP，环路滤波器LPF，压控振荡器VCO和一分频器，其特征是，所述鉴频鉴相器PFD包含四个输入端口，四个端口输入的信号分别为外部参考源f_ref、压控振荡器VCO输出的振荡信号f_vco、外部参考源f_ref经过另一分频器分频M倍得到的参考信号f_{ref_1}和压控振荡器VCO输出的振荡信号f_vco经过一分频器分频N倍得到的反馈信号f₁。

所述鉴频鉴相器PFD包含两个输出端口，所述输出端口与所述电荷泵CP输入端连接。

所述鉴频鉴相器PFD对外部参考源f_ref和输出振荡信号f_vco的相位锁定，对f_{ref_1}和 f₁的频率进行锁定。

所述鉴频鉴相器PFD包含逻辑门。

所述鉴频鉴相器PFD包含MOS管。

所述MOS管为PMOS管和/或NMOS管。

所述鉴频鉴相器PFD包含延时模块Delay。

本发明所达到的有益效果：本发明的零相位误差锁相环实现对f_{ref_1}和 f₁鉴频，对f_ref和 f_vco 鉴相的功能，解决了压控振荡器VCO的输出与输入信号之间存在的不可预测的时延问题，避免了在应用中出现时序问题，使各模块间（或片内外电路）工作在同一相位下，有效保证了芯片的工作速度和可靠性。

附图说明

图1是本发明的零相位误差锁相环电路结构；

图2鉴频鉴相器零相位误差锁相环锁定后的波形图（M=1、N=4）；

图3是图1中鉴频鉴相器的电路图；

图4是图3的鉴频鉴相器的波形图；

图5是鉴频鉴相器的状态转移图；

图6是传统的电荷锁相环电路结构；

图7是图6传统锁相环锁定后的波形图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

   图1是应用了本发明的鉴频鉴相器的电荷泵零相位误差锁相环电路。电路模块包括：鉴频鉴相器PFD，电荷泵CP，环路滤波器LPF，压控振荡器VCO和分频器。PFD将信号输入CP，然后CP将信号转化为电压信号，并经过LPF后控制VCO的输出信号。该鉴频鉴相器设有四个输入端口，较传统的鉴频鉴相器增加了两个输入端口，增加了外部参考源f_ref和输出振荡信号f_vco的相位锁定功能。f_{ref_1}为f_ref经过分频器分频M倍得到的参考信号，f₁为f_vco经过分频器分频N倍得到的反馈信号。M=1、N=4为例，当f_{ref_1}为低电位时，f_ref的上升沿被检测；当f₁为低电位时， f_vco的上升沿被检测。由于f_{ref_1}是f_ref的分频输出且f₁是f_vco的分频输出，所以f_{ref_1}的低电位脉宽只能是f_ref的一个时钟周期，而f₁的低电位脉宽只能是f_vco的一个时钟周期。

图2为零相位误差锁相环环路锁定后各点的信号波形。由于f₁与 f_{ref_1}频率锁定，f_vco与 f_ref 相位锁定，所以图3中的“÷M”、“÷N”分频器引入的延时的影响可以忽略。

   图3是本发明中一种实施例的鉴频鉴相器的电路图，以M=1、N=4为例，电路包含组合逻辑门，由于无需使用时序触发器，因此本发明中的PFD的工作速度高于传统的PFD。PMOS管mp1和mp2的源极均接到电源电压上，mp1的栅极与mp2的栅极连接，同时与NMOS管mn5和mn6的栅极连接，mp1的漏极与mn5的漏极连接，mp2的漏极与mn6的漏极连接，mn5的源极与NMOS管mn2的漏极连接，mn6的源极与NMOS管mn4的漏极连接，mn2的栅极连接到参考信号f_ref端，mn4的栅极连接到输出振荡信号f_vco端，mn2的源极与NMOS管mn1的漏极连接，mn4的源极与NMOS管mn3的漏极连接，mn1、mn3的源极均接地。mn1的栅极连接一或非门的输出端ref_q，此或非门的两个输入端分别为参考信号f_ref端、f_ref经过分频器分频1倍得到的参考信号f_{ref_1}端， mn3的栅极连接另一或非门的输出端vco_q，此或非门的两个输入端分别为输出振荡信号f_vco端、f_vco经过分频器分频4倍得到的反馈信号f₁端。mp1、mp2的栅极连接后与Delay延时模块一端相连，Delay延时模块另一端连接一与门输出端，与门输入端分别为mp1、mp2的漏极。mp1的漏极与输出信号UP间接由两个反相器组成的锁存器，mp2的漏极与输出信号DN间接由两个反相器组成的锁存器。

UP、DN为电路的输出状态信号, UP为上升状态信号，DN为下降状态信号。

电路的状态转移过程如图5所示，其中，f_ref↑、f_vco↑表示被检测的上升沿。假设电路的初始状态为00。当vco_q、f_vco同时为1时，产生vco下拉信号将DNb拉为0，则电路状态跳为01。当参考信号f_ref的被检测沿到来时使UP=1，电路的状态由01转化为11。此时UPb=DNb=0，所以mp1、mp2将同时开启。经过短暂延时后，UPb、DNb被同时拉到1，则电路恢复到00状态。电路状态由00→01→11→00的一次转变过程，就是鉴频鉴相器完成一次检测的过程。UP、DN信号为1的时间差即为f_vco、f_ref被检测沿的时间差，同时表征了输入信号的相位差。通过调节Delay模块的延时，还可以实现去除“死区”的功能。

图4中，ref为基准信号, vco为压控振荡器信号，ref下拉信号、vco下拉信号的出现频率分别与f_{ref_1}、f₁相同，而f_ref的上升沿、f_vco的上升沿分别决定了ref下拉信号、vco下拉信号的出现时间。所以，图3所示鉴频鉴相电路具有对f_{ref_1}和 f₁鉴频，对f_ref和 f_vco 鉴相的功能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (5)

1.一种零相位误差锁相环，包含鉴频鉴相器PFD，电荷泵CP，环路滤波器LPF，压控振荡器VCO和一分频器，其特征是，所述鉴频鉴相器PFD包含四个输入端口，四个端口输入的信号分别为外部参考源f_ref、所述压控振荡器VCO输出的振荡信号f_vco、外部参考源f_ref经过另一分频器分频M倍得到的参考信号f_{ref_1}和压控振荡器VCO输出的振荡信号f_vco经过一分频器分频N倍得到的反馈信号f₁；

所述鉴频鉴相器PFD包含PMOS管和NMOS管；其中，第一PMOS管mp1和第二PMOS管mp2的源极均接到电源电压上，第一PMOS管mp1的栅极与第二PMOS管mp2的栅极连接，同时与第五NMOS管mn5和第六NMOS管mn6的栅极连接，第一PMOS管mp1的漏极与第五NMOS管mn5的漏极连接，第二PMOS管mp2的漏极与第六NMOS管mn6的漏极连接，第五NMOS管mn5的源极与第二NMOS管mn2的漏极连接，第六NMOS管mn6的源极与第四NMOS管mn4的漏极连接，第二NMOS管mn2的栅极连接到外部参考源f_ref，第四NMOS管mn4的栅极连接到输出振荡信号f_vco端，第二NMOS管mn2的源极与第一NMOS管mn1的漏极连接，第四NMOS管mn4的源极与第三NMOS管mn3的漏极连接，第一NMOS管mn1、第三NMOS管mn3的源极均接地；

第一NMOS管mn1的栅极连接第一或非门的输出端ref_q，所述第一或非门的两个输入端分别为外部参考源f_ref、外部参考源f_ref经过所述另一分频器分频M倍得到的参考信号f_{ref_1}，第三NMOS管mn3的栅极连接第二或非门的输出端vco_q，所述第二或非门的两个输入端分别为输出振荡信号f_vco端、振荡信号f_vco经过一分频器分频N倍得到的反馈信号f₁端；

所述鉴频鉴相器PFD包含延时模块Delay；

所述第一PMOS管mp1、第二PMOS管mp2的栅极连接后与所述延时模块Delay一端相连，所述延时模块Delay另一端连接一或门输出端，或门输入端分别为第一PMOS管mp1、第二PMOS管mp2的漏极。

2.根据权利要求1所述的零相位误差锁相环，其特征是，所述鉴频鉴相器PFD包含两个输出端口，所述输出端口与所述电荷泵CP输入端连接。

3.根据权利要求1所述的零相位误差锁相环，其特征是，所述鉴频鉴相器PFD对外部参考源f_ref和输出振荡信号f_vco的相位锁定，对参考信号f_{ref_1}和反馈信号f₁的频率进行锁定。

4.根据权利要求1所述的零相位误差锁相环，其特征是，所述鉴频鉴相器PFD包含逻辑门。

5.根据权利要求1所述的零相位误差锁相环，其特征是，所述第一PMOS管mp1的漏极与一输出信号UP间接由两个反相器组成的锁存器。

6．根据权利要求1或5所述的零相位误差锁相环，其特征是，所述第二PMOS管mp2的漏极与另一输出信号DN间接由两个反相器组成的锁存器。

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