CN110212915B - 一种均匀分相输出的耦合式倍频延迟锁相环电路 - Google Patents

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Abstract

本发明公开了一种均匀分相输出的耦合式倍频延迟锁相环C‑MDLL电路，包括逻辑选择器、同步分频器、压控延迟链、启动电路、鉴相器、电荷泵、内部鉴相转换模块。所述压控延迟链内每个压控延迟单元之间均添加BUFFER缓冲模块用于匹配MUX的传输延迟，保证各分相分布均匀；所述逻辑选择器用于快速切换MDLL的工作模式；所述内部鉴相转换模块用于内部信号鉴相前的对齐调整，以消除传统鉴频方法中因反馈信号经分频环节而引入的延时失配。本发明不但可有效降低MDLL输出时钟抖动，而且可实现均匀分相输出的性能，降低时间数字量化应用中的非线性误差。

Description

一种均匀分相输出的耦合式倍频延迟锁相环电路
技术领域
本发明属于集成电路时钟技术领域，尤其涉及一种均匀分相输出的耦合式倍频延迟锁相环电路。
背景技术
目前国内外主流的高频高稳定时钟均采用闭环控制技术，具体包括锁相环(PLL)、延迟锁相环(DLL)和耦合式倍频延迟锁相环(MDLL)。比较而言，PLL因采用压控振荡器VCO而具备倍频功能，但随着时间不断积累的VCO误差带来输出时钟明显抖动，限制了输出时钟质量的提高；和PLL不同的是，DLL使用的是压控延时线，时钟抖动积累仅能持续一个输入参考周期，且稳定速度快，构成一种抖动最小的闭环反馈结构，但DLL无法实现倍频功能，应用范围受限。
耦合式MDLL结合了PLL和DLL的优点，其工作模式在DLL和PLL两种状态下周期切换，不仅具有DLL的低抖动等优点，还具有PLL的倍频功能。其中耦合式MDLL定期注入的参考时钟起到周期性消除抖动积累的作用，时钟周期注入信号必须与压控延迟链的输出反馈信号相位对齐，通常输出反馈端需要经过分频器分频后与参考注入时钟进入鉴相器，但这样会造成输出反馈端与参考注入时钟之间存在由分频器延时引入的延迟偏差，取消分频器模块通常需要其它复杂的模块进行鉴相功能的修正，同时现有的耦合式倍频延迟锁相环技术无法提供均匀分相输出时钟的功能，造成应用范围受限。
发明内容
发明目的：针对以上问题，本发明提出一种均匀分相输出的耦合式倍频延迟锁相环电路。本发明通过改进的压控延迟链结构保证系统可输出均匀的多分相信号，同时通过内部鉴相的方法保证输出时钟信号具有良好的低抖动性能，克服了传统鉴相方式带来的设计复杂问题。
技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种均匀分相输出的耦合式倍频延迟锁相环电路，包括逻辑选择器、同步分频器、均匀分相输出的压控延迟链、鉴相器、电荷泵、启动电路、内部鉴相转换模块和电容CL。其中CLKREF信号为外部输入参考时钟信号，进入逻辑选择器和均匀分相输出的压控延迟链；START信号为外部输入的启动信号，进入逻辑选择器和内部鉴相转换模块；均匀分相输出的压控延迟链产生输出信号OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8和OUTN，其中OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8为该电路的8个均匀分相的输出时钟信号，OUT1信号进入内部鉴相转换模块，OUTN信号进入同步分频器和内部鉴相转换模块；同步分频器产生输出信号FDIN，FDIN信号进入逻辑选择器；逻辑选择器产生输出信号SEL，SEL信号进入均匀分相输出的压控延迟链；内部鉴相转换模块产生输出信号OUTNA和OUT1A，OUT1A和OUTNA信号进入鉴相器；鉴相器产生输出信号UP和DOWN，UP和DOWN信号进入电荷泵；电荷泵产生控制电压信号VC,VC信号与启动电路和负载电容CL连接，VC信号进入均匀分相输出的压控延迟链。
所述逻辑选择器和同步分频器用于触发切换均匀分相输出的压控延迟链的工作状态；所述均匀分相输出的压控延迟链用于产生均匀分相的高频输出时钟；所述启动电路用于保证系统初始启动正常；所述内部鉴相转换模块用于将均匀分相输出的压控延迟链的两输出信号OUTN和OUT1转换为无附加延迟失配的可鉴相信号；所述鉴相器用于将内部鉴相转换模块的两个输入时钟信号实施相位调节；所述电荷泵用于改变均匀分相输出的压控延迟链的控制电压VC。
所述内部鉴相转换模块包括选择器MUX2、反相器INV0、缓冲器BUFFER00和BUFFER01、单脉冲产生模块、分频器2。其中均匀分相输出的压控延迟链的输出信号OUTN进入选择器MUX2，信号OUT1进入缓冲器BUFFER00；外部启动信号START进入缓冲器BUFFER01和单脉冲产生模块；单脉冲产生模块产生输出信号OUTS，信号OUTS进入选择器MUX2；缓冲器BUFFER01产生输出信号SEL2，SEL2信号进入选择器MUX2；选择器MUX2的输出端与反相器INV0的输入端连接；反相器INV0的输出端与分频器2的输入端IN2连接，缓冲器BUFFER00的输出端与分频器2的输入端IN1连接，分频器2产生输出信号OUT1A和OUTNA，用于进入鉴相器模块。系统锁定时，信号OUT1的上升沿和信号OUTN的下降沿对齐。
所述均匀分相输出的压控延迟链包括多选开关MUX、匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8、压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5。其中压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5的结构相同，匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8的结构相同。输入参考时钟信号CLKREF和逻辑选择器的输出信号SEL进入多选开关MUX，多选开关MUX产生输出信号OUTX和OUTY；OUTY连接压控延迟单元CELL1的正极输入端，OUTX连接压控延迟单元CELL1的负极输入端,压控延迟单元CELL1产生输出信号OUT1和OUT5；信号OUT1进入匹配缓冲器BUFFER1，匹配缓冲器BUFFER1的输出端连接压控延迟单元CELL2的正极输入端；信号OUT5进入匹配缓冲器BUFFER5，匹配缓冲器BUFFER5的输出端连接压控延迟单元CELL2的负极输入端，压控延迟单元CELL2产生输出信号OUT2和OUT6；信号OUT2进入匹配缓冲器BUFFER2，匹配缓冲器BUFFER2的输出端连接压控延迟单元CELL3的正极输入端；信号OUT6进入匹配缓冲器BUFFER6，匹配缓冲器BUFFER6的输出端连接压控延迟单元CELL3的负极输入端，压控延迟单元CELL3产生输出信号OUT3和OUT7；信号OUT3进入匹配缓冲器BUFFER3，匹配缓冲器BUFFER3的输出端连接压控延迟单元CELL4的正极输入端；信号OUT7进入匹配缓冲器BUFFER7，匹配缓冲器BUFFER7的输出端连接压控延迟单元CELL4的负极输入端，压控延迟单元CELL4产生输出信号OUT4和OUT8；信号OUT4进入匹配缓冲器BUFFER4和多选开关MUX，匹配缓冲器BUFFER4的输出端连接压控延迟单元CELL5的正极输入端；信号OUT8进入匹配缓冲器BUFFER8和多选开关MUX，匹配缓冲器BUFFER8的输出端连接压控延迟单元CELL5的负极输入端，压控延迟单元CELL5产生输出信号OUTN；控制电压信号VC进入压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5。当系统锁定时，输出信号OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8为八个均匀分相的输出时钟信号。
所述多选开关MUX包括传输门TG1、TG2、TG3、TG4和反相器INV1。SEL信号进入反相器INV1，产生输出信号SELB；均匀分相输出的压控延迟链的输出信号OUT4进入传输门TG1，输出信号OUT8进入传输门TG4，参考时钟信号CLKREF进入传输门TG2；传输门TG1的输出端产生输出信号OUTX，其PMOS管的栅极连接SELB信号，其NMOS管的栅极连接SEL信号；传输门TG2的输出端与传输门TG1的输出端连接，其PMOS管的栅极连接SEL信号，其NMOS管的栅极连接SELB信号；传输门TG3的输入端不接信号，其输出端产生输出信号OUTY，其PMOS管的栅极连接电源VDD信号，其NMOS管的栅极连接地GND信号；传输门TG4的输出端连接传输门TG3的输出端，其NMOS管的栅极连接电源VDD信号，其PMOS管的栅极连接地GND信号。
所述匹配缓冲器BUFFER1-8结构相同，包括传输门TG5和TG6。其中IN端为匹配缓冲器BUFFER1-8的输入端，OUT端为匹配缓冲器BUFFER1-8的输出端；传输门TG5的输入端作为IN端，其输出端作为OUT端，传输门TG5的PMOS管的栅极连接地GND信号，其NMOS管的栅极连接电源VDD信号；传输门TG6的输入端不接信号，其输出端连接传输门TG5的输出端，其PMOS管的栅极接电源VDD信号，其NMOS管的栅极连接地GND信号。
所述逻辑选择器包括反相器INV2、INV3、INV4、INV5，PMOS管M3、M4、M6，以及NMOS管M2、M5。其中，所述反相器INV3的输入端接参考时钟CLKREF，输出端与反相器INV2的输入端连接；所述反相器INV2的输出端与M2管的栅极连接；所述反相器INV5的输入端连接NMOS管M5的漏极、其输出端产生控制信号SEL；所述反相器INV4的输入端连接同步分频器的输出信号FDIN、其输出端连接PMOS管M3的栅极；所述M4管的源极连接电源VDD、漏极连接M3管的源极、栅极连接反相器INV2的输出端；所述M3管的栅极连接反相器INV4的输出端、漏极连接M2管的漏极；所述M2管的栅极连接反相器INV2的输出端、源极接地GND；所述M6管的源极接电源VDD、栅极连接输入启动信号START、漏极连接管M2的漏极；所述M5管的漏极连接M6管的漏极、栅极接地GND、源极接地GND。逻辑选择器产生SEL控制信号，当SEL为低电平时，CLKREF注入进压控延迟链，当SEL为高电平时，压控延迟链闭合形成压控延迟环。CLKREF触发逻辑选择器产生SEL高电平，FDIN触发逻辑选择器产生SEL低电平。
有益效果：与现有技术相比，本发明的技术方案具有以下有益的技术效果：本发明可提供多均匀分相输出时钟信号，采用内部鉴相的方式可降低输出时钟的抖动，克服了传统鉴相方式带来的设计复杂问题。
附图说明
图1是本发明的均匀分相输出的耦合式倍频延迟锁相环电路结构原理图；
图2是内部鉴相转换模块的结构原理图；
图3是均匀分相输出的压控延迟链模块的结构原理图；
图4是压控延迟链内的多选开关模块和匹配缓冲器BUFFER1-8的结构原理图；
图5是逻辑选择器模块的结构原理图。
具体实施方式
下面结合附图和实施例对本发明的技术方案作进一步的说明。
本发明所述的一种均匀分相输出的耦合式倍频延迟锁相环电路，如图1所示，包含逻辑选择器、同步分频器、均匀分相输出的压控延迟链、鉴相器、电荷泵、启动电路、内部鉴相转换模块和电容CL。其中CLKREF信号为外部输入参考时钟信号，进入逻辑选择器和均匀分相输出的压控延迟链；START信号为外部输入的启动信号，进入逻辑选择器和内部鉴相转换模块；均匀分相输出的压控延迟链产生输出信号OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8和OUTN，其中OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8为该电路的8个均匀分相的输出时钟信号，OUT1信号进入内部鉴相转换模块，OUTN信号进入同步分频器和内部鉴相转换模块；同步分频器产生输出信号FDIN，FDIN信号进入逻辑选择器；逻辑选择器产生输出信号SEL，SEL信号进入均匀分相输出的压控延迟链；内部鉴相转换模块产生输出信号OUTNA和OUT1A，OUT1A和OUTNA信号进入鉴相器；鉴相器产生输出信号UP和DOWN，UP和DOWN信号进入电荷泵；电荷泵产生控制电压信号VC,VC信号与启动电路和负载电容CL连接，VC信号进入均匀分相输出的压控延迟链。
其中所述逻辑选择器和同步分频器用于触发切换均匀分相输出的压控延迟链的工作状态；所述均匀分相输出的压控延迟链用于产生均匀分相的高频输出时钟；所述启动电路用于保证系统初始启动正常；所述内部鉴相转换模块用于将均匀分相输出的压控延迟链的两输出信号OUTN和OUT1转换为无附加延迟失配的可鉴相信号；所述鉴相器用于将内部鉴相转换模块的两个输入时钟信号实施相位调节；所述电荷泵用于改变均匀分相输出的压控延迟链的控制电压VC。
图2为内部鉴相转换模块的结构原理图，包含选择器MUX2、反相器INV0、缓冲器BUFFER00和BUFFER01、单脉冲产生模块、分频器2。其中均匀分相输出的压控延迟链的输出信号OUTN进入选择器MUX2，信号OUT1进入缓冲器BUFFER00；外部启动信号START进入缓冲器BUFFER01和单脉冲产生模块；单脉冲产生模块产生输出信号OUTS，信号OUTS进入选择器MUX2；缓冲器BUFFER01产生输出信号SEL2，SEL2信号进入选择器MUX2；选择器MUX2的输出端与反相器INV0的输入端连接；反相器INV0的输出端与分频器2的输入端IN2连接，缓冲器BUFFER00的输出端与分频器2的输入端IN1连接，分频器2产生输出信号OUT1A和OUTNA，用于进入鉴相器模块。
图3为均匀分相输出的压控延迟链模块的结构原理图，包含多选开关MUX、匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8、压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5。其中压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5的结构相同，匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8的结构相同。输入参考时钟信号CLKREF和逻辑选择器的输出信号SEL进入多选开关MUX，多选开关MUX产生输出信号OUTX和OUTY；OUTY连接压控延迟单元CELL1的正极输入端，OUTX连接压控延迟单元CELL1的负极输入端,压控延迟单元CELL1产生输出信号OUT1和OUT5；信号OUT1进入匹配缓冲器BUFFER1，匹配缓冲器BUFFER1的输出端连接压控延迟单元CELL2的正极输入端；信号OUT5进入匹配缓冲器BUFFER5，匹配缓冲器BUFFER5的输出端连接压控延迟单元CELL2的负极输入端，压控延迟单元CELL2产生输出信号OUT2和OUT6；信号OUT2进入匹配缓冲器BUFFER2，匹配缓冲器BUFFER2的输出端连接压控延迟单元CELL3的正极输入端；信号OUT6进入匹配缓冲器BUFFER6，匹配缓冲器BUFFER6的输出端连接压控延迟单元CELL3的负极输入端，压控延迟单元CELL3产生输出信号OUT3和OUT7；信号OUT3进入匹配缓冲器BUFFER3，匹配缓冲器BUFFER3的输出端连接压控延迟单元CELL4的正极输入端；信号OUT7进入匹配缓冲器BUFFER7，匹配缓冲器BUFFER7的输出端连接压控延迟单元CELL4的负极输入端，压控延迟单元CELL4产生输出信号OUT4和OUT8；信号OUT4进入匹配缓冲器BUFFER4和多选开关MUX，匹配缓冲器BUFFER4的输出端连接压控延迟单元CELL5的正极输入端；信号OUT8进入匹配缓冲器BUFFER8和多选开关MUX，匹配缓冲器BUFFER8的输出端连接压控延迟单元CELL5的负极输入端，压控延迟单元CELL5产生输出信号OUTN；控制电压信号VC进入压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5。
图4为均匀分相输出的压控延迟链内的多选开关MUX和匹配缓冲器BUFFER1-8的结构原理图，其中多选开关MUX包括传输门TG1、TG2、TG3、TG4和反相器INV1；所述匹配缓冲器BUFFER1-8结构相同，包括传输门TG5和TG6。SEL信号进入反相器INV1，产生输出信号SELB；均匀分相输出的压控延迟链的输出信号OUT4进入传输门TG1，输出信号OUT8进入传输门TG4，参考时钟信号CLKREF进入传输门TG2；传输门TG1的输出端产生输出信号OUTX，其PMOS管的栅极连接SELB信号，其NMOS管的栅极连接SEL信号；传输门TG2的输出端与传输门TG1的输出端连接，其PMOS管的栅极连接SEL信号，其NMOS管的栅极连接SELB信号；传输门TG3的输入端不接信号，其输出端产生输出信号OUTY，其PMOS管的栅极连接电源VDD信号，其NMOS管的栅极连接地GND信号；传输门TG4的输出端连接传输门TG3的输出端，其NMOS管的栅极连接电源VDD信号，其PMOS管的栅极连接地GND信号；IN端为匹配缓冲器BUFFER1-8的输入端，OUT端为匹配缓冲器BUFFER1-8的输出端；传输门TG5的输入端作为IN端，其输出端作为OUT端，传输门TG5的PMOS管的栅极连接地GND信号，其NMOS管的栅极连接电源VDD信号；传输门TG6的输入端不接信号，其输出端连接传输门TG5的输出端，其PMOS管的栅极接电源VDD信号，其NMOS管的栅极连接地GND信号。
图5为逻辑选择器模块的结构原理图，包括反相器INV2、INV3、INV4、INV5，PMOS管M3、M4、M6，以及NMOS管M2、M5。其中，所述反相器INV3的输入端接参考时钟CLKREF，输出端与反相器INV2的输入端连接；所述反相器INV2的输出端与M2管的栅极连接；所述反相器INV5的输入端连接NMOS管M5的漏极、其输出端产生控制信号SEL；所述反相器INV4的输入端连接同步分频器的输出信号FDIN、其输出端连接PMOS管M3的栅极；所述M4管的源极连接电源VDD、漏极连接M3管的源极、栅极连接反相器INV2的输出端；所述M3管的栅极连接反相器INV4的输出端、漏极连接M2管的漏极；所述M2管的栅极连接反相器INV2的输出端、源极接地GND；所述M6管的源极接电源VDD、栅极连接输入启动信号START、漏极连接管M2的漏极；所述M5管的漏极连接M6管的漏极、栅极接地GND、源极接地GND。逻辑选择器产生SEL控制信号，当SEL为低电平时，CLKREF注入进压控延迟链，当SEL为高电平时，压控延迟链闭合形成压控延迟环。CLKREF触发逻辑选择器产生SEL高电平，FDIN触发逻辑选择器产生SEL低电平。
总之，本发明可以提供多均匀分相输出的时钟信号，同时保证了输出时钟信号具有良好的低抖动性能，克服了传统鉴相方式带来的设计复杂问题。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。

Claims (5)

1.一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：该电路包括逻辑选择器、同步分频器、均匀分相输出的压控延迟链、鉴相器、电荷泵、启动电路、内部鉴相转换模块和电容CL；其中CLKREF信号为外部输入参考时钟信号，进入逻辑选择器和均匀分相输出的压控延迟链；START信号为外部输入的启动信号，进入逻辑选择器和内部鉴相转换模块；均匀分相输出的压控延迟链产生输出信号OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8和OUTN，其中OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8为该电路的八个均匀分相的输出时钟信号，OUT1信号进入内部鉴相转换模块，OUTN信号进入同步分频器和内部鉴相转换模块；同步分频器产生输出信号FDIN，FDIN信号进入逻辑选择器；逻辑选择器产生输出信号SEL，SEL信号进入均匀分相输出的压控延迟链；内部鉴相转换模块产生输出信号OUTNA和OUT1A，OUT1A和OUTNA信号进入鉴相器；鉴相器产生输出信号UP和DOWN，UP和DOWN信号进入电荷泵；电荷泵产生控制电压信号VC,VC信号与启动电路和负载电容CL连接，VC信号进入均匀分相输出的压控延迟链；
所述内部鉴相转换模块包括选择器MUX2、反相器INV0、缓冲器BUFFER00和BUFFER01、单脉冲产生模块、分频器2；其中均匀分相输出的压控延迟链的输出信号OUTN进入选择器MUX2，信号OUT1进入缓冲器BUFFER00；外部启动信号START进入缓冲器BUFFER01和单脉冲产生模块；单脉冲产生模块产生输出信号OUTS，信号OUTS进入选择器MUX2；缓冲器BUFFER01产生输出信号SEL2，SEL2信号进入选择器MUX2；选择器MUX2的输出端与反相器INV0的输入端连接；反相器INV0的输出端与分频器2的输入端IN2连接，缓冲器BUFFER00的输出端与分频器2的输入端IN1连接，分频器2产生输出信号OUT1A和OUTNA，用于进入鉴相器模块；系统锁定时，信号OUT1的上升沿和信号OUTN的下降沿对齐。
2.根据权利要求1所述的一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：所述均匀分相输出的压控延迟链包括多选开关MUX、匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8、压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5；其中压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5的结构相同，匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8的结构相同；输入参考时钟信号CLKREF和逻辑选择器的输出信号SEL进入多选开关MUX，多选开关MUX产生输出信号OUTX和OUTY；OUTY连接压控延迟单元CELL1的正极输入端，OUTX连接压控延迟单元CELL1的负极输入端,压控延迟单元CELL1产生输出信号OUT1和OUT5；信号OUT1进入匹配缓冲器BUFFER1，匹配缓冲器BUFFER1的输出端连接压控延迟单元CELL2的正极输入端；信号OUT5进入匹配缓冲器BUFFER5，匹配缓冲器BUFFER5的输出端连接压控延迟单元CELL2的负极输入端，压控延迟单元CELL2产生输出信号OUT2和OUT6；信号OUT2进入匹配缓冲器BUFFER2，匹配缓冲器BUFFER2的输出端连接压控延迟单元CELL3的正极输入端；信号OUT6进入匹配缓冲器BUFFER6，匹配缓冲器BUFFER6的输出端连接压控延迟单元CELL3的负极输入端，压控延迟单元CELL3产生输出信号OUT3和OUT7；信号OUT3进入匹配缓冲器BUFFER3，匹配缓冲器BUFFER3的输出端连接压控延迟单元CELL4的正极输入端；信号OUT7进入匹配缓冲器BUFFER7，匹配缓冲器BUFFER7的输出端连接压控延迟单元CELL4的负极输入端，压控延迟单元CELL4产生输出信号OUT4和OUT8；信号OUT4进入匹配缓冲器BUFFER4和多选开关MUX，匹配缓冲器BUFFER4的输出端连接压控延迟单元CELL5的正极输入端；信号OUT8进入匹配缓冲器BUFFER8和多选开关MUX，匹配缓冲器BUFFER8的输出端连接压控延迟单元CELL5的负极输入端，压控延迟单元CELL5产生输出信号OUTN；控制电压信号VC进入压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5；当系统锁定时，输出信号OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8为八个均匀分相的输出时钟信号。
3.根据权利要求2所述的一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：所述多选开关MUX包括传输门TG1、TG2、TG3、TG4和反相器INV1；SEL信号进入反相器INV1，产生输出信号SELB；均匀分相输出的压控延迟链的输出信号OUT4进入传输门TG1，输出信号OUT8进入传输门TG4，参考时钟信号CLKREF进入传输门TG2；传输门TG1的输出端产生输出信号OUTX，其PMOS管的栅极连接SELB信号，其NMOS管的栅极连接SEL信号；传输门TG2的输出端与传输门TG1的输出端连接，其PMOS管的栅极连接SEL信号，其NMOS管的栅极连接SELB信号；传输门TG3的输入端不接信号，其输出端产生输出信号OUTY，其PMOS管的栅极连接电源VDD信号，其NMOS管的栅极连接地GND信号；传输门TG4的输出端连接传输门TG3的输出端，其NMOS管的栅极连接电源VDD信号，其PMOS管的栅极连接地GND信号。
4.根据权利要求2所述的一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：所述匹配缓冲器BUFFER1-8结构相同，包括传输门TG5和TG6；其中IN端为匹配缓冲器BUFFER1-8的输入端，OUT端为匹配缓冲器BUFFER1-8的输出端；传输门TG5的输入端作为IN端，其输出端作为OUT端，传输门TG5的PMOS管的栅极连接地GND信号，其NMOS管的栅极连接电源VDD信号；传输门TG6的输入端不接信号，其输出端连接传输门TG5的输出端，其PMOS管的栅极接电源VDD信号，其NMOS管的栅极连接地GND信号。
5.根据权利要求1-4任一所述的一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：所述逻辑选择器包括反相器INV2、INV3、INV4、INV5，PMOS管M3、M4、M6，以及NMOS管M2、M5；其中，所述反相器INV3的输入端接参考时钟CLKREF，输出端与反相器INV2的输入端连接；所述反相器INV2的输出端与M2管的栅极连接；所述反相器INV5的输入端连接NMOS管M5的漏极、其输出端产生控制信号SEL；所述反相器INV4的输入端连接同步分频器的输出信号FDIN、其输出端连接PMOS管M3的栅极；所述M4管的源极连接电源VDD、漏极连接M3管的源极、栅极连接反相器INV2的输出端；所述M3管的栅极连接反相器INV4的输出端、漏极连接M2管的漏极；所述M2管的栅极连接反相器INV2的输出端、源极接地GND；所述M6管的源极接电源VDD、栅极连接输入启动信号START、漏极连接管M2的漏极；所述M5管的漏极连接M6管的漏极、栅极接地GND、源极接地GND；逻辑选择器产生SEL控制信号，当SEL为低电平时，CLKREF注入进压控延迟链，当SEL为高电平时，压控延迟链闭合形成压控延迟环；CLKREF触发逻辑选择器产生SEL高电平，FDIN触发逻辑选择器产生SEL低电平。
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