CN110113047B - 一种超低抖动耦合式倍频延迟锁相环电路 - Google Patents
一种超低抖动耦合式倍频延迟锁相环电路 Download PDFInfo
- Publication number
- CN110113047B CN110113047B CN201910371041.4A CN201910371041A CN110113047B CN 110113047 B CN110113047 B CN 110113047B CN 201910371041 A CN201910371041 A CN 201910371041A CN 110113047 B CN110113047 B CN 110113047B
- Authority
- CN
- China
- Prior art keywords
- tube
- signal
- module
- drain electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000008878 coupling Effects 0.000 title claims abstract description 9
- 238000010168 coupling process Methods 0.000 title claims abstract description 9
- 238000005859 coupling reaction Methods 0.000 title claims abstract description 9
- 230000003068 static effect Effects 0.000 claims abstract description 43
- 230000008030 elimination Effects 0.000 claims abstract description 21
- 238000003379 elimination reaction Methods 0.000 claims abstract description 21
- 230000005540 biological transmission Effects 0.000 claims description 27
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 claims description 14
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 claims description 14
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 claims description 14
- 101100365384 Mus musculus Eefsec gene Proteins 0.000 claims description 9
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 claims description 8
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 claims description 8
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 claims description 8
- 101150070189 CIN3 gene Proteins 0.000 claims description 4
- 101150110971 CIN7 gene Proteins 0.000 claims description 4
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 4
- 101100508840 Daucus carota INV3 gene Proteins 0.000 claims description 4
- 101150110298 INV1 gene Proteins 0.000 claims description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims description 3
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- 238000009825 accumulation Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明公开了一种超低抖动耦合式倍频延迟锁相环电路，该电路包括单转双模块、逻辑选择器、分频器、4选2开关、压控延迟链、负载切换模块、可控鉴相器、静态相位误差消除模块、电荷泵、鉴相启动和系统启动模块。所述可控鉴相器，采用Sel控制信号按需实施鉴相处理，以消除反馈通道中原有分频器引入的延时失配。所述静态相位误差消除模块，有效消除了进入鉴相器的两个鉴相信号的相位误差，提高了参考时钟与输出反馈信号对准的精度。所述负载切换模块，可使电路在工作模式切换时维持输出反馈端负载不变，确保了输出反馈信号鉴相位置的准确性。在高精度参数时钟的精准注入下，输出信号抖动积累的消除，可逼近理想延迟锁相环的低抖动性能。
Description
技术领域
本发明属于集成电路时钟技术领域，尤其涉及一种超低抖动耦合式倍频延迟锁相环电路。
背景技术
目前国内外主流的时钟产生和控制结构包括锁相环(PLL)、延迟锁相环(DLL)和耦合式倍频延迟锁相环(MDLL)等，其中具有倍频功能的PLL发展最为成熟，但同时也存在VCO抖动随时间积累的问题，造成输出时钟精度性能退化；DLL采用压控延时线结构，时钟抖动积累仅持续一个输入参考周期，输出抖动最小，并且锁定速度快，但DLL输出无法实现倍频功能，应用范围受限。
耦合式MDLL结合了PLL和DLL两者的优点，耦合式MDLL工作可在DLL和PLL两种状态模式下周期切换，以此继承DLL低抖动的优点、同时实现PLL的倍频功能。MDLL定期的注入参考时钟用于周期性消除输出抖动积累，其中精准的将参考时钟注入到正确的位置成为消除输出时钟抖动的关键；锁定时，非理想因素给鉴相器两个输入信号带来不可避免的静态相差，等效于注入参考时钟位置产生偏移，导致静态相差转化为耦合式MDLL的输出抖动；理论上，MDLL的抖动特性介于DLL和PLL之间，但耦合式MDLL因静态相差过大而存在抖动消除效果不佳的问题，抖动退化甚至会使MDLL的输出抖动比PLL更差，因此现有的MDLL多采用补偿或抵消静态相差失调的方法以抑制抖动过度退化，但由此导致电路系统过于复杂。
发明内容
发明目的：针对以上问题，本发明提出一种超低抖动耦合式倍频延迟锁相环电路。克服现有MDLL的不足，给出一种结构精简、静态相差小、输出抖动低的MDLL实现方案。通过负载切换模块消除负载变化引入的延迟失调，消除引起输出反馈时钟位置变化的因素，加上静态相位消除模块的作用，使得可控鉴相器参考注入时钟和输出反馈时钟精确对齐，最终实现将输出时钟信号的抖动降到最低。
技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种超低抖动耦合式倍频延迟锁相环电路，包括单转双模块、逻辑选择器、分频器、4选2开关、压控延迟链、负载切换模块、可控鉴相器、静态相位误差消除模块、电荷泵、鉴相启动模块和系统启动模块；其中外部输入参考时钟信号CLKREF，进入单转双模块和静态相位误差消除模块；单转双模块产生一对反相输出信号CLKREF1和CLKREF2，其中CLKREF1信号进入逻辑选择器和4选2开关，CLKREF2信号进入可控鉴相器和4选2开关；系统外部启动信号Start，进入逻辑选择器、鉴相启动模块和系统启动模块；4选2开关产生输出信号S1和S2，S1和S2信号进入压控延迟链；压控延迟链产生输出信号CLKout和CLKBout信号，CLKout信号进入分频器、4选2开关和负载切换模块，CLKBout信号进入可控鉴相器、4选2开关和负载切换模块；分频器产生输出信号FDout，FDout信号进入逻辑选择器；逻辑选择器产生输出信号Sel，Sel信号进入可控鉴相器、鉴相启动模块、4选2开关和负载切换模块；鉴相启动模块产生输出信号Rst，Rst信号进入可控鉴相器；可控鉴相器产生输出信号up和dn，up和dn信号进入静态相位误差消除模块；静态相位误差消除模块产生输出信号upa和dna，upa和dna信号进入电荷泵；电荷泵产生输出电压VC，VC信号与系统启动模块、负载切换模块、压控延迟链和负载电容CL连接。
所述逻辑选择器和分频器用于触发切换压控延迟链的工作状态；所述单转双模块用于将CLKREF参考时钟信号转变为双端差分输出信号；所述4选2开关用于切换选通参考时钟注入信号和输出反馈信号；所述压控延迟链用于传输高频时钟信号；所述负载切换模块用于维持输出反馈端负载的恒定；所述可控鉴相器采用Sel控制信号完成对参考注入时钟和输出反馈信号的按需鉴相；所述静态相位误差消除模块用于减小可控鉴相器两输入端信号锁定时的静态相差；所述电荷泵用于改变压控延迟链的控制电压；所述鉴相启动模块和系统启动模块用于设定系统上电工作的初始时序状态。
所述逻辑选择器产生Sel信号，当Sel信号为低电平时，4选2开关选择输入信号CLKREF1和CLKREF2进入断开的压控延迟链，当Sel信号为高电平时，压控延迟链闭合并构成压控振荡器。参考时钟CLKREF触发逻辑选择器产生Sel高电平，输出时钟CLKout触发逻辑选择器产生Sel低电平。
所述可控鉴相器，当Sel信号为低电平状态时，可控鉴相器使能并正常工作；Sel信号为高电平状态时，强制可控鉴相器停止工作。复位信号RST用于保证鉴相器从截止状态进入工作模式时启动时序功能正常。
所述静态相位误差消除模块包括脉宽拉伸模块、时间放大器模块、鉴相器2模块和触发器DFF；其中，触发器DFF的输入端CLK与CLKREF输入信号连接，输出端Q产生输出信号CLKREFM，CLKREFM信号进入脉宽拉伸模块，触发器DFF的QB端与D端连接；所述up和dn信号进入脉宽拉伸模块，脉宽拉伸模块产生输出信号in0和in1；信号in0和in1进入时间放大器模块，时间放大器模块产生输出信号in2和in3；in2和in3信号进入鉴相器2模块，鉴相器2模块产生输出信号upa和dna。所述脉宽拉伸模块拉宽可控型鉴相器的输出信号up和dn的高电平，时间放大器模块放大脉宽拉伸模块两个输出信号in0和in1之间的静态相差，鉴相器2用于缩短时间放大器的输出信号in2和in3的高电平，触发器DFF构成二分频器用于降低输入信号CLKREF的频率，产生低频的输出信号CLKREFM。脉宽拉伸模块保留了可控型鉴相器两输入信号CLKREF2和CLKBout的静态相差，增大其高电平脉宽以满足时间放大器模块正常工作所需的脉宽，时间放大器将该静态相差放大N倍，鉴相器2保留放大N倍后的静态相差，压缩高电平脉宽至窄脉冲后给电荷泵充放电。环路锁定后，可控型鉴相器两输入信号CLKREF2和CLKBout的静态相差将缩小N倍。
所述负载切换模块包含反相器INV0、压控延迟单元CELL、NMOS管M0、PMOS管M1、传输门TG1和传输门TG2。其中，所述反相器INV0的输入端接控制信号Sel，产生输出信号Selb；所述传输门TG1的输入端连接信号CLKBout、输出端连接M0管的漏极，其PMOS管的栅极连接输入信号Sel，其NMOS管的栅极连接输入信号Selb；所述传输门TG2的输入端连接信号CLKout、输出端接M1管的漏极，其PMOS管的栅极连接输入信号Sel，其NMOS管的栅极连接输入信号Selb；所述M0管的栅极接控制信号Sel、源极接CELL的输出端out1、漏极接CELL的输入端in1；所述M1管的源极接电源Vdd、栅极接INV0的输出端、漏极接CELL的输入端in2；所述压控延迟单元CELL等同于所述压控延迟链内的压控延迟单元，其输出端out2空接，VC信号与CELL的输入端vc连接。当Sel信号为低电平时，TG1和TG2传输门同时打开，附加的压控延迟单元CELL接入压控延迟链的输出端用作dummy单元，补偿压控延迟链两个输出信号端负载在参考时钟注入时因环路断开而引起的负载变化；当Sel为高电平时，TG1和TG2传输门同时断开，附加的CELL未接入环路中，但因压控延迟链构成闭环，此时压控延迟链输出端的负载维持与压控延迟链断开时输出端的负载一致。
当Sel的第一个低电平到来后，同时Start维持高电平，鉴相启动模块开始启动鉴相器正常工作，防止系统错锁或失锁。
有益效果：与现有技术相比，本发明的技术方案具有以下有益的技术效果：本发明通过增加的负载切换模块、静态相差消除以及可控鉴相三种方法的集成配合，保证了参考时钟注入位置的精准可控，极大的降低了耦合式倍频延迟锁相环的输出抖动。
附图说明
图1是本发明的耦合式倍频延迟锁相环电路结构原理图；
图2是负载切换模块结构原理图；
图3是静态相位误差消除模块结构原理图；
图4是静态相位误差消除模块工作的原理波形图；
图5是脉宽拉伸模块结构原理图；
图6是可控鉴相器的结构原理图。
具体实施方式
下面结合附图和实施例对本发明的技术方案作进一步的说明。
本发明所述的一种超低抖动耦合式倍频延迟锁相环电路，如图1所示，包括单转双模块、逻辑选择器、分频器、4选2开关、压控延迟链、负载切换模块、可控鉴相器、静态相位误差消除模块、电荷泵、鉴相启动模块和系统启动模块；其中外部输入参考时钟信号CLKREF，进入单转双模块和静态相位误差消除模块；单转双模块产生一对反相输出信号CLKREF1和CLKREF2，其中CLKREF1信号进入逻辑选择器和4选2开关，CLKREF2信号进入可控鉴相器和4选2开关；系统外部启动信号Start，进入逻辑选择器、鉴相启动模块和系统启动模块；4选2开关产生输出信号S1和S2，S1和S2信号进入压控延迟链；压控延迟链产生输出信号CLKout和CLKBout信号，CLKout信号进入分频器、4选2开关和负载切换模块，CLKBout信号进入可控鉴相器、4选2开关和负载切换模块；分频器产生输出信号FDout，FDout信号进入逻辑选择器；逻辑选择器产生输出信号Sel，Sel信号进入可控鉴相器、鉴相启动模块、4选2开关和负载切换模块；鉴相启动模块产生输出信号Rst，Rst信号进入可控鉴相器；可控鉴相器产生输出信号up和dn，up和dn信号进入静态相位误差消除模块；静态相位误差消除模块产生输出信号upa和dna，upa和dna信号进入电荷泵；电荷泵产生输出电压VC，VC信号与系统启动模块、负载切换模块、压控延迟链和负载电容CL连接。
图2为负载切换模块结构原理图，包含反相器INV0、压控延迟单元CELL、NMOS管M0、PMOS管M1、传输门TG1和传输门TG2。其中，所述反相器INV0的输入端接控制信号Sel，产生输出信号Selb；所述传输门TG1的输入端连接信号CLKBout、输出端连接M0管的漏极，其PMOS管的栅极连接输入信号Sel，其NMOS管的栅极连接输入信号Selb；所述传输门TG2的输入端连接信号CLKout、输出端接M1管的漏极，其PMOS管的栅极连接输入信号Sel，其NMOS管的栅极连接输入信号Selb；所述M0管的栅极接控制信号Sel、源极接CELL的输出端out1、漏极接CELL的输入端in1；所述M1管的源极接电源Vdd、栅极接INV0的输出端、漏极接CELL的输入端in2；所述压控延迟单元CELL等同于所述压控延迟链内的压控延迟单元，其输出端out2空接，VC信号与CELL的输入端vc连接。当Sel信号为低电平时，TG1和TG2传输门同时打开，附加的压控延迟单元CELL接入压控延迟链的输出端用作dummy单元，补偿压控延迟链两个输出信号端负载在参考时钟注入时因环路断开而引起的负载变化；当Sel为高电平时，TG1和TG2传输门同时断开，附加的CELL未接入环路中，但因压控延迟链构成闭环，此时压控延迟链输出端的负载维持与压控延迟链断开时输出端的负载一致。
图3为静态相位误差消除模块结构原理图，包含脉宽拉伸模块、时间放大器模块、鉴相器2模块和触发器DFF；其中，触发器DFF的输入端CLK与CLKREF输入信号连接，输出端Q产生输出信号CLKREFM，CLKREFM信号进入脉宽拉伸模块，触发器DFF的QB端与D端连接；up和dn信号进入脉宽拉伸模块，脉宽拉伸模块产生输出信号in0和in1；信号in0和in1进入时间放大器模块，时间放大器模块产生输出信号in2和in3；in2和in3信号进入鉴相器2模块，鉴相器2模块产生输出信号upa和dna。其中脉宽拉伸模块拉宽可控型鉴相器的输出信号up和dn的高电平，时间放大器模块放大脉宽拉伸模块两个输出信号in0和in1之间的静态相差，鉴相器2用于缩短时间放大器的输出信号in2和in3的高电平，触发器DFF构成二分频器用于降低输入信号CLKREF的频率，产生较低频率的输出信号CLKREFM。脉宽拉伸模块保留了可控型鉴相器两输入信号CLKREF2和CLKBout的静态相差，增大其高电平脉宽以满足时间放大器模块正常工作所需的脉宽，时间放大器将该静态相差放大N倍，鉴相器2保留放大N倍后的静态相差，压缩高电平脉宽至窄脉冲后给电荷泵充放电。环路锁定后，可控型鉴相器两输入信号CLKREF2和CLKBout的静态相差将缩小N倍。
为了充分理解静态相位误差消除模块的工作原理，图4给出了静态相位误差模块工作时各节点的波形，最终该静态相位误差消除模块会将消除前的两输入信号up和dn的静态相差放大到鉴相器2的两输入信号in2和in3中，从而响应电荷泵继续充放电，经过系统反馈稳定后，up和dn的静态相差会缩小至N倍，其中N为时间放大器的静态相差放大倍数。
图5为脉宽拉伸模块结构原理图，脉宽拉伸模块包括：反相器INV1、INV2、INV3、INV4，PMOS管M2、M3、M5、M6，NMOS管M4、M7。
其中CLKREFM为静态相位误差消除模块中的触发器DFF模块的输出信号；反相器INV1的输入端连接可控鉴相器的输出信号up，输出端连接M3管的栅极；反相器INV2的输入端连接输入信号CLKREFM，输出端连接M4管的栅极和反相器INV3的输出端；反相器INV3的输入端连接输入信号CLKREFM，输出端连接M5管的栅极；反相器INV4的输入端连接可控鉴相器的输出信号dn，输出端连接M6管的栅极；M2管的源极连接电源VDD、其栅极连接M4管的栅极、其漏极连接M3管的源极；M3管的漏极产生输出信号in0；M4管的漏极连接M3管的漏极、其源极接地GND；M5管的源极连接电源VDD、栅极连接M7管的栅极、漏极连接M6管的源极；M6管的漏极产生输出信号in1；M7管的漏极连接M6管的漏极、其源极接地GND。
图6为可控鉴相器的结构原理图，可控鉴相器包括：反相器INV5、INV6、INV7、INV8、INV9、INV10、INV11、INV12、INV13，两输入与非门NAND1，PMOS管M8、M9、M10、M12、M16、M17、M18、M20，NMOS管M11、M13、M14、M15、M19、M21、M22、M23。
其中，反相器INV5的输入端连接信号CLKBout，其输出端连接反相器INV6的输入端；反相器INV6的输出端连接M10管和M11管的栅极；反相器INV8的输入端连接信号CLKREF2，其输出端连接反相器INV9的输入端；反相器INV9的输出端连接M18管和M19管的栅极；反相器INV7的输入端连接M9管的漏极、输出端产生输出信号up；反相器INV10的输入端连接M17管的漏极、输出端产生输出信号dn；两输入与非门NAND1的两个输入端连接反相器INV7的输出端和反相器INV10的输出端、NAND1的输出端连接反相器INV13的输入端；反相器INV13的输出端连接反相器INV12的输入端；反相器INV12的输出端连接反相器INV11的输入端；反相器INV11的输出端连接M13管和M21管的栅极；M8管的源极连接电源VDD、栅极连接信号RST、漏极连接M10管的源极；M10管的漏极连接M12管的源极；M12管的栅极连接控制信号Sel、漏极连接M13管的漏极；M13管的源极接地GND、漏极连接M14管的漏极；M16管的源极连接电源VDD、栅极连接信号RST、漏极连接M18管的源极；M18管的漏极连接M20管的源极；M20管的栅极连接控制信号Sel、漏极连接M21管的漏极；M21管的源极接地GND、漏极连接M22管的漏极；M22管的源极接地GND、栅极连接信号RST；M14管的源极接地GND、栅极连接信号RST；M9管的源极接电源VDD、栅极连接M12管的漏极和M15管的栅极、漏极连接M11管的漏极；M17管的源极接电源VDD、栅极连接M20管的漏极和M23管的栅极、漏极连接M19管的漏极；M11管的栅极连接反相器INV6的输出端、源极接M15管的漏极；M19管的栅极连接反相器INV9的输出端、源极接M23管的漏极；M15管的栅极连接M12管的漏极、源极接地GND；M23管的栅极连接M20管的漏极、源极接地GND。带Sel信号控制的鉴相器可以保证系统按需鉴相，其目的在于取消输出反馈端通路中的分频器模块，从而避免分频器模块给输出反馈信号带来的额外延时。
本发明可以有效的保证参考时钟注入位置的精准性，简化了系统架构的设计，最终可输出超低抖动的时钟信号。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。
Claims (5)
1.一种超低抖动耦合式倍频延迟锁相环电路，其特征在于：该电路包括单转双模块、逻辑选择器、分频器、4选2开关、压控延迟链、负载切换模块、可控鉴相器、静态相位误差消除模块、电荷泵、鉴相启动模块和系统启动模块；其中外部输入参考时钟信号CLKREF，进入单转双模块和静态相位误差消除模块；单转双模块产生一对反相输出信号CLKREF1和CLKREF2，其中CLKREF1信号进入逻辑选择器和4选2开关，CLKREF2信号进入可控鉴相器和4选2开关；系统外部启动信号Start，进入逻辑选择器、鉴相启动模块和系统启动模块；4选2开关产生输出信号S1和S2，S1和S2信号进入压控延迟链；压控延迟链产生输出信号CLKout和CLKBout信号，CLKout信号进入分频器、4选2开关和负载切换模块，CLKBout信号进入可控鉴相器、4选2开关和负载切换模块；分频器产生输出信号FDout，FDout信号进入逻辑选择器；逻辑选择器产生输出信号Sel，Sel信号进入可控鉴相器、鉴相启动模块、4选2开关和负载切换模块；鉴相启动模块产生输出信号Rst，Rst信号进入可控鉴相器；可控鉴相器产生输出信号up和dn，up和dn信号进入静态相位误差消除模块；静态相位误差消除模块产生输出信号upa和dna，upa和dna信号进入电荷泵；电荷泵产生输出电压VC，VC信号与系统启动模块、负载切换模块、压控延迟链和负载电容CL连接；
所述静态相位误差消除模块包括脉宽拉伸模块、时间放大器模块、鉴相器2模块和触发器DFF；其中，触发器DFF的输入端CLK与CLKREF输入信号连接，输出端Q产生输出信号CLKREFM，CLKREFM信号进入脉宽拉伸模块，触发器DFF的QB端与D端连接；所述up和dn信号进入脉宽拉伸模块，脉宽拉伸模块产生输出信号in0和in1；信号in0和in1进入时间放大器模块，时间放大器模块产生输出信号in2和in3；in2和in3信号进入鉴相器2模块，鉴相器2模块产生输出信号upa和dna；
所述负载切换模块包含反相器INV0、压控延迟单元CELL、NMOS管M0、PMOS管M1、传输门TG1和传输门TG2；其中，所述反相器INV0的输入端接控制信号Sel，产生输出信号Selb；所述传输门TG1的输入端连接信号CLKBout、输出端连接M0管的漏极，其PMOS管的栅极连接输入信号Sel，其NMOS管的栅极连接输入信号Selb；所述传输门TG2的输入端连接信号CLKout、输出端接M1管的漏极，其PMOS管的栅极连接输入信号Sel，其NMOS管的栅极连接输入信号Selb；所述M0管的栅极接控制信号Sel、源极接CELL的输出端out1、漏极接CELL的输入端in1；所述M1管的源极接电源Vdd、栅极接INV0的输出端、漏极接CELL的输入端in2；所述压控延迟单元CELL等同于所述压控延迟链内的压控延迟单元，其输出端out2空接，VC信号与CELL的输入端vc连接；当Sel信号为低电平时，TG1和TG2传输门同时打开，附加的压控延迟单元CELL接入压控延迟链的输出端用作dummy单元，补偿压控延迟链两个输出信号端负载在参考时钟注入时因环路断开而引起的负载变化；当Sel为高电平时，TG1和TG2传输门同时断开，附加的CELL未接入环路中，压控延迟链构成闭环，压控延迟链输出端的负载维持与压控延迟链断开时输出端的负载一致。
2.根据权利要求1所述的一种超低抖动耦合式倍频延迟锁相环电路，其特征在于：所述脉宽拉伸模块包括反相器INV1、INV2、INV3、INV4，PMOS管M2、M3、M5、M6，NMOS管M4、M7；反相器INV1的输入端连接可控鉴相器的输出信号up，输出端连接M3管的栅极；反相器INV2的输入端连接输入信号CLKREFM，输出端连接M4管的栅极和反相器INV3的输出端；反相器INV3的输入端连接输入信号CLKREFM，输出端连接M5管的栅极；反相器INV4的输入端连接可控鉴相器的输出信号dn，输出端连接M6管的栅极；M2管的源极连接电源VDD、其栅极连接M4管的栅极、其漏极连接M3管的源极；M3管的漏极产生输出信号in0；M4管的漏极连接M3管的漏极、其源极接地GND；M5管的源极连接电源VDD、栅极连接M7管的栅极、漏极连接M6管的源极；M6管的漏极产生输出信号in1；M7管的漏极连接M6管的漏极、其源极接地GND。
3.根据权利要求1-2任一所述的一种超低抖动耦合式倍频延迟锁相环电路，其特征在于：所述可控鉴相器包括反相器INV5、INV6、INV7、INV8、INV9、INV10、INV11、INV12、INV13，两输入与非门NAND1，PMOS管M8、M9、M10、M12、M16、M17、M18、M20，NMOS管M11、M13、M14、M15、M19、M21、M22、M23；其中，反相器INV5的输入端连接信号CLKBout，其输出端连接反相器INV6的输入端；反相器INV6的输出端连接M10管和M11管的栅极；反相器INV8的输入端连接信号CLKREF2，其输出端连接反相器INV9的输入端；反相器INV9的输出端连接M18管和M19管的栅极；反相器INV7的输入端连接M9管的漏极、输出端产生输出信号up；反相器INV10的输入端连接M17管的漏极、输出端产生输出信号dn；两输入与非门NAND1的两个输入端连接反相器INV7的输出端和反相器INV10的输出端、NAND1的输出端连接反相器INV13的输入端；反相器INV13的输出端连接反相器INV12的输入端；反相器INV12的输出端连接反相器INV11的输入端；反相器INV11的输出端连接M13管和M21管的栅极；M8管的源极连接电源VDD、栅极连接信号RST、漏极连接M10管的源极；M10管的漏极连接M12管的源极；M12管的栅极连接控制信号Sel、漏极连接M13管的漏极；M13管的源极接地GND、漏极连接M14管的漏极；M16管的源极连接电源VDD、栅极连接信号RST、漏极连接M18管的源极；M18管的漏极连接M20管的源极；M20管的栅极连接控制信号Sel、漏极连接M21管的漏极；M21管的源极接地GND、漏极连接M22管的漏极；M22管的源极接地GND、栅极连接信号RST；M14管的源极接地GND、栅极连接信号RST；M9管的源极接电源VDD、栅极连接M12管的漏极和M15管的栅极、漏极连接M11管的漏极；M17管的源极接电源VDD、栅极连接M20管的漏极和M23管的栅极、漏极连接M19管的漏极；M11管的栅极连接反相器INV6的输出端、源极接M15管的漏极；M19管的栅极连接反相器INV9的输出端、源极接M23管的漏极；M15管的栅极连接M12管的漏极、源极接地GND；M23管的栅极连接M20管的漏极、源极接地GND。
4.根据权利要求1-2任一所述的一种超低抖动耦合式倍频延迟锁相环电路，其特征在于：所述逻辑选择器产生Sel信号，当Sel信号为低电平时，4选2开关选择输入信号CLKREF1和CLKREF2进入断开的压控延迟链，当Sel信号为高电平时，压控延迟链闭合并构成压控振荡器；参考时钟CLKREF触发逻辑选择器产生Sel高电平，输出时钟CLKout触发逻辑选择器产生Sel低电平。
5.根据权利要求1-2任一所述的一种超低抖动耦合式倍频延迟锁相环电路，其特征在于：所述可控鉴相器在Sel信号为低电平状态时使能并正常工作；Sel信号为高电平状态时，可控鉴相器停止工作；复位信号RST用于保证鉴相器从截止状态进入工作模式时启动时序功能正常。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910371041.4A CN110113047B (zh) | 2019-05-06 | 2019-05-06 | 一种超低抖动耦合式倍频延迟锁相环电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910371041.4A CN110113047B (zh) | 2019-05-06 | 2019-05-06 | 一种超低抖动耦合式倍频延迟锁相环电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110113047A CN110113047A (zh) | 2019-08-09 |
| CN110113047B true CN110113047B (zh) | 2022-12-09 |
Family
ID=67488312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910371041.4A Active CN110113047B (zh) | 2019-05-06 | 2019-05-06 | 一种超低抖动耦合式倍频延迟锁相环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110113047B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113054997B (zh) * | 2019-12-26 | 2022-08-19 | 吉林大学 | 一种快速锁定延时锁相环 |
| CN113726349B (zh) * | 2021-07-30 | 2023-03-24 | 珠海亿智电子科技有限公司 | 一种降低抖动的数据发送器 |
| CN116232318B (zh) * | 2023-05-08 | 2023-08-15 | 深圳市九天睿芯科技有限公司 | 锁相环、芯片及电子设备 |
| CN116979959B (zh) * | 2023-09-21 | 2024-01-30 | 深圳市九天睿芯科技有限公司 | 锁相环、芯片及电子设备 |
| CN118249806B (zh) * | 2024-05-21 | 2024-08-30 | 西北工业大学 | 一种基于多相位注入及校正的低抖动注入锁定锁相环 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1874476A (zh) * | 2006-06-08 | 2006-12-06 | 复旦大学 | 适用于高清数字电视的低抖动时钟生成电路 |
| CN101814917A (zh) * | 2009-02-19 | 2010-08-25 | 中国科学院微电子研究所 | 可实现频段选择的自校正锁相环频率综合器 |
-
2019
- 2019-05-06 CN CN201910371041.4A patent/CN110113047B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1874476A (zh) * | 2006-06-08 | 2006-12-06 | 复旦大学 | 适用于高清数字电视的低抖动时钟生成电路 |
| CN101814917A (zh) * | 2009-02-19 | 2010-08-25 | 中国科学院微电子研究所 | 可实现频段选择的自校正锁相环频率综合器 |
Non-Patent Citations (2)
| Title |
|---|
| A DLL-BASED FRACTIONAL-N FREQUENCY SYNTHESIZER WITH A PROGRAMMABLE INJECTION CLOCK;Haizheng Guo等;《2012 25th IEEE Canadian Conference on Electrical and Computer Engineering (CCECE)》;20121022;第1-4页 * |
| A MDLL-based Multi-Phase Clock Multiplier;Junsub Yoon等;《2016 International SoC Design Conference (ISOCC)》;20161229;第247-248页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110113047A (zh) | 2019-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110113047B (zh) | 一种超低抖动耦合式倍频延迟锁相环电路 | |
| WO2021068326A1 (zh) | 一种基于控制信号脉宽提取的锁相加速电路及锁相环系统 | |
| US6424193B1 (en) | Circuit for synchronizing frequencies of clock signals | |
| CN108199699B (zh) | 一种占空比稳定和低抖动时钟电路 | |
| KR20070036641A (ko) | 지연고정루프 | |
| US6066988A (en) | Phase locked loop circuit with high stability having a reset signal generating circuit | |
| CN104113303A (zh) | 50%占空比时钟产生电路 | |
| JP7501375B2 (ja) | 位相同期回路 | |
| CN110798208A (zh) | 一种亚采样锁相环及其快速锁定方法 | |
| CN110212915A (zh) | 一种均匀分相输出的耦合式倍频延迟锁相环电路 | |
| CN117040528A (zh) | 可配置延迟线的电流型倍频延迟锁相环及配置方法 | |
| CN101931401B (zh) | 应用于锁相环的鉴相鉴频器和电荷泵组合电路结构 | |
| CN114826273A (zh) | 一种基于双比较器控制的电流频率转换电路和方法 | |
| CN101610082A (zh) | 应用于锁相环中的源极开关型电荷泵 | |
| CN210469272U (zh) | 基于电平宽度提取的锁相加速电路及锁相环系统 | |
| KR100800143B1 (ko) | 위상 고정 루프 및 위상 고정 방법 | |
| CN112311389B (zh) | 电荷泵电流失配补偿电路、电荷泵及锁相环 | |
| CN110504958B (zh) | 带运算放大器的差分电荷泵电路 | |
| CN110958015A (zh) | 一种无死区的高速时钟相位检测电路 | |
| CN101826869A (zh) | 含双电流源电荷泵及双比较器复位电路的锁相环电路 | |
| CN103887966B (zh) | 电荷泵的实现电路 | |
| CN101826868B (zh) | 含无死区鉴频器的电荷泵型锁相环电路 | |
| US6449212B1 (en) | Analog synchronization circuit for synchronizing external and internal clock signals | |
| CN108964657B (zh) | 用于锁相环的双模式线性化电荷泵电路及充放电核心电路 | |
| CN109302179B (zh) | 双模式电荷泵电路和模式选择电路及采样逻辑容差电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |