CN101697488A - 延迟锁相环电路 - Google Patents

Abstract

本发明公开一种延迟锁相环电路，该延迟锁相环电路包括鉴相电路、电荷泵以及压控延迟线，该鉴相电路包括一防错锁电路和一鉴相器，其通过将该防错锁电路输出端耦合至该鉴相器，通过该防错锁电路使该鉴相器在电路启动时延迟一个脉冲，解决了延迟锁相环电路在启动时鉴相器反馈输入信号延时小于0.5T_CLK会出现错误锁定的问题。

Description

延迟锁相环电路

技术领域

本发明关于一种延迟锁相环电路，特别是关于一种防止错误锁定的延迟锁相环电路。

背景技术

时钟(Clock)是现代通讯电路中不可或缺的部分，获得稳定时钟的典型方法是使用锁相环PLL，通过频率合成将输出信号偏差锁定至具有稳定度很高的参考晶体振荡器上。锁相环分模拟锁相环APLL、数字锁相环DPLL和延迟锁相环DLL。模拟锁相环和数字锁相环分别使用模拟和数字压控振荡器VCO，一般用于获得高稳定的倍频信号，但不易获得不同相位的同频信号，且需要经过频率锁定和相位锁定两个过程，锁定时间一般较长，压控振荡器设计也比较复杂；而延迟锁相环DLL(Delay Locked Loop，延迟锁相环)的输出只是对基准的延迟，锁定过程中没有缓慢的频率捕获过程，而仅有相位捕获过程，锁定快，能很方便地获得不同相位θ的同频信号，而相位θ除以角频率ω等于时间t(θ/ω＝t)，即不同相位意味着不同延时。

延迟锁相环DLL大量应用于微处理器和内存界面，它能保持芯片内时钟同步，防止时钟错位。延迟锁相环DLL典型结构框图如图1所示，包含鉴相器PD(Phase Detector)11、电荷泵CP(Charge Pump)12以及压控延迟线VCDL(Voltage Control Delay Line)13，参考时钟REF被耦合至鉴相器PD11以及压控延迟线VCDL13，该压控延迟线VCDL13产生输出时钟(未示出)，该输出时钟是参考时钟REF的延迟版本，并且作为鉴相器反馈输入信号被耦合到鉴相器PD11。

现有技术的典型鉴相器PD11如图2所示。图2的鉴相器是一个双D触发器结构。上面的D触发器的时钟CLK输入延迟链的参考时钟REF，下面的D触发器的时钟CLK输入延迟链的鉴相器反馈输入信号FB(DLL输出)。一般，延迟锁相环的目的是将输出信号相对于参考信号REF延迟1个周期TCLK，N个延迟单元均可以缓冲输出，第i个延迟单元输出延时为

启动时若鉴相器反馈输入信号延时小于0.5TCLK，则出现错误锁定(False Lock)；当鉴相器反馈输入信号延时处于(0.5～1.5)×T_CLK时能正常锁定，输出延时TCLK。

图3为现有技术中鉴相器错锁瞬态波形示意图。图中/RCK、/FCK、/UP、/DN依次对应图2中的参考时钟REF、鉴相器反馈输入信号(DLL输出)FB、电荷泵充电开关控制信号UP、电荷泵放电开关控制信号DN，或非门经过非门后形成复位信号RST(RST＝/UP+/DN)。假定各触发器均从低电平开始，当参考时钟REF(/RCK)第一个上升沿到来时，上面的D触发器将其输入高电平传送至其输出UP，UP为高电平，因下面的D触发器输出仍为低电平，复位信号RST为高电平；当鉴相器反馈输入信号FB(/FCK)上升沿到来时，下面的D触发器将其输入高电平传送至其输出DN，DN为高电平，因UP和DN均为高电平，则RST＝/UP+/DN为低电平，两个D触发器同时被复位，UP和DN均变为低电平；当鉴相器反馈输入信号FB(/FCK)对参考时钟REF(/RCK)的延迟小于0.5TCLK时(如图3示)，UP高电平时间长于DN高电平时间，后续电荷泵CP12对电容充电时间长于放电时间，电容上的电压持续增加，压控延迟线VCDL13的供电电压持续上升，其延时持续减小，最终使鉴相器反馈输入信号FB(/FCK)向前移动并对齐参考时钟REF(/RCK)发生错锁，输出对参考时钟没有正确延时TCLK。

综上所述，可知先前延迟锁相环电路在启动时若鉴相器反馈输入信号延时小于0.5T_CLK则容易出现错误锁定的问题，因此实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术的种种缺点，本发明的主要目的在于提供一种防止延迟锁相环电路在启动时当鉴相器反馈输入信号延时小于0.5T_CLK出现错误锁定的延迟锁相环电路。

为达上述及其它目的，本发明一种延迟锁相环电路，包括：

鉴相电路，比较一参考时钟的相位和一鉴相器反馈输入信号的相位，并将结果作为检测信号输出至电荷泵；

电荷泵，将该鉴相电路的输出信号转换成电压信号；

压控延迟线，接收该参考时钟并通过对应于该电压信号的延迟时间来延时该参考时钟，并将其输出信号作为该鉴相器反馈输入信号；

该鉴相电路还包括：

鉴相器，该鉴相器的两个输出端分别耦合至该电荷泵的两个输入端；以及

防错锁电路，其输出端耦合至该鉴相器，以使该鉴相器延迟一个脉冲。

该防错锁电路至少包括一D触发器，该D触发器使用该参考时钟作为触发时钟。

该鉴相器包含两个D触发器，分别为第一D触发器和第二D触发器，其中，第一D触发器的时钟输入端耦合至该参考时钟，第二D触发器的时钟输入端耦合至该鉴相器反馈输入信号。

该防错锁电路的D触发器输出端耦合至该鉴相器的第一D触发器。

当该参考时钟第一上升沿到来时，该鉴相器的第一D触发器的输入为低电平，输出也为低电平

当该鉴相器反馈输入信号上升沿到来时，该鉴相器的第二D触发器的输出为高电平。

当该参考时钟第二个上升沿到来时，该鉴相器的第一D触发器的输入为高电平，该鉴相器的第一D触发器与第二D触发器的输出均变为低电平。

当该鉴相器反馈输入信号对该参考时钟的延迟介于(0～1.5)×T_CLK时，该鉴相器反馈输入信号上升沿向后移动并对齐至该参考时钟的第二上升延。

与现有的延迟锁相环电路相比，本发明通过在现有鉴相器基础上增加一防错锁电路，将该防错锁电路输出端耦合至该鉴相器，通过该防错锁电路使该鉴相器在电路启动时延迟一个脉冲，解决了延迟锁相环电路在启动时鉴相器反馈输入信号延时小于0.5T_CLK会出现错误锁定的问题。

附图说明

图1是现有技术中延迟锁相环电路的典型框图；

图2是现有技术中鉴相器的典型电路图；

图3是图2中鉴相器出现错误锁定的瞬态波形；

图4是本发明延迟锁相环电路的简单结构框图；

图5是本发明延迟锁相环电路中鉴相电路的电路图；

图6是图5中鉴相电路仿真瞬态波形图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图4及图5分别是本发明一种防止错误锁定的延迟锁相环电路的简单结构方框图以及图4延迟锁相环电路中鉴相电路的电路图。如图4及图5所示，本发明一种防止错误锁定的延迟锁相环电路包括鉴相电路21、电荷泵22以及压控延迟线23。其工作原理与现有技术大致相同，鉴相电路21比较外部时钟信号REF(参考时钟)的相位和延迟锁相环电路的鉴相器反馈输入信号的相位，并将结果作为检测信号输出到电荷泵22，电荷泵22可利用电容器将鉴相电路21的输出信号转换成电压信号，压控延迟线23接收参考时钟REF信号并通过对应于电荷泵22的输出电压信号的延迟时间来延时所述参考时钟REF，然后压控延迟线23的输出信号也被反馈以作为鉴相器21的输入之一，即鉴相器反馈输入信号。

请继续参考图5，鉴相电路21包括鉴相器210和防错锁电路211。鉴相器210包括第一D触发器201和第二D触发器202，其中第一D触发器201的时钟输入端耦合到参考时钟REF，第二D触发器202的时钟输入端耦合至鉴相器反馈输入信号FB，且每个D触发器的输出端(UP、DN)分别耦合至电荷泵22各自的UP/DOWN输入端，以便基于时钟之间所检测到的相位差来增加或减小参考时钟的延迟。

防错锁电路211至少包括一个D触发器203，该D触发器203同样使用参考时钟REF作为触发时钟，其输出端ND耦合至鉴相器210的第一D触发器201，同样假定各触发器均从低电平开始，当参考时钟REF(/RCK)第一个上升沿到来时，参见图6，因防错锁电路211的D触发器203的输入为高电平，其输入的高电平被传送至其输出端ND；由于电路存在时延，输出端ND高电平略晚于参考时钟REF(/RCK)第一个上升沿才出现，故在参考时钟REF(/RCK)第一个上升沿来临时鉴相器211的第一D触发器201的输入ND尚为低电平，其输出UP不受参考时钟REF(/RCK)控制，其仍然为低电平；稍后当鉴相器反馈输入信号FB(/FCK)上升沿到来时，鉴相器211的第二D触发器202将其输入高电平传送至其输出DN，DN为高电平，由于UP仍为低电平，RST＝/UP+/DN为高电平，不进行复位；当参考时钟REF(/RCK)第二个上升沿来临时，第一D触发器201的输入ND已经为高电平，其输入高电平被传送至其输出UP，输出UP为高电平，因第二D触发器202输出已经为高电平，RST＝/UP+/DN变为低电平，第一D触发器201及第二D触发器202均被复位，其输出UP、DN均变为低电平；当鉴相器反馈输入信号FB(/FCK)对参考时钟REF(/RCK)的延迟介于(0～1.5)×T_CLK时(如图6所示)，输出DN高电平时间长于输出UP高电平时间，后续电荷泵对电容放电时间长于充电时间，电容上的电压持续降低，VCDL的供电电压持续下降，其延时持续增加，最终使鉴相器反馈输入信号FB(/FCK)上升沿向后移动并对齐至REF(/RCK)第二上升延，电路正常锁定，输出对基准时钟正确延时T_CLK，因此本发明利用该防错锁电路211使鉴相器210延迟一个脉冲，解决了延迟锁相环20在启动时鉴相器反馈输入信号延时小于0.5T_CLK会出现错锁的问题。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (8)

1.一种延迟锁相环电路，包括：

鉴相电路，比较一参考时钟的相位和一鉴相器反馈输入信号的相位，并将结果作为检测信号输出至电荷泵；

电荷泵，将该鉴相电路的输出信号转换成电压信号；

压控延迟线，接收该参考时钟并通过对应于该电压信号的延迟时间来延时该参考时钟，并将其输出信号作为该鉴相器反馈输入信号；其特征在于，该鉴相电路还包括：

鉴相器，该鉴相器的两个输出端分别耦合至该电荷泵的两个输入端；以及

防错锁电路，其输出端耦合至该鉴相器，以使该鉴相器延迟一个脉冲。

2.如权利要求1所述的延迟锁相环电路，其特征在于，该防错锁电路至少包括一D触发器，该D触发器使用该参考时钟作为触发时钟。

3.如权利要求2所述的延迟锁相环电路，其特征在于，该鉴相器包含两个D触发器，分别为第一D触发器和第二D触发器，其中，第一D触发器的时钟输入端耦合至该参考时钟，第二D触发器的时钟输入端耦合至该鉴相器反馈输入信号。

4.如权利要求3所述的延迟锁相环电路，其特征在于，该防错锁电路的D触发器输出端耦合至该鉴相器的第一D触发器。

5.如权利要求4所述的延迟锁相环电路，其特征在于，当该参考时钟第一上升沿到来时，该鉴相器的第一D触发器的输入为低电平，输出也为低电平。

6.如权利要求5所述的延迟锁相环电路，其特征在于，当该鉴相器反馈输入信号上升沿到来时，该鉴相器的第二D触发器的输出为高电平。

7.如权利要求6所述的延迟锁相环电路，其特征在于，当该参考时钟第二个上升沿到来时，该鉴相器的第一D触发器的输入为高电平，该鉴相器的第一D触发器与第二D触发器的输出均变为低电平。

8.如权利要求7所述的延迟锁相环电路，其特征在于，当该鉴相器反馈输入信号对该参考时钟的延迟介于(0～1.5)×T_CLK时，该鉴相器反馈输入信号上升沿向后移动并对齐至该参考时钟的第二上升延。

Images