CN111464180A - 一种具有锁定检测功能的锁相环电路 - Google Patents

Abstract

本发明公开了一种具有锁定检测功能的锁相环电路，涉及锁相环技术领域，第一检测电路的输入端分别连接鉴频鉴相器的两个输入端和两个输出端，第二检测电路的输入端分别连接鉴频鉴相器的两个输入端以及第一检测电路的输出端，第三检测电路的输入端连接第一、第二检测电路的输出端以及CLKREF信号端；第一检测电路和第二检测电路通过检测CLKREF信号和CLKFB信号之间的相位差来判断锁相环是否锁定，且第一检测电路可以在锁定后持续对相位差进行检测以确保在反馈时钟频率发生变化时能够正确判断出锁相环的真实锁定状态；第三检测电路具有失锁判定功能，可以对锁相环电路进行失锁检测；三个检测电路构成的锁定检测电路可以准确的检测到锁相环的锁定与失锁状态。

Description

一种具有锁定检测功能的锁相环电路

技术领域

本发明涉及锁相环技术领域，尤其是一种具有锁定检测功能的锁相环电路。

背景技术

随着集成电路的发展，锁相环被广泛应用于各领域的芯片中，用来提供精确且稳定的时钟信号。图1所示为锁相环的一种基本结构，由鉴频鉴相器(PFD，Phase FrequencyDetector)、电荷泵(CP，Charge Pump)、环路滤波器(LPF，Low-Pass Filter)、压控振荡器(VCO，Voltage-Controlled Oscillator)和反馈分频模块(Module Div)等组成，反馈分频模块的输出端与鉴频鉴相器的输入端相连从而构成一个反馈系统，利用反馈原理实现频率及相位的同步技术控制。

在锁相环工作时，首先鉴频鉴相器检测输入参考时钟CLKREF和反馈时钟CLKFB的相位差并产生脉冲控制信号UP和Down信号。然后电荷泵将脉冲控制信号转换为电流信号对环路滤波器中的电容充放电，生成压控振荡器的控制电压，该控制电压被用来改变压控振荡器的振荡频率从而产生相应的输出时钟信号CLKOUT，同时该输出时钟信号CLKOUT经反馈分频模块形成反馈时钟CLKFB反馈给鉴频鉴相器。当输入参考时钟CLKREF与反馈时钟CLKFB之间的相位差较小且恒定时，则环路锁定。

锁相环的输出时钟信号CLKOUT精确稳定与否对下一级应用会产生较大的影响，因此用于检测锁相环锁定状态的锁定检测电路将非常重要。现有的一种锁定检测电路是检测输入参考时钟CLKREF和反馈时钟CLKFB之间的相位差，若该相位差在设定的范围内，则认为锁相环锁定。但这种锁定检测电路有可能出现反馈时钟CLKFB的频率已经变化却仍被误判为锁定状态的问题，且大多数的锁相环锁定检测电路仅有锁定检测功能而无失锁检测功能，无法实时反映锁相环的工作状态。

发明内容

本发明人针对上述问题及技术需求，提出了一种具有锁定检测功能的锁相环电路，本发明的技术方案如下：

一种具有锁定检测功能的锁相环电路，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频模块，输入参考时钟输入至鉴频鉴相器的一个输入端，鉴频鉴相器的两个脉冲控制信号输出端均连接电荷泵的两个输入端并分别输出UP信号和Down信号，电荷泵的输出端连接环路滤波器的输入端，环路滤波器的输出端连接压控振荡器的输入端，压控振荡器的输出端输出时钟信号并通过反馈分频模块输出反馈时钟至鉴频鉴相器的另一个输入端；

该锁相环电路还包括锁定检测电路，锁定检测电路包括第一检测电路、第二检测电路和第三检测电路：

第一检测电路包括四个输入端和一个输出端，第一检测电路的四个输入端分别连接鉴频鉴相器的两个输入端以及两个输出端；第一检测电路根据获取到的输入参考时钟、反馈时钟、UP信号和Down信号检测输入参考时钟和反馈时钟之间的相位差，并在输入参考时钟相较于反馈时钟提前的相位差超过输入参考时钟的周期，或者在输入参考时钟相较于反馈时钟滞后的相位差超过反馈时钟的周期时，通过输出端输出脉冲宽度为输入参考时钟的周期的脉冲；

第二检测电路包括三个输入端和一个输出端，第二检测电路的三个输入端分别连接鉴频鉴相器的两个输入端以及第一检测电路的输出端；第二检测电路根据获取到的输入参考时钟、反馈时钟以及第一检测电路的输出信号检测输入参考时钟和反馈时钟之间的相位差，并在输入参考时钟相较于反馈时钟提前的相位差超过第一延时预设值时，或者在输入参考时钟相较于反馈时钟滞后的相位差超过第二延时预设值时，通过输出端输出高电平，否则通过输出端输出低电平；

第三检测电路包括三个输入端和一个输出端，第三检测电路的三个输入端分别连接第一检测电路的输出端、第二检测电路的输出端以及鉴频鉴相器的输入端并获取输入参考时钟，第三检测电路内部包括加减计数器，输入参考时钟为加减计数器的计数时钟，第一检测电路的输出信号为加减计数器的复位信号且低电平复位，第二检测电路的输出信号为加减计数器的加减控制信号，且加减计数器在第二检测电路输出高电平时执行加法运算、反之执行减法运算；第三检测电路在检测到第一检测电路输出高电平、第二检测电路输出高电平且内部的加减计数器计数值达到第一计数预设值时通过输出端输出第一指示信号用于指示锁相环电路处于锁定状态；当锁相环电路处于锁定状态时，第三检测电路在检测到第一检测电路输出低电平时，或者，在检测到第一检测电路输出高电平、第二检测电路输出低电平且内部的加减计数器计数值达到第二计数预设值时，通过输出端输出第二指示信号用于指示锁相环电路处于失锁状态。

其进一步的技术方案为，第一检测电路包括第一反相器、第二反相器、第一D触发器、第二D触发器以及第一与门，第一反相器的输入端、第二反相器的输入端、第一D触发器的CLK端以及第二D触发器的CLK端分别作为第一检测电路的四个输入端；

第一反相器的输入端连接鉴频鉴相器的一个输出端并获取UP信号，第一反相器的输出端连接第一D触发器的D端，第一D触发器的CLK端连接鉴频鉴相器的一个输入端并获取输入参考时钟，第一D触发器的Q端连接第一与门的一个输入端；

第二反相器的输入端连接鉴频鉴相器的另一个输出端并获取Down信号，第二反相器的输出端连接第二D触发器的D端，第二D触发器的CLK端连接鉴频鉴相器的另一个输入端并获取反馈时钟，第二D触发器的Q端连接第一与门的另一个输入端，第一与门的输出端作为第一检测电路的输出端。

其进一步的技术方案为，第二检测电路包括第一延时单元、第三D触发器、第二延时单元、第四D触发器、第三反相器和第一或非门，第一延时单元的输入端、第三D触发器的CLK端以及第三D触发器的CLR端分别作为第二检测电路的三个输入端，第二延时单元的输入端连接第三D触发器的CLK端，第四D触发器的D端连接第一延时单元的输入端，第四D触发器的CLR端连接第三D触发器的CLR端；第一延时单元的延时值为第一延时预设值，第二延时单元的延时值为第二延时预设值；

第一延时单元的输入端连接鉴频鉴相器的输入端并获取反馈时钟、输出端连接第三D触发器的D端，第三D触发器的CLK端连接鉴频鉴相器的输入端并获取输入参考时钟，第三D触发器的CLR端连接第一检测电路的输出端，第三D触发器的Q端连接第一或非门的一个输入端；

第二延时单元的输入端连接鉴频鉴相器的输入端并获取输入参考时钟、输出端连接第四D触发器的CLK端，第四D触发器的D端连接鉴频鉴相器的输入端并获取反馈时钟，第四D触发器的CLR端连接第一检测电路的输出端，第四触发器的Q端通过第三反相器连接第一或非门的另一个输入端；第一或非门的输出端作为第二检测电路的输出端。

其进一步的技术方案为，第一延时预设值和第二延时预设值相同或不同。

其进一步的技术方案为，第三检测电路除加减计数器之外还包括控制电路、比较器和多路选择器；

控制电路包括四个输入端和两个输出端，加减计数器包括四个输入端和一个输出端，控制电路的其中三个输入端与加减计数器的其中三个输入端分别依次对应相连并作为第三检测电路的三个输入端，控制电路的第一输出端与加减计数器剩余的一个输入端相连并为加减计数器提供计数保持控制信号，加减计数器的输出端连接比较器的一个输入端；控制电路的第二输出端作为第三检测电路的输出端；

多路选择器的输入值至少包括第一计数预设值和第二计数预设值，多路选择器的两个信号选择端分别连接第二检测电路的输出端和控制电路的第二输出端，多路选择器的输出端连接比较器的另一个输入端，比较器的输出端连接控制电路的剩余一个输入端。

其进一步的技术方案为，控制电路包括二选一选择器、第五D触发器、第一异或门和第一或门，二选一选择器的一个输入端、第五D触发器的CLK端、第五D触发器的CLR端和第一或门的一个输入端分别作为控制电路的四个输入端；

二选一选择器的一个输入端连接第二检测电路的输出端、信号选择端连接比较器的输出端、输出端连接第五D触发器的D端，第五D触发器的CLK端连接鉴频鉴相器的输入端并获取输入参考时钟，第五D触发器的CLR端连接第一检测电路的输出端，第五D触发器的Q端连接二选一选择器的另一个输入端以及第一异或门的一个输入端并作为控制电路的第二输出端，第一异或门的另一个输入端连接第二检测电路的输出端，第一异或门的输出端连接第一或门的一个输入端，第一或门的另一个输入端连接比较器的输出端，第一或门的输出端作为控制电路的第一输出端。

其进一步的技术方案为，多路选择器采用四选一选择器，四选一选择器的第一输入端的输入值与加减计数器的复位值相同且小于第二计数预设值、第二输入端的输入值为第一计数预设值、第三输入端的输入值为第二计数预设值、第四输入端的输入值大于第一计数预设值。

其进一步的技术方案为，比较器在加减计数器的输出值与多路选择器的输出值相同时输出低电平，反之输出高电平。

本发明的有益技术效果是：

本申请公开了一种具有锁定检测功能的锁相环电路，新增加的锁定检测电路连接鉴频鉴相器的两个输入端和两个输出端并获取CLKREF信号、CLKFB信号、UP信号和Down信号，并通过检测CLKREF信号和CLKFB信号之间的相位差来判断锁相环是否锁定，并在锁定后持续对CLKREF信号和CLKFB信号进行检测，以确保在CLKFB频率发生变化时能够正确判断出锁相环的锁定状态，同时，锁定检测电路加入了失锁判定功能，可以实现对锁相环电路的失锁检测。

附图说明

图1是现有常规的锁相环电路的电路结构图。

图2是本申请中的具有锁定检测功能的锁相环电路的电路结构图。

图3是本申请中的第一检测电路的实施电路的电路图。

图4是图3所示电路的端口信号时序图。

图5是本申请中的第二检测电路的实施电路的电路图。

图6是图5所示电路在一实施例中的端口信号时序图。

图7是本申请中的第三检测电路的实施电路的电路图。

图8是图7所示电路图中的控制电路的实施电路的电路图。

图9是图7和8所示电路在一实施例中的端口信号时序图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种具有锁定检测功能的锁相环电路，请参考图2，该锁相环电路基于图1这种常规锁相环电路，具体包括鉴频鉴相器PFD、电荷泵CP、环路滤波器LPF、压控振荡器VCO和反馈分频模块Module Div，输入参考时钟CLKREF输入至鉴频鉴相器PFD的一个输入端，鉴频鉴相器PFD的两个脉冲控制信号输出端均连接电荷泵CP的两个输入端并分别输出UP信号和Down信号，电荷泵CP的输出端连接环路滤波器LPF的输入端，环路滤波器LPF的输出端连接压控振荡器VCO的输入端，压控振荡器VCO的输出端输出时钟信号CLKOUT并通过反馈分频模块Module Div输出反馈时钟CLKFB至鉴频鉴相器PFD的另一个输入端。本申请的锁相环电路在此常规结构上还包括锁定检测电路，该锁定检测电路第一检测电路、第二检测电路和第三检测电路，第一检测电路包括四个输入端和一个输出端LOCK1，第一检测电路的四个输入端分别连接鉴频鉴相器PFD的两个输入端以及两个输出端从而获取输入参考时钟CLKREF、反馈时钟CLKFB、UP信号和Down信号。第二检测电路包括三个输入端和一个输出端LOCK2，第二检测电路的三个输入端分别连接鉴频鉴相器PFD的两个输入端从而获取输入参考时钟CLKREF和反馈时钟CLKFB，第二检测电路的剩余一个输入端连接第一检测电路的输出端LOCK1。第三检测电路包括三个输入端和一个输出端LOCK，第三检测电路的三个输入端分别连接第一检测电路的输出端LOCK1、第二检测电路的输出端LOCK2以及鉴频鉴相器PFD的输入端并获取输入参考时钟CLKREF，第三检测电路的输出端LOCK输出第一指示信号或第二指示信号，第一指示信号用于指示锁相环电路处于锁定状态，第二指示信号用于指示锁相环电路处于失锁状态，从而实现失锁检测。

第一检测电路用于检测输入参考时钟CLKREF和反馈时钟CLKFB之间的相位差。具体的，第一检测电路根据获取到的输入参考时钟CLKREF、反馈时钟CLKFB、UP信号和Down信号检测输入参考时钟CLKREF和反馈时钟CLKFB之间的相位差并通过输出端LOCK1输出相应的信号：当输入参考时钟CLKREF相较于反馈时钟CLKFB提前的相位差超过输入参考时钟CLKREF的周期时，或者，当输入参考时钟CLKREF相较于反馈时钟CLKFB滞后的相位差超过反馈时钟CLKFB的周期时，第一检测电路通过输出端LOCK1输出脉冲宽度为输入参考时钟CLKREF的周期的脉冲。

本申请中的第一检测电路的实施电路请参考图3，第一检测电路包括第一反相器1、第二反相器2、第一D触发器3、第二D触发器4以及第一与门5，第一反相器1的输入端、第二反相器2的输入端、第一D触发器3的CLK端以及第二D触发器4的CLK端分别作为第一检测电路的四个输入端。其中，第一反相器1的输入端连接鉴频鉴相器PFD的一个输出端并获取UP信号，第一反相器1的输出端连接第一D触发器4的D端，第一D触发器4的CLK端连接鉴频鉴相器PFD的一个输入端并获取输入参考时钟CLKREF，第一D触发器4的Q端连接第一与门5的一个输入端。第二反相器2的输入端连接鉴频鉴相器PFD的另一个输出端并获取Down信号，第二反相器2的输出端连接第二D触发器4的D端，第二D触发器4的CLK端连接鉴频鉴相器PFD的另一个输入端并获取反馈时钟CLKFB，第二D触发器4的Q端连接第一与门5的另一个输入端，第一与门5的输出端作为第一检测电路的输出端LOCK1。

图3所示的第一检测电路的端口信号时序图如图4所示，其中信号A为第一D触发器3的Q端信号，信号B为第二D触发器4的Q端信号，如图3中标识所示。

第二检测电路也用于检测输入参考时钟CLKREF和反馈时钟CLKFB之间的相位差，但检测机制与第一检测电路不同。具体的，第二检测电路根据获取到的输入参考时钟CLKREF、反馈时钟CLKFB以及第一检测电路的输出信号LOCK1检测输入参考时钟CLKREF和反馈时钟CLKFB之间的相位差并通过输出端LOCK2输出相应的信号：当输入参考时钟CLKREF相较于反馈时钟CLKFB提前的相位差超过第一延时预设值时，或者，当输入参考时钟CLKREF相较于反馈时钟CLKFB滞后的相位差超过第二延时预设值时，第二检测电路通过输出端LOCK2输出高电平，否则第二检测电路通过输出端LOCK2输出低电平。其中，第一延时预设值和第二延时预设值的取值相同或不同，两个延时预设值可以是固定值，也可以设定为可配置值。

本申请中的第二检测电路的实施电路请参考图5，第二检测电路包括第一延时单元6、第三D触发器7、第二延时单元8、第四D触发器9、第三反相器10和第一或非门11，第一延时单元6的输入端、第三D触发器7的CLK端以及第三D触发器7的CLR端分别作为第二检测电路的三个输入端，第二延时单元8的输入端连接第三D触发器7的CLK端，第四D触发器9的D端连接第一延时单元6的输入端，第四D触发器9的CLR端连接第三D触发器7的CLR端。第一延时单元6的延时值为第一延时预设值，第二延时单元8的延时值为第二延时预设值。其中，第一延时单元6的输入端连接鉴频鉴相器PFD的输入端并获取反馈时钟CLKFB、输出端连接第三D触发器7的D端，第三D触发器7的CLK端连接鉴频鉴相器PFD的输入端并获取输入参考时钟CLKREF，第三D触发器7的CLR端连接第一检测电路的输出端LOCK1，第三D触发器7的Q端连接第一或非门11的一个输入端。第二延时单元8的输入端连接鉴频鉴相器PFD的输入端并获取输入参考时钟CLKREF、输出端连接第四D触发器9的CLK端，第四D触发器9的D端连接鉴频鉴相器PFD的输入端并获取反馈时钟CLKFB，第四D触发器9的CLR端连接第一检测电路的输出端LOCK1，第四触发器9的Q端通过第三反相器10连接第一或非门11的另一个输入端。第一或非门11的输出端作为第二检测电路的输出端LOCK2。其中第一延时单元6和第二延时单元8都可以采用现有常规延时电路构建，本申请不再详细公开其电路结构。

以第一延时预设值和第二延时预设值相等均为△d为例，图5所示的第二检测电路的端口信号时序图如图6所示，其中信号CLKFB_D为第一延时单元6的输出信号，信号CLKREF_D为第二延时单元8的输出信号，信号C为第三D触发器7的Q端信号，信号D为第三反相器10的输出端信号，如图5中标识所示。

第三检测电路用于判定锁相环失锁与否。具体的，第三检测电路内部包括加减计数器，输入参考时钟CLKREF为加减计数器的计数时钟，第一检测电路的输出端LOCK1的输出信号为加减计数器的复位信号且低电平复位，第二检测电路的输出端LOCK2的输出信号为加减计数器的加减控制信号，且加减计数器在第二检测电路输出高电平时执行加法运算、反之执行减法运算。第三检测电路在检测到第一检测电路输出高电平、第二检测电路输出高电平且内部的加减计数器计数值达到第一计数预设值时通过输出端LOCK输出第一指示信号，指示锁相环电路处于锁定状态。当锁相环电路处于锁定状态时，第三检测电路在检测到第一检测电路输出低电平时即通过输出端LOCK输出第二指示信号，指示锁相环电路处于失锁状态。或者，当锁相环电路处于锁定状态时，第三检测电路在检测到第一检测电路输出高电平、第二检测电路输出低电平且内部的加减计数器计数值达到第二计数预设值时，也通过输出端LOCK输出第二指示信号，指示锁相环电路处于失锁状态。

本申请中的第三检测电路的实施电路请参考图7，第三检测电路除加减计数器之外还包括控制电路、比较器12和多路选择器13。

控制电路包括四个输入端和两个输出端，加减计数器包括四个输入端和一个输出端。控制电路的其中三个输入端与加减计数器的其中三个输入端分别依次对应相连并作为第三检测电路的三个输入端分别连接第一检测电路的输出端LOCK1、第二检测电路的输出端LOCK2以及鉴频鉴相器PFD的输入参考时钟CLKREF的输入端，控制电路的第一输出端HOLD与加减计数器剩余的一个输入端相连并为加减计数器提供计数保持控制信号。加减计数器的输出端连接比较器12的一个输入端。控制电路的第二输出端LOCK即作为第三检测电路的输出端LOCK。

多路选择器13至少包括2个信号选择端，多路选择器13的输入值至少包括第一计数预设值和第二计数预设值，多路选择器13的两个信号选择端分别连接第二检测电路的输出端LOCK2和控制电路的第二输出端LOCK，在本申请中，多路选择器采用四选一选择器，四选一选择器的第一输入端的输入值A1与加减计数器的复位值相同且小于第二计数预设值也即小于A2、第二输入端的输入值A2为第一计数预设值、第三输入端的输入值A3为第二计数预设值、第四输入端的输入值A4大于第一计数预设值A3。

多路选择器13的输出端连接比较器12的另一个输入端，比较器12的输出端连接控制电路的剩余一个输入端。比较器12对加减计数器的输出值与多路选择器13的输出值进行比较，当加减计数器的输出值与多路选择器13的输出值相同时，比较器12输出低电平，反之输出高电平。本申请中比较器12采用异或门实现。

第三检测电路中的控制电路的实施电路请参考图8，控制电路包括二选一选择器14、第五D触发器15、第一异或门16和第一或门17，二选一选择器14的一个输入端、第五D触发器15的CLK端、第五D触发器15的CLR端和第一或门17的一个输入端分别作为控制电路的四个输入端。其中，二选一选择器14的一个输入端连接第二检测电路的输出端LOCK2、信号选择端连接比较器12的输出端FINISH、输出端连接第五D触发器15的D端，第五D触发器15的CLK端连接鉴频鉴相器PFD的输入端并获取输入参考时钟CLKREF，第五D触发器15的CLR端连接第一检测电路的输出端LOCK1，第五D触发器15的Q端连接二选一选择器14的另一个输入端以及第一异或门16的一个输入端并同时作为控制电路的第二输出端LOCK。第一异或门16的另一个输入端连接第二检测电路的输出端LOCK2，第一异或门16的输出端连接第一或门17的一个输入端，第一或门17的另一个输入端连接比较器12的输出端FINISH，第一或门17的输出端作为控制电路的第一输出端HOLD。

以四选一选择器13的四个输入值分别为：A1为0，A2为1011，A3为0001，A4为1100为例，图7和8所示的第三检测电路的端口信号时序图如图9所示，其中信号E为四选一选择器13的输出端的信号，信号F为加减计数器的输出端的信号，如图7中标识所示。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (8)

1.一种具有锁定检测功能的锁相环电路，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和反馈分频模块，输入参考时钟输入至所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的两个脉冲控制信号输出端均连接所述电荷泵的两个输入端并分别输出UP信号和Down信号，所述电荷泵的输出端连接所述环路滤波器的输入端，所述环路滤波器的输出端连接所述压控振荡器的输入端，所述压控振荡器的输出端输出时钟信号并通过所述反馈分频模块输出反馈时钟至所述鉴频鉴相器的另一个输入端；

其特征在于，所述锁相环电路还包括锁定检测电路，所述锁定检测电路包括第一检测电路、第二检测电路和第三检测电路：

所述第一检测电路包括四个输入端和一个输出端，所述第一检测电路的四个输入端分别连接所述鉴频鉴相器的两个输入端以及两个输出端；所述第一检测电路根据获取到的所述输入参考时钟、反馈时钟、UP信号和Down信号检测所述输入参考时钟和反馈时钟之间的相位差，并在所述输入参考时钟相较于所述反馈时钟提前的相位差超过所述输入参考时钟的周期，或者在所述输入参考时钟相较于所述反馈时钟滞后的相位差超过所述反馈时钟的周期时，通过输出端输出脉冲宽度为所述输入参考时钟的周期的脉冲；

所述第二检测电路包括三个输入端和一个输出端，所述第二检测电路的三个输入端分别连接所述鉴频鉴相器的两个输入端以及所述第一检测电路的输出端；所述第二检测电路根据获取到的所述输入参考时钟、反馈时钟以及所述第一检测电路的输出信号检测所述输入参考时钟和反馈时钟之间的相位差，并在所述输入参考时钟相较于所述反馈时钟提前的相位差超过第一延时预设值时，或者在所述输入参考时钟相较于所述反馈时钟滞后的相位差超过第二延时预设值时，通过输出端输出高电平，否则通过输出端输出低电平；

所述第三检测电路包括三个输入端和一个输出端，所述第三检测电路的三个输入端分别连接所述第一检测电路的输出端、第二检测电路的输出端以及所述鉴频鉴相器的输入端并获取所述输入参考时钟，所述第三检测电路内部包括加减计数器，所述输入参考时钟为所述加减计数器的计数时钟，所述第一检测电路的输出信号为所述加减计数器的复位信号且低电平复位，所述第二检测电路的输出信号为所述加减计数器的加减控制信号，且所述加减计数器在所述第二检测电路输出高电平时执行加法运算、反之执行减法运算；所述第三检测电路在检测到所述第一检测电路输出高电平、第二检测电路输出高电平且内部的加减计数器计数值达到第一计数预设值时通过输出端输出第一指示信号用于指示所述锁相环电路处于锁定状态；当锁相环电路处于锁定状态时，所述第三检测电路在检测到所述第一检测电路输出低电平时，或者，在检测到所述第一检测电路输出高电平、第二检测电路输出低电平且内部的加减计数器计数值达到第二计数预设值时，通过输出端输出第二指示信号用于指示所述锁相环电路处于失锁状态。

2.根据权利要求1所述的锁相环电路，其特征在于，所述第一检测电路包括第一反相器、第二反相器、第一D触发器、第二D触发器以及第一与门，所述第一反相器的输入端、第二反相器的输入端、第一D触发器的CLK端以及第二D触发器的CLK端分别作为所述第一检测电路的四个输入端；

所述第一反相器的输入端连接所述鉴频鉴相器的一个输出端并获取UP信号，所述第一反相器的输出端连接所述第一D触发器的D端，所述第一D触发器的CLK端连接所述鉴频鉴相器的一个输入端并获取所述输入参考时钟，所述第一D触发器的Q端连接所述第一与门的一个输入端；

所述第二反相器的输入端连接所述鉴频鉴相器的另一个输出端并获取Down信号，所述第二反相器的输出端连接所述第二D触发器的D端，所述第二D触发器的CLK端连接所述鉴频鉴相器的另一个输入端并获取所述反馈时钟，所述第二D触发器的Q端连接所述第一与门的另一个输入端，所述第一与门的输出端作为所述第一检测电路的输出端。

3.根据权利要求1所述的锁相环电路，其特征在于，所述第二检测电路包括第一延时单元、第三D触发器、第二延时单元、第四D触发器、第三反相器和第一或非门，所述第一延时单元的输入端、第三D触发器的CLK端以及第三D触发器的CLR端分别作为所述第二检测电路的三个输入端，所述第二延时单元的输入端连接所述第三D触发器的CLK端，所述第四D触发器的D端连接所述第一延时单元的输入端，所述第四D触发器的CLR端连接所述第三D触发器的CLR端；所述第一延时单元的延时值为所述第一延时预设值，所述第二延时单元的延时值为所述第二延时预设值；

所述第一延时单元的输入端连接所述鉴频鉴相器的输入端并获取所述反馈时钟、输出端连接所述第三D触发器的D端，所述第三D触发器的CLK端连接所述鉴频鉴相器的输入端并获取所述输入参考时钟，所述第三D触发器的CLR端连接所述第一检测电路的输出端，所述第三D触发器的Q端连接所述第一或非门的一个输入端；

所述第二延时单元的输入端连接所述鉴频鉴相器的输入端并获取所述输入参考时钟、输出端连接所述第四D触发器的CLK端，所述第四D触发器的D端连接所述鉴频鉴相器的输入端并获取所述反馈时钟，所述第四D触发器的CLR端连接所述第一检测电路的输出端，所述第四触发器的Q端通过所述第三反相器连接所述第一或非门的另一个输入端；所述第一或非门的输出端作为所述第二检测电路的输出端。

4.根据权利要求1所述的锁相环电路，其特征在于，所述第一延时预设值和所述第二延时预设值相同或不同。

5.根据权利要求1-4任一所述的锁相环电路，其特征在于，所述第三检测电路除所述加减计数器之外还包括控制电路、比较器和多路选择器；

所述控制电路包括四个输入端和两个输出端，所述加减计数器包括四个输入端和一个输出端，所述控制电路的其中三个输入端与所述加减计数器的其中三个输入端分别依次对应相连并作为所述第三检测电路的三个输入端，所述控制电路的第一输出端与所述加减计数器剩余的一个输入端相连并为所述加减计数器提供计数保持控制信号，所述加减计数器的输出端连接所述比较器的一个输入端；所述控制电路的第二输出端作为所述第三检测电路的输出端；

所述多路选择器的输入值至少包括所述第一计数预设值和所述第二计数预设值，所述多路选择器的两个信号选择端分别连接所述第二检测电路的输出端和所述控制电路的第二输出端，所述多路选择器的输出端连接所述比较器的另一个输入端，所述比较器的输出端连接所述控制电路的剩余一个输入端。

6.根据权利要求5所述的锁相环电路，所述控制电路包括二选一选择器、第五D触发器、第一异或门和第一或门，所述二选一选择器的一个输入端、所述第五D触发器的CLK端、所述第五D触发器的CLR端和所述第一或门的一个输入端分别作为所述控制电路的四个输入端；

所述二选一选择器的一个输入端连接所述第二检测电路的输出端、信号选择端连接所述比较器的输出端、输出端连接所述第五D触发器的D端，所述第五D触发器的CLK端连接所述鉴频鉴相器的输入端并获取所述输入参考时钟，所述第五D触发器的CLR端连接所述第一检测电路的输出端，所述第五D触发器的Q端连接所述二选一选择器的另一个输入端以及所述第一异或门的一个输入端并作为所述控制电路的第二输出端，所述第一异或门的另一个输入端连接所述第二检测电路的输出端，所述第一异或门的输出端连接所述第一或门的一个输入端，所述第一或门的另一个输入端连接所述比较器的输出端，所述第一或门的输出端作为所述控制电路的第一输出端。

7.根据权利要求5所述的锁相环电路，其特征在于，所述多路选择器采用四选一选择器，所述四选一选择器的第一输入端的输入值与所述加减计数器的复位值相同且小于所述第二计数预设值、第二输入端的输入值为所述第一计数预设值、第三输入端的输入值为所述第二计数预设值、第四输入端的输入值大于所述第一计数预设值。

8.根据权利要求5所述的锁相环电路，其特征在于，所述比较器在所述加减计数器的输出值与所述多路选择器的输出值相同时输出低电平，反之输出高电平。

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