CN112311388B - 检测电路、锁相环系统、集成电路芯片及电子设备 - Google Patents

检测电路、锁相环系统、集成电路芯片及电子设备 Download PDF

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CN112311388B CN202011233508.8A CN202011233508A CN112311388B CN 112311388 B CN112311388 B CN 112311388B CN 202011233508 A CN202011233508 A CN 202011233508A CN 112311388 B CN112311388 B CN 112311388B
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Abstract

本申请涉及一种检测电路、锁相环系统、集成电路芯片及电子设备。本申请实施例提供的检测电路包括参考时钟采样模块、反馈时钟采样模块和结果输出模块。参考时钟采样模块用于以参考时钟作为工作频率，对鉴频鉴相器输出的第一鉴别信号进行采样，获得第一上升沿采样结果和第一下降沿采样结果。反馈时钟采样模块用于以反馈时钟作为工作频率，对鉴频鉴相器输出的第二鉴别信号进行采样，获得第二上升沿采样结果和第二下降沿采样结果。结果输出模块用于根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得状态检测结果。本申请实施例提供的检测电路能够获取实时的状态检测结果，其能够保证状态检测结果的准确性。

Description

检测电路、锁相环系统、集成电路芯片及电子设备
技术领域
本申请涉及计算机集成电路设计与制造技术领域，具体而言，涉及一种检测电路、锁相环系统、集成电路芯片及电子设备。
背景技术
锁相环系统是一种负反馈控制系统，其主要功能为：利用频率相位差产生的电压，去调谐压控振荡器以保证锁相环系统产生的反馈时钟与参考时钟具有相同频率及相位，使得锁相环系统的输出频率最终稳定在目标频率。基于此，在锁相环系统中，通常需要搭建检测电路，以检测锁相环系统产生的输出时钟是否稳定在目标频率。
现有技术中，检测电路通常包括计数器，计数器分别对参考时钟、振荡器或反馈时钟进行计数，获得目标计数周期内参考时钟的第一计数结果和目标计数周期内振荡器或反馈时钟的第二计数结果，若第一计数结果和第二计数结果位于预设差值范围内，则判定锁相环系统处于锁定状态，也即，判定锁相环系统产生的输出时钟是否稳定在目标频率，若第一计数结果和第二计数结果超出预设差值范围，则认为锁相环系统处于不稳定或失锁状态，也即，判定锁相环系统产生的输出时钟不稳定。显然，该种方式由于受到目标计数周期和差值范围等取值设定的影响，不仅无法实现实时检测，还无法准确的判断锁相环系统是否处于锁定状态。
发明内容
本申请的目的在于，提供一种检测电路、锁相环系统、集成电路芯片及电子设备，以解决上述问题。
第一方面，本申请实施例提供的检测电路，包括参考时钟采样模块、反馈时钟采样模块和结果输出模块；
参考时钟采样模块用于以参考时钟作为工作频率，对鉴频鉴相器在输入参考时钟之后，输出的第一鉴别信号进行采样，获得第一上升沿采样结果和第一下降沿采样结果；
反馈时钟采样模块用于以反馈时钟作为工作频率，对鉴频鉴相器在输入反馈时钟之后，输出的第二鉴别信号进行采样，获得第二上升沿采样结果和第二下降沿采样结果；
结果输出模块用于根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得状态检测结果，状态检测结果用于表征包括鉴频鉴相器的锁相环系统是否处于锁定状态。
结合第一方面，本申请实施例还提供了第一方面的第一种可选的实施方式，参考时钟采样模块包括第一触发器和第二触发器；
第一触发器的时钟控制端口通过第一延时模块接入参考时钟，第一触发器的输入端口接入第一鉴别信号，第一触发器的输出端口用于输出第一上升沿采样结果，或用于输出第一下降沿采样结果；
第二触发器的时钟控制端口通过第一延时模块接入参考时钟，第二触发器的输入端口接入第一鉴别信号，第二触发器的输出端口用于在第一触发器的输出端口输出第一下降沿采样结果时，输出第一上升沿采样结果，以及用于在第一触发器的输出端口输出第一上升沿采样结果时，输出第一下降沿采样结果。
结合第一方面的第一种可选的实施方式，本申请实施例还提供了第一方面的第二种可选的实施方式，反馈时钟采样模块包括第三触发器和第四触发器；
第三触发器的时钟控制端口通过第二延时模块接入反馈时钟，第三触发器的输入端口接入第二鉴别信号，第三触发器的输出端口用于输出第二上升沿采样结果，或用于输出第二下降沿采样结果；
第四触发器的时钟控制端口通过第二延时模块接入反馈时钟，第四触发器的输入端口接入第二鉴别信号，第四触发器的输出端口用于在第三触发器的输出端口输出第二下降沿采样结果时，输出第二上升沿采样结果，以及用于在第三触发器的输出端口输出第二上升沿采样结果时，输出第二下降沿采样结果。
结合第一方面的第二种可选的实施方式，本申请实施例还提供了第一方面的第三种可选的实施方式，第一延时模块包括至少一对第一反相器对，每对第一反相器对包括第一反相器和第二反相器，第一反相器的输出端与第二反相器的输入端连接；
第二延时模块包括至少一对第二反相器对，每对第二反相器对包括第三反相器和第四反相器，第三反相器的输出端与第四反相器的输入端连接。
结合第一方面的第二种可选的实施方式，本申请实施例还提供了第一方面的第四种可选的实施方式，鉴频鉴相器包括第五触发器、第六触发器、与非门和第三延时模块；
第五触发器的时钟控制端口接入参考时钟，第五触发器的输入端口接入内部电源，第五触发器的输出端口与与非门的第一输入端连接，第五触发器的反相输出端口用于输出第一鉴别信号；
第六触发器的时钟控制端口接入反馈时钟，第六触发器的输入端口接入内部电源，第六触发器的输出端口与与非门的第二输入端连接，第六触发器的反相输出端口用于输出第二鉴别信号；
与非门的输出端通过第三延时模块分别与第五触发器的复位控制端口和第六触发器的复位控制端口连接；
若第五触发器和第六触发器为上升沿触发的触发器，则第一触发器和第三触发器为下降沿触发的触发器，第二触发器和第四触发器为上升沿触发的触发器，第一触发器的输出端口用于输出第一下降沿采样结果，第二触发器的输出端口用于输出第一上升沿采样结果，第三触发器的输出端口用于输出第二下降沿采样结果，第四触发器的输出端口用于输出第二上升沿采样结果；
若第五触发器和第六触发器为下降沿触发的触发器，则第一触发器和第三触发器为上升沿触发的触发器，第二触发器和第四触发器为下降沿触发的触发器，第一触发器的输出端口用于输出第一上升沿采样结果，第二触发器的输出端口用于输出第一下降沿采样结果，第三触发器的输出端口用于输出第二上升沿采样结果，第四触发器的输出端口用于输出第二下降沿采样结果。
结合第一方面的第二种可选的实施方式，本申请实施例还提供了第一方面的第五种可选的实施方式，鉴频鉴相器包括第五触发器、第五反相器、第六触发器、第六反相器、与非门和第三延时模块；
第五触发器的时钟控制端口接入参考时钟，第五触发器的输入端口接入内部电源，第五触发器的输出端口与与非门的第一输入端连接，第五触发器的输出端口与第五反相器的输入端连接，以使第五反相器的输出端输出第一鉴别信号；
第六触发器的时钟控制端口接入反馈时钟，第六触发器的输入端口接入内部电源，第六触发器的输出端口与与非门的第二输入端连接，第六触发器的输出端口与第六反相器的输入端连接，以使第六反相器的输出端输出第二鉴别信号；
与非门的输出端通过第三延时模块分别与第五触发器的复位控制端口和第六触发器的复位控制端口连接；
若第五触发器和第六触发器为上升沿触发的触发器，则第一触发器和第三触发器为下降沿触发的触发器，第二触发器和第四触发器为上升沿触发的触发器，第一触发器的输出端口用于输出第一下降沿采样结果，第二触发器的输出端口用于输出第一上升沿采样结果，第三触发器的输出端口用于输出第二下降沿采样结果，第四触发器的输出端口用于输出第二上升沿采样结果；
若第五触发器和第六触发器为下降沿触发的触发器，则第一触发器和第三触发器为上升沿触发的触发器，第二触发器和第四触发器为下降沿触发的触发器，第一触发器的输出端口用于输出第一上升沿采样结果，第二触发器的输出端口用于输出第一下降沿采样结果，第三触发器的输出端口用于输出第二上升沿采样结果，第四触发器的输出端口用于输出第二下降沿采样结果。
结合第一方面的第二种可选的实施方式，本申请实施例还提供了第一方面的第六种可选的实施方式，结果输出模块包括第一数据选择器、第二数据选择器、第一与门、第二与门和计数器；
第一数据选择器的第一数据输入端口与第一触发器的输出端口连接，第一数据选择器的第二数据输入端口与第二触发器的输出端口连接，第一数据选择器的数据输出端口与第一与门的第一输入端连接；
第二数据选择器的第一数据输入端口与第三触发器的输出端口连接，第二数据选择器的第二数据输入端口与第四触发器的输出端口连接，第二数据选择器的数据输出端口与第一与门的第二输入端连接；
第二与门的第一输入端与第一与门的输出端连接，第二与门的第二输入端接入重置信号；
计数器的复位控制端口与第二与门的输出端连接，计数器的时钟控制端口接入参考时钟，计数器的输出端口用于输出状态检测结果，且分别与第一数据选择器的选择控制端和第二数据选择器的选择控制端连接。
第二方面，本申请实施例还提供了一种锁相环系统，包括第一方面，或第一方面的任意一种可选的实施方式所提供的检测电路。
第三方面，本申请实施例还提供了一种集成电路芯片，包括第二方面所提供的锁相环系统。
第四方面，本申请实施例还提供了一种电子设备，包括第三方面所提供的集成电路芯片。
本申请实施例提供的检测电路包括参考时钟采样模块、反馈时钟采样模块和结果输出模块。其中，参考时钟采样模块用于以参考时钟作为工作频率，对鉴频鉴相器输出的第一鉴别信号进行采样，获得第一上升沿采样结果和第一下降沿采样结果，反馈时钟采样模块用于以反馈时钟作为工作频率，对鉴频鉴相器输出的第二鉴别信号进行采样，获得第二上升沿采样结果和第二下降沿采样结果，结果输出模块用于根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得状态检测结果，状态检测结果用于表征包括鉴频鉴相器的锁相环系统是否处于锁定状态。显然，在本申请实施例提供的检测电路的工作过程中，第一鉴别信号和第二鉴别信号是实时获取的，因此，参考时钟采样模块以参考时钟作为工作频率，对鉴频鉴相器输出的第一鉴别信号进行采样，获得第一上升沿采样结果和第一下降沿采样结果，反馈时钟采样模块以反馈时钟作为工作频率，对鉴频鉴相器输出的第二鉴别信号进行采样，获得第二上升沿采样结果和第二下降沿采样结果也都是实时的，最终，结果输出模块能够根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得实时的状态检测结果，此外，相对于现有技术所提供的检测电路，本申请实施例提供的检测电路由于未受目标计数周期和差值范围等取值设定的影响，因此，还能够保证状态检测结果的准确性。
进一步地，本申请实施例提供的锁相环系统、集成电路芯片及电子设备，与本申请实施例提供的检测电路具有相同的有益效果，本申请实施例对此不作赘述。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种检测电路的电路结构示意图。
图2为本申请实施例提供的检测电路的另一种电路结构示意图。
图3为本申请实施例提供的检测电路的另一种电路结构示意图。
图4为本申请实施例提供的检测电路的另一种电路结构示意图。
图5为本申请实施例提供的检测电路的另一种电路结构示意图。
图6为图3所示检测电路的工作时序图。
图7为图3所示检测电路的另一种工作时序图。
图8为图3所示检测电路的另一种工作时序图。
图9为图3所示检测电路的另一种工作时序图。
图10为本申请实施例提供的一种锁相环系统的电路结构示意图。
图11为本申请实施例提供的一种锁相环系统的输出频率变化示意图。
附图标号：10-锁相环系统；100-检测电路；110-参考时钟采样模块；120-反馈时钟采样模块；130-结果输出模块；200-鉴频鉴相器；300-电荷泵；400-低通滤波器；500-压控振荡器；600-反馈分频器。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对现有技术和本申请实施例中的技术方案进行描述。此外，应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
第一实施例：
请参阅图1，为本申请实施例提供的一种检测电路100的电路结构示意图，本申请实施例提供的检测电路100包括参考时钟采样模块110、反馈时钟采样模块120和结果输出模块130。
本申请实施例中，参考时钟采样模块110用于以参考时钟Ref_clk作为工作频率，对鉴频鉴相器200在输入参考时钟Ref_clk之后，输出的第一鉴别信号UPN进行采样，获得第一上升沿采样结果和第一下降沿采样结果，反馈时钟采样模块120用于以反馈时钟Feedback_clk作为工作频率，对鉴频鉴相器200在输入反馈时钟Feedback_clk之后，输出的第二鉴别信号DNN进行采样，获得第二上升沿采样结果和第二下降沿采样结果，结果输出模块130用于根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得状态检测结果，状态检测结果用于表征包括鉴频鉴相器200的锁相环系统是否处于锁定状态。可以理解的是，本申请实施例中，在锁相环系统开启之后，若反馈时钟Feedback_clk与参考时钟Ref_clk的频率一致、相位差在半个时钟周期以内，且持续时间大于预设稳定时间，则认为锁相环系统进入锁定状态，否则，认为锁相环系统处于未锁定状态，当锁相环系统进入锁定状态之后，只有当反馈时钟Feedback_clk与参考时钟Ref_clk的相位差大于一个时钟周期，才可以认为锁相环系统进入失锁状态。
在本申请实施例提供的检测电路100的工作过程中，第一鉴别信号UPN和第二鉴别信号DNN是实时获取的，因此，参考时钟采样模块110以参考时钟Ref_clk作为工作频率，对鉴频鉴相器200输出的第一鉴别信号UPN进行采样，获得第一上升沿采样结果和第一下降沿采样结果，反馈时钟采样模块120以反馈时钟Feedback_clk作为工作频率，对鉴频鉴相器200输出的第二鉴别信号DNN进行采样，获得第二上升沿采样结果和第二下降沿采样结果也都是实时的，最终，结果输出模块130能够根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得实时的状态检测结果，此外，相对于现有技术所提供的检测电路100，本申请实施例提供的检测电路100由于未受目标计数周期和差值范围等取值设定的影响，因此，能够保证状态检测结果的准确性。
请结合图2、图3、图4和图5，进一步地，本申请实施例中，参考时钟采样模块110包括第一触发器DF1和第二触发器DF2，且第一触发器DF1和第二触发器DF2可以是D触发器。
第一触发器DF1的时钟控制端口通过第一延时模块Delay1接入参考时钟Ref_clk，第一触发器DF1的输入端口接入第一鉴别信号UPN，第一触发器DF1的输出端口用于输出第一上升沿采样结果(如图2和图4所示)，或用于输出第一下降沿采样结果(如图3和图5所示)。第二触发器DF2的时钟控制端口通过第一延时模块Delay1接入参考时钟Ref_clk，第二触发器DF2的输入端口接入第一鉴别信号UPN，第二触发器DF2的输出端口用于在第一触发器DF1的输出端口输出第一下降沿采样结果时，输出第一上升沿采样结果，以及用于在第一触发器DF1的输出端口输出第一上升沿采样结果时，输出第一下降沿采样结果。可以理解的是，本申请实施例中，若第一触发器DF1的输出端口用于输出第一上升沿采样结果，则第一触发器DF1为上升沿触发的触发器，若第一触发器DF1的输出端口用于输出第一下降沿采样结果，则第一触发器DF1为下降沿触发的触发器，若第二触发器DF2的输出端口用于输出第一上升沿采样结果，则第二触发器DF2为上升沿触发的触发器，若第二触发器DF2的输出端口用于输出第一下降沿采样结果，则第二触发器DF2为下降沿触发的触发器。
本申请实施例中，第一延时模块Delay1可以包括至少一对第一反相器对，每对第一反相器对包括第一反相器和第二反相器，且每对第一反相器对中，第一反相器的输出端与第二反相器的输入端连接，相邻的两对第一反相器对中，第二反相器的输出端与第一反相器的输出端连接。此外，可以理解的是，本申请实施例中，对于接入参考时钟Ref_clk的反相器对，其第一反相器的输入端与参考时钟Ref_clk连接，而对于与第一触发器DF1连接的反相器对，其通过第二反相器的输出端与第一触发器DF1连接，同样，对于与第二触发器DF2连接的反相器对，其通过第二反相器的输出端与第二触发器DF2连接。此外，需要说明的是，本申请实施例中，第一延时模块Delay1的延时时长具体可以根据鉴频鉴相器200在输入参考时钟Ref_clk之后，输出的第一鉴别信号UPN的延时时长设定。
对应的，本申请实施例中，反馈时钟采样模块120包括第三触发器DF3和第四触发器DF4，且第三触发器DF3和第四触发器DF4可以是D触发器。
第三触发器DF3的时钟控制端口通过第二延时模块Delay2接入反馈时钟Feedback_clk，第三触发器DF3的输入端口接入第二鉴别信号DNN，第三触发器DF3的输出端口用于输出第二上升沿采样结果，或用于输出第二下降沿采样结果。第四触发器DF4的时钟控制端口通过第二延时模块Delay2接入反馈时钟Feedback_clk，第四触发器DF4的输入端口接入第二鉴别信号DNN，第四触发器DF4的输出端口用于在第三触发器DF3的输出端口输出第二下降沿采样结果时，输出第二上升沿采样结果，以及用于在第三触发器DF3的输出端口输出第二上升沿采样结果时，输出第二下降沿采样结果。可以理解的是，本申请实施例中，若第三触发器DF3的输出端口用于输出第二上升沿采样结果，则第三触发器DF3为上升沿触发的触发器，若第三触发器DF3的输出端口用于输出第二下降沿采样结果，则第三触发器DF3为下降沿触发的触发器，若第四触发器DF4的输出端口用于输出第二上升沿采样结果，则第二触发器DF2为上升沿触发的触发器，若第四触发器DF4的输出端口用于输出第二下降沿采样结果，则第四触发器DF4为下降沿触发的触发器。
本申请实施例中，第二延时模块Delay2包括至少一对第二反相器对，每对第二反相器对包括第三反相器和第四反相器，每对第二反相器对中，第三反相器的输出端与第四反相器的输入端连接，相邻的两对第二反相器对中，第四反相器的输出端与第三反相器的输出端连接。可以理解的是，本申请实施例中，对于接入反馈时钟Feedback_clk的反相器对，其第三反相器的输入端与反馈时钟Feedback_clk连接，而对于与第三触发器DF3连接的反相器对，其通过第四反相器的输出端与第三触发器DF3连接，同样，对于与第四触发器DF4连接的反相器对，其通过第四反相器的输出端与第四触发器DF4连接。此外，需要说明的是，本申请实施例中，第二延时模块Delay2的延时时长具体可以根据鉴频鉴相器200在输入反馈时钟Feedback_clk之后，输出的第二鉴别信号DNN的延时时长设定。
请结合图2和图3，对于鉴频鉴相器200，本申请实施例中，作为第一种可选的实施方式，其可以包括第五触发器DF5、第六触发器DF6、与非门NAND和第三延时模块Delay3，其中，第五触发器DF5和第六触发器DF6可以是D触发器。
第五触发器DF5的时钟控制端口接入参考时钟Ref_clk，第五触发器DF5的输入端口接入内部电源，第五触发器DF5的输出端口与与非门NAND的第一输入端连接，第五触发器DF5的反相输出端口用于输出第一鉴别信号UPN。第六触发器DF6的时钟控制端口接入反馈时钟Feedback_clk，第六触发器DF6的输入端口接入内部电源，第六触发器DF6的输出端口与与非门NAND的第二输入端连接，第六触发器DF6的反相输出端口用于输出第二鉴别信号DNN。与非门NAND的输出端通过第三延时模块Delay3分别与第五触发器DF5的复位控制端口和第六触发器DF6的复位控制端口连接。
图2和图3所示的鉴频鉴相器200中，第三延时模块Delay3可以包括至少一对第三反相器对，每对第三反相器对包括第七反相器和第八反相器，且每对第三反相器对中，第七反相器的输出端与第八反相器的输入端连接，相邻的两对第三反相器对中，第八反相器的输出端与第七反相器的输出端连接。此外，可以理解的是，本申请实施例中，对于与非门NAND连接的反相器对，其第五反相器D5的输入端与与非门NAND的输出端连接，而对于与第五触发器DF5的复位控制端口和第六触发器DF6的复位控制端口连接的反相器对，其通过第六反相器D6的输出端与第五触发器DF5的复位控制端口和第六触发器DF6的复位控制端口连接。
基于以上鉴频鉴相器200的电路结构，本申请实施例中，若第五触发器DF5和第六触发器DF6为上升沿触发的触发器，则第一触发器DF1和第三触发器DF3为下降沿触发的触发器，第二触发器DF2和第四触发器DF4为上升沿触发的触发器，第一触发器DF1的输出端口用于输出第一下降沿采样结果，第二触发器DF2的输出端口用于输出第一上升沿采样结果，第三触发器DF3的输出端口用于输出第二下降沿采样结果，第四触发器DF4的输出端口用于输出第二上升沿采样结果，若第五触发器DF5和第六触发器DF6为下降沿触发的触发器，则第一触发器DF1和第三触发器DF3为上升沿触发的触发器，第二触发器DF2和第四触发器DF4为下降沿触发的触发器，第一触发器DF1的输出端口用于输出第一上升沿采样结果，第二触发器DF2的输出端口用于输出第一下降沿采样结果，第三触发器DF3的输出端口用于输出第二上升沿采样结果，第四触发器DF4的输出端口用于输出第二下降沿采样结果。
请结合图4和图5，对于鉴频鉴相器200，本申请实施例中，作为第一种可选的实施方式，其也可以包括第五触发器DF5、第五反相器D5、第六触发器DF6、第六反相器D6、与非门NAND和第三延时模块Delay3，其中，第五触发器DF5和第六触发器DF6可以是D触发器。
第五触发器DF5的时钟控制端口接入参考时钟Ref_clk，第五触发器DF5的输入端口接入内部电源，第五触发器DF5的输出端口与与非门NAND的第一输入端连接，第五触发器DF5的输出端口与第五反相器D5的输入端连接，以使第五反相器D5的输出端输出第一鉴别信号UPN。第六触发器DF6的时钟控制端口接入反馈时钟Feedback_clk，第六触发器DF6的输入端口接入内部电源，第六触发器DF6的输出端口与与非门NAND的第二输入端连接，第六触发器DF6的输出端口与第六反相器D6的输入端连接，以使第六反相器D6的输出端输出第二鉴别信号DNN。与非门NAND的输出端通过第三延时模块Delay3分别与第五触发器DF5的复位控制端口和第六触发器DF6的复位控制端口连接。
图4和图5所示的鉴频鉴相器200中，第三延时模块Delay3可以包括至少一对第三反相器对，每对第三反相器对包括第七反相器和第八反相器，且每对第三反相器对中，第七反相器的输出端与第八反相器的输入端连接，相邻的两对第三反相器对中，第八反相器的输出端与第七反相器的输出端连接。此外，可以理解的是，本申请实施例中，对于与非门NAND连接的反相器对，其第七反相器的输入端与与非门NAND的输出端连接，而对于与第五触发器DF5的复位控制端口和第六触发器DF6的复位控制端口连接的反相器对，其通过第八反相器的输出端与第五触发器DF5的复位控制端口和第六触发器DF6的复位控制端口连接。
基于以上鉴频鉴相器200的电路结构，本申请实施例中，若第五触发器DF5和第六触发器DF6为上升沿触发的触发器，则第一触发器DF1和第三触发器DF3为下降沿触发的触发器，第二触发器DF2和第四触发器DF4为上升沿触发的触发器，第一触发器DF1的输出端口用于输出第一下降沿采样结果，第二触发器DF2的输出端口用于输出第一上升沿采样结果，第三触发器DF3的输出端口用于输出第二下降沿采样结果，第四触发器DF4的输出端口用于输出第二上升沿采样结果，若第五触发器DF5和第六触发器DF6为下降沿触发的触发器，则第一触发器DF1和第三触发器DF3为上升沿触发的触发器，第二触发器DF2和第四触发器DF4为下降沿触发的触发器，第一触发器DF1的输出端口用于输出第一上升沿采样结果，第二触发器DF2的输出端口用于输出第一下降沿采样结果，第三触发器DF3的输出端口用于输出第二上升沿采样结果，第四触发器DF4的输出端口用于输出第二下降沿采样结果。
进一步地，本申请实施例中，结果输出模块130包括第一数据选择器MUX1、第二数据选择器MUX2、第一与门AND1、第二与门AND2和计数器Counter，其中，第一数据选择器MUX1和第二数据选择器MUX2可以是二选一数据选择器。
第一数据选择器MUX1的第一数据输入端口与第一触发器DF1的输出端口连接，第一数据选择器MUX1的第二数据输入端口与第二触发器DF2的输出端口连接，第一数据选择器MUX1的数据输出端口与第一与门AND1的第一输入端连接。第二数据选择器MUX2的第一数据输入端口与第三触发器DF3的输出端口连接，第二数据选择器MUX2的第二数据输入端口与第四触发器DF4的输出端口连接，第二数据选择器MUX2的数据输出端口与第一与门AND1的第二输入端连接。第二与门AND2的第一输入端与第一与门AND1的输出端连接，第二与门AND2的第二输入端接入重置信号。计数器Counter的复位控制端口与第二与门AND2的输出端连接，计数器Counter的时钟控制端口接入参考时钟Ref_clk，计数器Counter的输出端口用于输出状态检测结果，且分别与第一数据选择器MUX1的选择控制端和第二数据选择器MUX2的选择控制端连接。
以下，将结合图3所示的检测电路100为例，结合图6、图7、图8和图9所示的工作时序图，对本申请实施例提供的检测电路100的工作过程进行描述。其中，图6为锁相环系统处于锁定状态时，检测电路100的工作时序图，图7为锁相环系统处于失锁状态时，检测电路100的工作时序图，图8为锁相环系统由锁定状态进入失锁状态时，检测电路100的工作时序图，图9为锁相环系统由失锁状态进入锁定状态时，检测电路100的工作时序图。
检测电路100开始启动时，重置信号Reset＝0，且通过第二与门AND2的第二输入端输入，使得状态检测结果Lock_out＝0，表示锁相环系统处于失锁状态，然后，锁相环系统启动工作。
锁相环系统启动工作之后，参考时钟Ref_clk输入第五触发器DF5的时钟控制端口，且在参考时钟Ref_clk的上升沿到来时，第五触发器DF5将锁存当前时刻通过第五触发器DF5的输入端口输入的第一信号值(由于第五触发器DF5的输入端口接入内部电源，因此，第一信号值为高电平信号)，并将第一信号值瞬间输出给第五触发器DF5的输出端口，作为第一鉴别信号UPN，同时，将与第一信号值相反的第二信号值输出给第五触发器DF5的反相输出端口，与此同时，反馈时钟Feedback_clk输入第六触发器DF6的时钟控制端口，且在反馈时钟Feedback_clk的上升沿到来时，第六触发器DF6将锁存当前时刻通过反馈触发器的输入端口输入的第三信号值(由于第六触发器DF6的输入端口接入内部电源，因此，第三信号值为高电平信号)，并将第三信号值瞬间输出给第六触发器DF6的输出端口，作为第二鉴别信号DNN，同时，将与第三信号值相反的第四信号值输出给第六触发器DF6的反相输出端口，此后，第二信号值和第四信号值通过与非门NAND之后，经第三延时模型，在经过第三延时模块Delay3设定的目标延时时长之后，控制第五触发器DF5，使得第五触发器DF5的输出端口输出相应的高低电平信号，同时，控制第六触发器DF6，使得第六触发器DF6的输出端口也输出相应的高低电平信号。此后，等待参考时钟Ref_clk和反馈时钟Feedback_clk的下一次上升沿到来。
为方面描述，本申请实施例中，约定参考时钟Ref_clk通过第一延时模块Delay1延时之后，获得延时参考时钟Ref_clk_delay，而反馈时钟Feedback_clk通过第二延时模块Delay2延时之后，获得延时反馈时钟Feedback_clk_delay。
在第五触发器DF5的输出端口将第一鉴别信号UPN输出到第一触发器DF1的输入端口，延时参考时钟Ref_clk_delay在输入第一触发器DF1的时钟控制端口，且延时参考时钟Ref_clk_delay的下降沿到来时，第一触发器DF1将锁存当前时刻通过第一触发器DF1的输入端口输入的第一鉴别信号UPN，并将此时的第一鉴别信号UPN瞬间输出给第一触发器DF1的输出端口，以使第一触发器DF1的输出端口将此时的第一鉴别信号UPN1输出给第一数据选择器MUX1的第一数据输入端口，基于同样的工作原理，第五触发器DF5的输出端口也将第一鉴别信号UPN同步输出到第二触发器DF2的输入端口，延时参考时钟Ref_clk_delay在输入第二触发器DF2的时钟控制端口，且延时参考时钟Ref_clk_delay的上升沿到来时，第二触发器DF2将锁存当前时刻通过第二触发器DF2的输入端口输入的第一鉴别信号UPN，并将此时的第一鉴别信号UPN瞬间输出给第二触发器DF2的输出端口，以使第二触发器DF2的输出端口将此时的第一鉴别信号UPN2输出给第一数据选择器MUX1的第二数据输入端口。
在第六触发器DF6的输出端口将第二鉴别信号DNN输出到第三触发器DF3的输入端口，延时反馈时钟Feedback_clk_delay在输入第三触发器DF3的时钟控制端口，且延时参考时钟Ref_clk_delay的下降沿到来时，第三触发器DF3将锁存当前时刻通过第三触发器DF3的输入端口输入的第二鉴别信号DNN，并将此时的第二鉴别信号DNN瞬间输出给第三触发器DF3的输出端口，以使第三触发器DF3的输出端口将此时的第二鉴别信号DNN1输出给第二数据选择器MUX2的第一数据输入端口，基于同样的工作原理，第六触发器DF6的输出端口也将第二鉴别信号DNN同步输出到第四触发器DF4的输入端口，延时反馈时钟Feedback_clk_delay在输入第四触发器DF4的时钟控制端口，且延时反馈时钟Feedback_clk_delay的上升沿到来时，第四触发器DF4将锁存当前时刻通过第四触发器DF4的输入端口输入的第二鉴别信号DNN，并将此时的第二鉴别信号DNN瞬间输出给第四触发器DF4的输出端口，以使第四触发器DF4的输出端口将此时的第二鉴别信号DNN2输出给第二数据选择器MUX2的第二数据输入端口。
检测电路100启动之后，在预设的系统重置时段内，重置信号Reset＝0，因此，第一数据选择器MUX1选取通过第一数据输入端口输入的第一鉴别信号UPN1，同时，第二数据选择器MUX2选取通过第一数据输入端口输入的第二鉴别信号DNN1，在通过第一与门AND1之后，获得第一中间状态结果Lock1，第一中间状态结果Lock1结合重置信号之后，获得第二中间状态结果，并输入计数器Counter的复位端口中，计数器Counter在参考时钟Ref_clk的上升沿到来，且第二中间状态结果Lock2为高电平信号时，开始计数。可以理解的是，本申请实施例中，由于检测电路100启动之后，在预设的系统重置时段内，重置信号Reset＝0，因此，在预设的系统重置时段内，无论第一中间状态结果Lock1为“1”，还是为“0”，第二中间状态结果的始终为“0”，则控制计数器Counter的输出端口输出状态检测结果Lock_out“0”，用于表征锁相环系统处于失锁状态，但是，需要说明的是，本申请实施例中，系统重置时段之后，重置信号Reset＝1，此时，若第一中间状态结果Lock1为“1”，则第二中间状态结果也为“1”，计数器Counter开始计数，若连续获取的第二中间状态结果Lock2为“1”的个数大于预设计数阈值，则控制计数器Counter的输出端口输出状态检测结果Lock_out“1”，用于表征锁相环系统处于锁定状态。还需要说明的是，本申请实施例中，预设计数阈值可以根据实际锁相环系统的实际检测精度需求设定，本申请实施例对此不作具体限制，此外，本申请实施例提及的预设计数阈值与第二中间状态结果Lock2的频率和上述预设稳定时间相关。
控制计数器Counter的输出端口输出状态检测结果Lock_out“1”之后，第一数据选择器MUX1选取通过第二数据输入端口输入的第一鉴别信号UPN2，同时，第二数据选择器MUX2选取通过第二数据输入端口输入的第二鉴别信号DNN2，在通过第一与门AND1之后，重新获得第一中间状态结果Lock1，第一中间状态结果Lock1结合重置信号之后，重新获得第二中间状态结果，并输入计数器Counter中，计数器Counter在参考时钟Ref_clk的上升沿到来时，获取新的第二中间状态结果Lock2，并记录，并以此循环。
第二实施例:
图10为本申请实施例提供的一种锁相环系统10的电路结构示意图，本申请实施例提供的锁相环系统10包括第一实施例所提供的检测电路100，当然，除包括第一实施例所提供的检测电路100以外，本申请实施例提供的锁相环系统10还可以包括鉴频鉴相器200、电荷泵300、低通滤波器400、压控振荡器500和反馈分频器600。
锁相环系统10的工作原理为：鉴频鉴相器200根据参考时钟和反馈时钟的频率和相位差产生信号UP和信号DN信号，通过信号UP和信号DN控制电荷泵300，若反馈时钟的频率高于参考时钟的频率，则电荷泵300将释放低通滤波器400上携带的电荷，以降低压控振荡器500的控制电压，从而降低压控振荡器500的频率，最终，使得反馈时钟与参考时钟的频率一致，且相位差在半个时钟周期以内，而使得锁相环系统10的输出率最终稳定在目标频率，相反的，若参考时钟的频率高于反馈时钟的频率，则电荷泵300将向低通滤波器400上充电，以增加压控振荡器500的控制电压，从而增加压控振荡器500的频率，最终，使得反馈时钟与参考时钟的频率一致，且相位差在半个时钟周期以内，而使得锁相环系统10的输出频率最终稳定在目标频率。
在以上过程中，检测电路100将不断检测反馈时钟与参考时钟的频率是否一致，且相位差在半个时钟周期以内，最终，获得状态检测结果用于表征锁相环系统10是否处于锁定状态，也可以理解为用于表征锁相环系统10是否处于失锁状态。
请结合图11所示的锁相环系统10输出频率变化示意图，在0～t1阶段，锁相环系统10启动，t1～t2阶段锁相环系统10处于稳定过程阶段，在t2时间点以后，锁相环系统10的输出频率最终稳定在目标频率，基于此，可以理解的是，第一实施例中提及的预设稳定时间需要大于目标定值以避免在t1-t2阶段输出锁定指示信号，而目标定值可以根据实际需求设定，本申请实施例对此不作具体限制。
第三实施例：
本申请实施例还提供了一种集成电路芯片，本申请实施例提供的集成电路芯片包括第二实施例所提供的锁相环系统。
第四实施例：
本申请实施例还提供了一种电子设备，本申请实施例提供的电子设备包括第三实施例所提供的集成电路芯片。
本申请实施例中提供的电子设备可以是终端设备，例如，电脑、个人数字助理(Personal Digital Assistant，PAD)、移动上网设备(Mobile Internet Device，MID)等，还可以是服务器，本申请实施例对此不作具体限制。
综上所述，本申请实施例提供的检测电路包括参考时钟采样模块、反馈时钟采样模块和结果输出模块。其中，参考时钟采样模块用于以参考时钟作为工作频率，对鉴频鉴相器输出的第一鉴别信号进行采样，获得第一上升沿采样结果和第一下降沿采样结果，反馈时钟采样模块用于以反馈时钟作为工作频率，对鉴频鉴相器输出的第二鉴别信号进行采样，获得第二上升沿采样结果和第二下降沿采样结果，结果输出模块用于根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得状态检测结果，状态检测结果用于表征包括鉴频鉴相器的锁相环系统是否处于锁定状态。显然，在本申请实施例提供的检测电路的工作过程中，第一鉴别信号和第二鉴别信号是实时获取的，因此，参考时钟采样模块以参考时钟作为工作频率，对鉴频鉴相器输出的第一鉴别信号进行采样，获得第一上升沿采样结果和第一下降沿采样结果，反馈时钟采样模块以反馈时钟作为工作频率，对鉴频鉴相器输出的第二鉴别信号进行采样，获得第二上升沿采样结果和第二下降沿采样结果也都是实时的，最终，结果输出模块能够根据第一上升沿采样结果、第一下降沿采样结果、第二上升沿采样结果和第二下降沿采样结果，获得实时的状态检测结果，此外，相对于现有技术所提供的检测电路，本申请实施例提供的检测电路由于未受目标计数周期和差值范围等取值设定的影响，因此，还能够保证状态检测结果的准确性。
进一步地，本申请实施例提供的锁相环系统、集成电路芯片及电子设备，与本申请实施例提供的检测电路具有相同的有益效果，本申请实施例对此不作赘述。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”、“设置”、“安装”应做广义理解，例如，可以是机械上的固定连接、可拆卸连接或一体地连接，可以是电学上的电连接、通信连接，其中，通信连接又可以是有线通信连接或无线通信连接，此外，可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，对于本领域的技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
以上所述仅为本申请的部分实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种检测电路，其特征在于，包括参考时钟采样模块、反馈时钟采样模块和结果输出模块；
所述参考时钟采样模块用于以参考时钟作为工作频率，对鉴频鉴相器在输入所述参考时钟之后，输出的第一鉴别信号进行采样，获得第一上升沿采样结果和第一下降沿采样结果，所述参考时钟采样模块包括用于接入所述参考时钟的时钟控制端口和用于接入所述第一鉴别信号的输入端口；
所述反馈时钟采样模块用于以反馈时钟作为工作频率，对所述鉴频鉴相器在输入所述反馈时钟之后，输出的第二鉴别信号进行采样，获得第二上升沿采样结果和第二下降沿采样结果，所述反馈时钟采样模块包括用于接入所述反馈时钟的时钟控制端口和用于接入所述第二鉴别信号的输入端口；
所述结果输出模块用于根据所述第一上升沿采样结果、所述第一下降沿采样结果、所述第二上升沿采样结果和所述第二下降沿采样结果，获得状态检测结果，所述状态检测结果用于表征包括所述鉴频鉴相器的锁相环系统是否处于锁定状态。
2.根据权利要求1所述的检测电路，其特征在于，所述参考时钟采样模块包括第一触发器和第二触发器；
所述第一触发器的时钟控制端口通过第一延时模块接入所述参考时钟，所述第一触发器的输入端口接入所述第一鉴别信号，所述第一触发器的输出端口用于输出所述第一上升沿采样结果，或用于输出所述第一下降沿采样结果；
所述第二触发器的时钟控制端口通过所述第一延时模块接入所述参考时钟，所述第二触发器的输入端口接入所述第一鉴别信号，所述第二触发器的输出端口用于在所述第一触发器的输出端口输出所述第一下降沿采样结果时，输出所述第一上升沿采样结果，以及用于在所述第一触发器的输出端口输出所述第一上升沿采样结果时，输出所述第一下降沿采样结果。
3.根据权利要求2所述的检测电路，其特征在于，所述反馈时钟采样模块包括第三触发器和第四触发器；
所述第三触发器的时钟控制端口通过第二延时模块接入所述反馈时钟，所述第三触发器的输入端口接入所述第二鉴别信号，所述第三触发器的输出端口用于输出所述第二上升沿采样结果，或用于输出所述第二下降沿采样结果；
所述第四触发器的时钟控制端口通过所述第二延时模块接入所述反馈时钟，所述第四触发器的输入端口接入所述第二鉴别信号，所述第四触发器的输出端口用于在所述第三触发器的输出端口输出所述第二下降沿采样结果时，输出所述第二上升沿采样结果，以及用于在所述第三触发器的输出端口输出所述第二上升沿采样结果时，输出所述第二下降沿采样结果。
4.根据权利要求3所述的检测电路，其特征在于，所述第一延时模块包括至少一对第一反相器对，每对所述第一反相器对包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端连接；
所述第二延时模块包括至少一对第二反相器对，每对所述第二反相器对包括第三反相器和第四反相器，所述第三反相器的输出端与所述第四反相器的输入端连接。
5.根据权利要求3所述的检测电路，其特征在于，所述鉴频鉴相器包括第五触发器、第六触发器、与非门和第三延时模块；
所述第五触发器的时钟控制端口接入所述参考时钟，所述第五触发器的输入端口接入内部电源，所述第五触发器的输出端口与所述与非门的第一输入端连接，所述第五触发器的反相输出端口用于输出所述第一鉴别信号；
所述第六触发器的时钟控制端口接入所述反馈时钟，所述第六触发器的输入端口接入内部电源，所述第六触发器的输出端口与所述与非门的第二输入端连接，所述第六触发器的反相输出端口用于输出所述第二鉴别信号；
所述与非门的输出端通过所述第三延时模块分别与所述第五触发器的复位控制端口和所述第六触发器的复位控制端口连接；
若所述第五触发器和所述第六触发器为上升沿触发的触发器，则所述第一触发器和所述第三触发器为下降沿触发的触发器，所述第二触发器和所述第四触发器为上升沿触发的触发器，所述第一触发器的输出端口用于输出所述第一下降沿采样结果，所述第二触发器的输出端口用于输出所述第一上升沿采样结果，所述第三触发器的输出端口用于输出所述第二下降沿采样结果，所述第四触发器的输出端口用于输出所述第二上升沿采样结果；
若所述第五触发器和所述第六触发器为下降沿触发的触发器，则所述第一触发器和所述第三触发器为上升沿触发的触发器，所述第二触发器和所述第四触发器为下降沿触发的触发器，所述第一触发器的输出端口用于输出所述第一上升沿采样结果，所述第二触发器的输出端口用于输出所述第一下降沿采样结果，所述第三触发器的输出端口用于输出所述第二上升沿采样结果，所述第四触发器的输出端口用于输出所述第二下降沿采样结果。
6.根据权利要求3所述的检测电路，其特征在于，所述鉴频鉴相器包括第五触发器、第五反相器、第六触发器、第六反相器、与非门和第三延时模块；
所述第五触发器的时钟控制端口接入所述参考时钟，所述第五触发器的输入端口接入内部电源，所述第五触发器的输出端口与所述与非门的第一输入端连接，所述第五触发器的输出端口与所述第五反相器的输入端连接，以使所述第五反相器的输出端输出所述第一鉴别信号；
所述第六触发器的时钟控制端口接入所述反馈时钟，所述第六触发器的输入端口接入内部电源，所述第六触发器的输出端口与所述与非门的第二输入端连接，所述第六触发器的输出端口与所述第六反相器的输入端连接，以使所述第六反相器的输出端输出所述第二鉴别信号；
所述与非门的输出端通过所述第三延时模块分别与所述第五触发器的复位控制端口和所述第六触发器的复位控制端口连接；
若所述第五触发器和所述第六触发器为上升沿触发的触发器，则所述第一触发器和所述第三触发器为下降沿触发的触发器，所述第二触发器和所述第四触发器为上升沿触发的触发器，所述第一触发器的输出端口用于输出所述第一下降沿采样结果，所述第二触发器的输出端口用于输出所述第一上升沿采样结果，所述第三触发器的输出端口用于输出所述第二下降沿采样结果，所述第四触发器的输出端口用于输出所述第二上升沿采样结果；
若所述第五触发器和所述第六触发器为下降沿触发的触发器，则所述第一触发器和所述第三触发器为上升沿触发的触发器，所述第二触发器和所述第四触发器为下降沿触发的触发器，所述第一触发器的输出端口用于输出所述第一上升沿采样结果，所述第二触发器的输出端口用于输出所述第一下降沿采样结果，所述第三触发器的输出端口用于输出所述第二上升沿采样结果，所述第四触发器的输出端口用于输出所述第二下降沿采样结果。
7.根据权利要求3所述的检测电路，其特征在于，所述结果输出模块包括第一数据选择器、第二数据选择器、第一与门、第二与门和计数器；
所述第一数据选择器的第一数据输入端口与所述第一触发器的输出端口连接，所述第一数据选择器的第二数据输入端口与所述第二触发器的输出端口连接，所述第一数据选择器的数据输出端口与所述第一与门的第一输入端连接；
所述第二数据选择器的第一数据输入端口与所述第三触发器的输出端口连接，所述第二数据选择器的第二数据输入端口与所述第四触发器的输出端口连接，所述第二数据选择器的数据输出端口与所述第一与门的第二输入端连接；
所述第二与门的第一输入端与所述第一与门的输出端连接，所述第二与门的第二输入端接入重置信号；
所述计数器的复位控制端口与所述第二与门的输出端连接，所述计数器的时钟控制端口接入所述参考时钟，所述计数器的输出端口用于输出所述状态检测结果，且分别与所述第一数据选择器的选择控制端和所述第二数据选择器的选择控制端连接。
8.一种锁相环系统，其特征在于，包括权利要求1～7中任意一项所述的检测电路。
9.一种集成电路芯片，其特征在于，包括权利要求8所述的锁相环系统。
10.一种电子设备，其特征在于，包括权利要求9所述的集成电路芯片。
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