CN112165327B - 一种锁定检测电路和显示设备 - Google Patents

Abstract

本发明公开一种锁定检测电路和显示设备，用以解决锁定检测电路检测精度调节不灵活的问题。该电路包括信号比较模块和可编程计数模块；信号比较模块的第一输入端输入锁相环的参考时钟信号，第二输入端输入锁相环的反馈时钟信号，第三输入端输入用于确定裕度窗口的裕度窗口选择信号，输出端与可编程计数模块的第一输入端连接，用于根据参考时钟信号、反馈时钟信号以及通过该裕度窗口选择信号确定的裕度窗口，输出计数使能信号，可编程计数模块的第二输入端与参考时钟信号连接，用于根据计数使能信号和参考时钟信号，输出表征锁相环状态的锁定标志信号。由于通过裕度窗口选择信号确定裕度窗口，相比现有技术的固定裕度窗口，可以灵活的调节检测精度。

Description

一种锁定检测电路和显示设备

技术领域

本发明涉及无线通信技术领域，特别涉及一种锁定检测电路和显示设备。

背景技术

锁相环是将输出相位和输入相位进行比较的反馈系统。锁相环因为其优异的多样性已经在通信系统、多媒体等领域变得无处不在。锁相环可以被用来进行频率调制和解调，用于频率合成器、时钟恢复电路和音频译码器等。在锁相环(PLL)电路中，锁定检测功能是不可或缺的，在锁相环锁定以后，锁定检测电路要为数字电路提供状态转换标志位，这就需要有能够稳定无误并精确地执行锁定检测操作的电路，同时此电路还应该满足不同的精度需求，以适应不同的应用场景。

然而，一般的锁定检测电路检测精度调节不灵活。

发明内容

本发明提供一种锁定检测电路和显示设备，用以解决现有技术中存在的锁定检测电路检测精度调节不灵活的问题。

第一方面，本发明实施例提供一种锁定检测电路，该电路包括：信号比较模块和可编程计数模块；

其中，所述信号比较模块的第一输入端输入锁相环的参考时钟信号，第二输入端输入所述锁相环的反馈时钟信号，第三输入端输入用于确定裕度窗口的裕度窗口选择信号，输出端与所述可编程计数模块的第一输入端连接，用于根据所述参考时钟信号、所述反馈时钟信号以及通过所述裕度窗口选择信号确定的裕度窗口，输出计数使能信号；

所述可编程计数模块的第二输入端与所述参考时钟信号连接，用于根据所述计数使能信号和所述参考时钟信号，输出用于表征所述锁相环状态的锁定标志信号。

在一种可能的实现方式中，所述信号比较模块包括第一延迟电路、第二延迟电路、第一选择电路、第二选择电路以及逻辑比较电路；

其中，所述第一延迟电路的输入端作为所述信号比较模块的第一输入端，输出端与所述第一选择电路的第一输入端连接，用于根据至少两个不同的第一预设时长和所述参考时钟信号，输出至少两个不同的参考时钟延迟信号；

所述第二延迟电路的输入端作为所述信号比较模块的第二输入端，输出端与所述第二选择电路的第一输入端连接，用于根据至少两个不同的第二预设时长和所述反馈时钟信号，输出至少两个不同的反馈时钟延迟信号；

所述第一选择电路的第二输入端输入所述裕度窗口选择信号，输出端与所述逻辑比较电路的第一输入端连接，用于根据通过所述裕度窗口选择信号确定的第一裕度窗口，从所述至少两个不同的参考时钟延迟信号中选择一个目标参考时钟延迟信号；

所述第二选择电路的第二输入端输入所述裕度窗口选择信号，输出端与所述逻辑比较电路的第二输入端连接，用于根据通过所述裕度窗口选择信号确定的第二裕度窗口，从所述至少两个不同的反馈时钟延迟信号中选择一个目标反馈时钟延迟信号；

所述逻辑比较电路的第三输入端输入所述反馈时钟信号，用于根据所述目标参考时钟延迟信号、所述目标反馈时钟延迟信号以及所述反馈时钟信号，输出所述计数使能信号。

在一种可能的实现方式中，所述逻辑比较电路包括触发单元、第一非门以及第一与门；

其中，所述触发单元的第一输入端输入所述目标参考时钟延迟信号，第二输入端输入所述反馈时钟信号，第三输入端输入所述目标反馈时钟延迟信号，第一输出端输出先到信号，第二输出端输出后到信号；

所述第一非门的输入端与所述触发单元的第二输出端连接，输出端与所述第一与门的第一输入端连接，用于输出后到信号的反向信号；

所述第一与门的第一输入端与所述触发单元的第一输出端连接，用于根据所述先到信号和所述后到信号的反向信号输出所述计数使能信号。

在一种可能的实现方式中，所述触发单元包括缓充器、第一触发器以及第二触发器；

其中，所述缓充器的输入端作为所述触发单元的第一输入端，输出端分别与所述第一触发器的时钟信号端、所述第二触发器的时钟信号端连接；

所述第一触发器的D端作为所述触发单元的第二输入端，输出端作为所述触发单元的第一输出端；

所述第二触发器的D端作为所述触发单元的第三输入端，输出端作为所述触发单元的第二输出端。

在一种可能的实现方式中，所述可编程计数模块还包括第三输入端，所述第三输入端输入计数选择信号，用于根据所述计数选择信号选择计数周期。

在一种可能的实现方式中，所述可编程计数模块包括分频计数电路和锁定标志触发电路；

其中，所述分频计数电路的第一输入端作为所述可编程计数模块的第一输入端，第二输入端作为所述可编程计数模块的第二输入端，第三输入端作为所述可编程计数模块的第三输入端，第四输入端输入复位信号，第四输入端输入所述时钟参考信号，输出端与所述锁定标志触发电路的输入端连接，用于输出计数信号；

所述锁定标志触发电路的输出端作为所述可编程计数模块的输出端。

在一种可能的实现方式中，所述分频计数电路包括第二非门、第三非门、第四非门、第一或门以及第三触发器；

其中，所述第二非门的输入端作为所述分频计数电路的第一输入端，输出端与所述第一或门的第一输入端连接；

所述第三触发器的D端分别与所述第三非门的输出端、所述第一或门的输出端以及所述第四非门的输入端连接，SD端作为所述分频计数电路的第二输入端，RD端作为所述分频计数电路的第三输入端，时钟信号端作为所述分频计数电路的第四输入端，且与所述分频计数电路的输出端连接，Q端与所述第三非门的输入端连接；

所述第四非门的输出端作为所述分频计数电路的输出端。

在一种可能的实现方式中，所述锁定标志触发电路，包括多个第一或非门、第二与门、第四触发器以及第三与门；

其中，所述多个第一或非门的输入端作为所述锁定标志触发电路的输入端，输出端与所述第二与门的输入端连接；

所述第二与门的输出端与所述第四触发器的时钟信号端连接；

所述第四触发器的D端输入计数使能信号，Q端与所述第三与门的第一输入端连接；

所述第三与门的第二输入端与所述计数使能信号连接，输出端作为所述逻辑比较电路的输出端。

在一种可能的实现方式中，该电路还包括第二或门；

其中，所述第二或门的第一输入端输入强制锁定信号，第二输入端与所述可编程计数模块的输出端连接，输出端输出所述锁定标志信号。

在一种可能的实现方式中，该电路还包括第三延迟电路、第五非门、第一与非门、第二与非门以及第二或非门；

其中，所述第三延迟电路的输入端输入所述锁定标志信号，输出端与所述第一与非门的第一输入端连接；

所述第五非门的输入端输入所述锁定标志信号，输出端与所述第一与非门的第二输入端连接；

所述第一与非门的输出端与所述第二与非门的第一输入端连接；

所述第二与非门的第二输入端输入复位信号，输出端与所述第二或非门的第一输入端连接；

所述第二或非门的第二输入端输入所述强制锁定信号，输出端输出用于控制重新检测所述锁相环状态的复位标志信号。

第二方面，本发明实施例提供一种锁定检测方法，应用于第一方面所述的锁定检测电路，包括：

若所述锁定检测电路输出的锁定标志信号为高电平，则确定所述锁相环为锁定状态；

否则，确定所述锁相环为失锁状态。

第三方面，本发明实施例提供的一种显示设备，所述显示设备包括第一方面所述的锁定检测电路。

本发明实施例提供的锁定检测电路，包括信号比较模块和可编程计数模块；信号比较模块的第一输入端输入锁相环的参考时钟信号，第二输入端输入该锁相环的反馈时钟信号，第三输入端输入用于确定裕度窗口的裕度窗口选择信号，输出端与可编程计数模块的第一输入端连接，用于根据该参考时钟信号、反馈时钟信号以及通过该裕度窗口选择信号确定的裕度窗口，输出计数使能信号，可编程计数模块的第二输入端与参考时钟信号连接，用于根据计数使能信号和参考时钟信号，输出用于表征所述锁相环状态的锁定标志信号。由于通过裕度窗口选择信号确定裕度窗口，根据参考时钟信号、反馈时钟信号以及裕度窗口确定计数使能信号，相比现有技术的固定裕度窗口，可以调节检测精度，提高检测精度。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为锁相环系统的结构示意图；

图2为本发明实施例提供的一种锁定检测电路结构示意图；

图3为本发明实施例提供的一种信号比较模块的结构示意图；

图4为本发明实施例提供的一种逻辑比较电路的结构示意图；

图5为本发明实施例提供的一种触发单元的结构示意图；

图6为本发明实施例提供的一种可编程计数模块的结构示意图；

图7为本发明实施例提供的一种分频计数电路的结构示意图；

图8为本发明实施例提供的另一种分频计数电路的结构示意图；

图9为本发明实施例提供的一种锁定标志触发电路的结构示意图；

图10为本发明实施例提供的第二种锁定检测电路的结构示意图；

图11为本发明实施例提供的第三种锁定检测电路的结构示意图；

图12为本发明实施例提供的一种锁定检测方法的流程示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图1所示，为锁相环系统的结构示意图。锁相环系统主要包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器(DIV)以及锁定检测电路。

系统工作时，系统的各种抖动均能导致锁相环失锁，锁定检测电路是用来确定系统工作状态的，锁定状态和失锁状态，以便系统其它部分做出相应的动作。

下面简要介绍锁相环系统中各主要模块的作用：

鉴频鉴相器：鉴频鉴相器输入参考时钟信号(Ck_ref)和反馈时钟信号(Ck_fbk)，其中，Ck_fbk为对压控振荡器的输出信号用分频器进行分频后而得到的。鉴频鉴相器对Ck_ref和Ck_fbk进行频率、相位比较并输出频率、相位比较结果，即产生脉冲控制信号UP、DOWN。频率、相位差的大小以UP、DOWN信号的脉宽反映。

电荷泵：将脉冲控制信号UP、DOWN转换成电流信号Icp，并对环路滤波器中的电容进行充电和放电，以产生与Ck_ref和Ck_fbk的频率、相位差相对应的电压。

环路滤波器：用电荷泵产生的电流信号Icp对环路滤波器中的电容充放电，以产生压控振荡器的控制电压Vctrl，此外，环路滤波器还用于滤除电流信号Icp的高频分量。

压控振荡器：输出的输出信号的振荡频率由环路滤波器输出的控制电压Vctrl决定。

分频器：用于将压控振荡器的输出信号进行N分频，因鉴频鉴相器的两个输入是Ck_ref和分频器输出的Ck_fbk，故鉴频鉴相器的输出通过环路滤波器滤波后调节压控振荡器的振荡频率，从而间接改变分频器的输出信号的频率。

锁定检测电路：通过Ck_ref和Ck_fbk输出高、低逻辑电平，输出的高逻辑电平表示锁相环处于锁定状态，低逻辑电平表示锁相环处于失锁状态。

当Ck_ref和Ck_fbk的相位差在裕度窗口内时，锁相环处于锁定状态。当该PLL电路处于锁定状态时，Ck_ref参考时钟和Ck_fbk反馈时钟的相位是锁定的，此时锁定标志信号输出1，代表电路已经锁定。与此相反，当该PLL电路不处于锁定状态时，Ck_ref参考时钟和Ck_fbk反馈时钟的相位是不锁定的，此时锁定标志信号输出0，代表电路还未锁定。

本发明提供了一种锁定检测电路，如图2所示，包括信号比较模块20和可编程计数模块21。

信号比较模块20的第一输入端输入锁相环的参考时钟信号Ck_ref，第二输入端输入该锁相环的反馈时钟信号Ck_fbk，第三输入端输入用于确定裕度窗口的裕度窗口选择信号lock_wd_sel，输出端与可编程计数模块21的第一输入端连接，用于根据参考时钟信号Ck_ref、反馈时钟信号Ck_fbk以及通过裕度窗口选择信号lock_wd_sel确定的裕度窗口，输出计数使能信号lock_cnt_en；

可编程计数模块21的第二输入端与参考时钟信号Ck_ref连接，用于根据计数使能信号lock_cnt_en和参考时钟信号Ck_ref，输出用于表征锁相环状态的锁定标志信号lock_flag。

在一种可实现的方式中，如图3所示，信号比较模块20包括第一延迟电路201、第二延迟电路202、第一选择电路203、第二选择电路204以及逻辑比较电路205。

第一延迟电路201的输入端作为信号比较模块20的第一输入端，输出端与第一选择电路203的第一输入端连接，用于根据至少两个不同的第一预设时长和参考时钟信号Ck_ref，输出至少两个不同的参考时钟延迟信号Ck_ref_dt1和Ck_ref_dt2；

第二延迟电路202的输入端作为信号比较模块20的第二输入端，输出端与第二选择电路204第一输入端连接，用于根据至少两个不同的第二预设时长和反馈时钟信号Ck_fbk，输出至少两个不同的反馈时钟延迟信号Ck_fbk_dt3和Ck_fbk_dt4；

第一选择电路203的第二输入端输入裕度窗口选择信号lock_wd_sel，输出端与逻辑比较电路205的第一输入端连接，用于根据裕度窗口选择信号lock_wd_sel确定的第一裕度窗口，从至少两个不同的参考时钟延迟信号Ck_ref_dt1和Ck_ref_dt2中选择一个目标参考时钟延迟信号；

第二选择电路204的第二输入端输入裕度窗口选择信号lock_wd_sel，输出端与逻辑比较电路205的第二输入端连接，用于根据通过裕度窗口选择信号lock_wd_sel确定的第二裕度窗口，从至少两个不同的反馈时钟延迟信号Ck_fbk_dt3和Ck_fbk_dt4中选择一个目标反馈延迟信号。

逻辑比较电路205的第三输入端输入反馈时钟信号Ck_fbk，用于根据目标参考时钟延迟信号、目标反馈时钟信号以及反馈时钟信号Ck_fbk，输出计数使能信号lock_cnt_en。

参考图3，Ck_ref和Ck_fbk首先经过DLY延迟电路单元延迟dt时间，根据不同需求，可以通过改变DLY延迟电路的个数调节延迟时间dt。例如：Ck_ref分别延迟dt1和dt2后到达第一时钟选择模块，Ck_fbk分别延迟dt3和dt4后到达第二时钟选择模块，通过lock_wd_sel实现裕度窗口大小的选择，寄存器lock_wd_sel选择所需的延迟时间后，分别输出Ck_ref_dly和Ck_fbk_dly两个时钟信号。

通过lock_wd_sel实现裕度窗口大小的选择，可以对于都窗口进行选择，从而能够使检测更灵活。

在具体实施中，如图4所示，逻辑比较电路205可以包括触发单元40、第一非门41以及第一与门42。

参考图4，触发单元40的第一输入端输入目标参考时钟延迟信号Ck_ref_dly，第二输入端输入反馈时钟信号Ck_fbk，第三输入端输入目标反馈时钟延迟信号Ck_fbk_dly，第一输出端输出先到信号eg_eraly，第二输出端输出后到信号eg_late；

第一非门41的输入端与触发单元40的第二输出端连接，输出端与第一与门42的第一输出端连接，用于输出后到信号eg_late的反向信号；

第一与门42的第一输入端与触发单元40的第一输出端连接，用于根据先到信号eg_eraly和后到信号eg_late的反向信号输出计数使能信号lock_cnt_en。

具体的，如图5所示，触发单元40可以包括缓冲器50、第一触发器51以及第二触发器52。

参考图5，缓冲器50的输入端作为触发单元40的第一输入端，输出端分别作为第一触发器51的时钟信号端(CK)、第二触发器52的时钟信号端(CK)连接；

第一触发器51的D端作为触发单元40的第二输入端，输出端作为触发单元40的第一输出端；

第二触发器52的D端作为触发单元40的第三输入端，输出端最为触发单元40的第二输出端。

参考图5，Ck_fbk和Ck_fbk_dly分别接在两个上升沿触发的D触发器的D输入端，Ck_ref_dly经过一个缓冲器Buffer后接在这两个D触发器的CK输入端，两个D触发器的Q端分别输出eg_early和eg_late信号，eg_late经过一个反相器和eg_early接到一个二输入与门的两个输入端上，二输入与门的输出信号为计数使能信号lock_cnt_en。

当Ck_ref_dly的上升沿处于Ck_fbk的上升沿和Ck_fbk_dly的上升沿之间时，即Ck_fbk＝1，Ck_fbk_dly＝0，此时eg_early＝1，eg_late＝0，计数使能信号lock_cnt_en＝1，由后面的电路开始计数；

当Ck_ref_dly的上升沿处于Ck_fbk＝1，Ck_fbk_dly＝1状态时，eg_early＝1，eg_late＝1，lock_cnt_en＝0；

当Ck_ref_dly的上升沿处于Ck_fbk＝0，Ck_fbk_dly＝1状态时，eg_early＝0，eg_late＝1，lock_cnt_en＝0；当Ck_ref_dly的上升沿处于Ck_fbk＝0，Ck_fbk_dly＝0状态时，eg_early＝0，eg_late＝0，lock_cnt_en＝0。

只有当Ck_ref_dly的上升沿处于Ck_fbk＝1，Ck_fbk_dly＝0状态时，计数使能信号lock_cnt_en才会输出为1，其他情况均输出为0，相对于其他使用异或门实现lock_cnt_en的设计，防止了Ck_ref_dly信号的上升沿处于Ck_fbk＝0，Ck_fbk_dly＝1之间引起的误判锁定的情况。

需要说明的是，上述中的dt3和dt4将决定Ck_fbk_dly相对于Ck_fbk的延迟时间，此延迟时间会决定锁定时Ck_ref和Ck_fbk的相位误差裕度窗口大小：dt越小，代表Ck_fbk_dly相对于Ck_fbk的延迟时间越小，也就是为Ck_ref_dly开的窗口越小，Ck_ref_dly的上升沿能够在Ck_fbk和Ck_fbk_dly的上升沿之间出现的几率就越小。

在t1，t2确定以后，只有当Ck_ref和Ck_fbk之间的相位差别很小时，Ck_ref_dly的上升沿才能落在Ck_fbk＝1，Ck_fbk_dly＝0区间内，此时检测精度越高。与此相反，dt越大，代表Ck_fbk_dly相对于Ck_fbk的延迟时间越大，为Ck_ref_dly开的窗口越大，Ck_ref_dly的上升沿能够在Ck_fbk和Ck_fbk_dly的上升沿之间出现的几率就越大，当Ck_ref和Ck_fbk之间的相位差别很大时，Ck_ref_dly的上升沿就能落在Ck_fbk＝1，Ck_fbk_dly＝0区间内，此时检测精度越低。

dt1和dt2决定了Ck_ref延迟多久后成为Ck_ref_dly，若dt1比dt3和dt4大，dt2比dt3和dt4大，就算Ck_ref和Ck_fbk的相位完全相同，Ck_ref_dly的上升沿也会落在Ck_fbk_dly上升沿之后，使lock_cnt_en＝0，造成锁定状态得不到检测。因此要保证检测功能正常，在选择延迟时间时，需要保证dt1比dt3和dt4小，dt2比dt3和dt4小。此外，在Ck_ref_dly能落在Ck_fbk＝1，Ck_fbk_dly＝0区间内的情况下，当dt1和dt2给的比较小时，Ck_ref_dly会更靠近Ck_fbk的上升沿，即Ck_ref和Ck_fbk的相位更接近。

在锁相环系统中使用的分频器是50％占空比输出的结构，这样只需要对比Ck_ref和Ck_fbk的上升沿相差，也相当于同时对比了下降沿的相差，而如果二者在一定时间段内每一次上升沿的相位差都在设定裕度内，则二者频率也是锁定的。

在实施中，如图6所示，可编程计数模块21还可以包括第三输入端，第三输入端输入计数选择信号lock_cnt_sel，用于根据该计数选择信号lock_cnt_sel选择计数周期。

在一种可能的实现方式中，如图7所示，可编程逻辑计数模块21可以包括分频计数电路70和锁定标志触发电路71。

参考图7，分频计数电路70的第一输入端作为可编程计数模块21的第一输入端，第二输入端作为所述可编程计数模块21的第二输入端，第三输入端作为所述可编程计数模块21的第三输入端，第四输入端输入复位信号，输出端与锁定标志触发电路71的输入端连接，用于输出计数信号cnt_d；

锁定标志触发电路71的输出端作为可编辑计数模块21的输出端。

在一种可能的实现方式中，如图8所示，分频计数电路70包括第二非门80、第三非门81、第四非门82、第一或门83以及第三触发器84。

参考图8，第二非门80的输入端作为分频计数电路70的第一输入端，输出端与第一或门83的第一输入端连接；

第三触发器84的D端分别与第三非门81的输出端、第一或门83的输出端以及第四非门82的输入端连接，SD端作为分频计数电路70的第二输入端，RD端作为分频计数电路70的第三输入端，时钟信号端作为分频计数电路70的第四输入端，且与分频计数电路70的输出端连接，Q端与第三非门81的输入端连接。

第四非门82的输出端作为分频计数电路70的输出端。

在一种可能的实现方式中，如图9所示，锁定标志触发电路71，包括多个第一或非门90、第二与门91、第四触发器92以及第三与门93。

参考图9，所多个第一或非门90的输入端作为锁定标志触发电路70的输入端，输出端与第二与门91的输入端连接；

第二与门91的输出端与第四触发器92的时钟信号端连接；

第四触发器92的D端输入计数使能信号lock_cnt_en，Q端与第三与门93的第一输入端连接；

第三与门93的第二输入端输入计数使能信号lock_cnt_en，输出端作为锁定标志触发电路71的输出端。

参考图8和图9，当计数使能信号lock_cnt_en＝1时，图8和图9中的所有触发器为上升沿触发。当lock_cnt_en＝1且rstn＝1时，第三触发器84开始工作，第三触发器84可以为SR触发器，第三触发器84后面连接一个第三非门81，第三非门81的输出端再接回SR触发器的D输入端，可以实现把第三触发器84的CK端输入的时钟频率除以2的功能。

lock_cnt_sel为计数周期数选择，周期数等于2ⁿ个，n为可编程位数，当检测到Ck_ref_dly的上升沿在这些周期中都能落在Ck_fbk＝1，Ck_fbk_dly＝0区间内时，即在经过Ck_ref的周期时间的2ⁿ倍时长后，锁定标志信号lock_flag会输出1，代表Ck_ref参考时钟和Ck_fbk反馈时钟的相位是锁定的，系统已经进入锁定状态。

若Ck_ref_dly的上升沿不能落在Ck_fbk＝1，Ck_fbk_dly＝0区间内，或者只能在少于2ⁿ个周期中落入，则认为系统还没有进入到锁定状态，lock_flag会输出0。

例如，在图8和图9的实例中，将n的选择设为2个，当lock_cnt_sel＝0时，为6bits(比特)，64个周期，当lock_cnt_sel＝1时，为10bits，1024个周期。

当lock_cnt_sel＝0时，cnt_dn<6:9>＝1，图8中SR第三触发器84构成的除2除法器只有cnt_dn<0:5>，共计6位参与频率除以2的工作，n＝6，计数周期数为2⁶＝64个。若经过64个周期，lock_cnt_en始终保持为1，则Ck_ref信号的频率先后被除以2¹＝2，2²＝4，2³＝8，2⁴＝16，2⁵＝32，2⁶＝64，然后经过两个反相器后，分别成为cnt_d<0>，cnt_d<1>，cnt_d<2>，cnt_d<3>，cnt_d<4>，cnt_d<5>，此时cnt_d<6:9>＝0，当cnt_d<0:5>为000000时，以二进制计数，即经过了64个周期后，cnt_d＝1,cnt_d接到D触发器的CK输入端，lock_cnt_en接到D触发器的D输入端，此时D触发器的Q输出1，lock_flag输出1，表示系统处于锁定状态。

若cnt_d<0:5>由某一个或某几个为1，说明还没到64个预设周期，则cnt_d＝0，lock_flag仍为0，表示系统还处于失锁状态。若64个周期中，lock_cnt_en有为0的时候，则SR触发器的输出端Q会被置位，从而没有后面的clock除法运算，lock_flag也不会变为1，系统处于失锁状态。

当lock_cnt_sel＝1时，cnt_dn<6:9>＝cnt_dnx<6:9>，SR第三触发器84构成的除2除法器cnt_dn<0:9>共计10位参与频率除以2的工作，n＝10，计数周期数为2¹⁰＝1024个。若经过1024个周期，lock_cnt_en始终保持为1，则Ck_ref信号的频率先后被除以2¹＝2，2²＝4，2³＝8，2⁴＝16，2⁵＝32，2⁶＝64，2⁷＝128，2⁸＝256，2⁹＝512，2¹⁰＝1024，然后经过两个反相器后，分别成为cnt_d<0:9>，当cnt_d<0:9>为0000000000时，即经过了1024个周期后，cnt_d＝1,此时D触发器的Q输出1，lock_flag输出1，表示系统处于锁定状态。

若cnt_d<0:9>由某一个或某几个为1，说明还没到1024个预设周期，则cnt_d＝0，lock_flag仍为0，系统处于失锁状态。若1024个周期中，lock_cnt_en有为0的时候，则SR触发器的输出端Q会被置位，从而没有后面的clock除法运算，lock_flag也不会变为1，系统处于失锁状态。

图8部分可以根据需求采取可编程结构，例如需要检测2^m个周期和2ⁿ个周期，m＜n，将cnt_dn<0:n-1>拆分成cnt_dn<0:m-1>和cnt_dn<m:n-1>两部分，其他相关逻辑门的个数和相关的时钟也做相应改变即可。如需要很多种(＞2)周期数，则将cnt_dnx和cnt_dn做拆分，其他相关逻辑门的个数和相关的时钟也做相应改变即可。

锁定检测电路还可以增加lock_force功能，比如，如图10所示，在lock_flag前加一个二输入或门100，二输入或门100的第一输入端输入强制锁定信号lock_force，第二输入端与可编程计数模块21的输出端连接，输出端输出锁定标志信号lock_flag。

本发明实施例中增加lock_force功能，在任何情况下都可以使锁定标志信号lock_flag＝1，也就是当lock_force＝1时，lock_flag＝1。

本发明实施例中的锁定检测电路，还可以增加rstn_flag功能。增加rstn_flag功能对应的电路图如图11所示，在可编程计数模块21之后，增加第三延迟电路110、第五非门111、第一与非门112、第二与非门113以及第二或非门114。

参考图11，第三延迟电路110的输入端输入锁定标志信号lock_flag，输出端与第一与非门112的第一输入端连接；

第五非门111的输入端输入锁定标志信号lock_flag，输出端与第一与非门112的第二输入端连接；

第一与非门112的输出端与第二与非门113的第一输入端连接；

第二与非门113的第二输入端输入复位信号，输出端与第二或非门114的第一输入端连接；

第二或非门114的第二输入端输入强制锁定信号lock_force，输出端输出用于控制重新检测所述锁相环状态的复位标志信号rstn_flag。

具体实施时，当lock_force＝0时，lock_flag经过第三延迟电路110形成lock_flag_d，lock_flag经过一个反相器第五非门111和lock_flag_d接到一个二输入与非门第一与非门112的两个输入端，当系统需要在新的频点锁定时，需要重新检测，即将lock_flag从1变为0，这样可以表示此时在新的频点下还没有进入锁定状态。lock_flag_loss＝0时rstn_flag＝0，使可编程逻辑计数模块21中的D触发器复位，Q端输出0，从而使lock_flag＝0，恢复到初始状态，当下一次2ⁿ个周期内Ck_ref_dly的上升沿都处于Ck_fbk的上升沿和Ck_fbk_dly的上升沿之间时，重复之前的计数功能，lock_flag重新变为1，表示在新的频点要求下，锁相环系统重新锁定。

基于同一发明构思，本发明提供一种锁定检测方法，应用于上述任意一种锁定检测电路，如图12所示，该方法包括：

S1201、若所述锁定检测电路输出的锁定标志信号为高电平，则确定所述锁相环为锁定状态；

S1202、否则，确定所述锁相环为失锁状态。

由于上述锁定检测方法是基于本发明实施例提供的锁定检测电路的，因此检测更灵活。

锁定检测方法的实施可以参见锁定检测电路的实施，重复之处不再赘述。

进一步的，本发明实施例还提供一种显示设备，该显示设备包括上述任一一种锁定检测电路。

以上参照示出根据本申请实施例的方法、装置(系统)和/或计算机程序产品的框图和/或流程图描述本申请。应理解，可以通过计算机程序指令来实现框图和/或流程图示图的一个块以及框图和/或流程图示图的块的组合。可以将这些计算机程序指令提供给通用计算机、专用计算机的处理器和/或其它可编程数据处理装置，以产生机器，使得经由计算机处理器和/或其它可编程数据处理装置执行的指令创建用于实现框图和/或流程图块中所指定的功能/动作的方法。

相应地，还可以用硬件和/或软件(包括固件、驻留软件、微码等)来实施本申请。更进一步地，本申请可以采取计算机可使用或计算机可读存储介质上的计算机程序产品的形式，其具有在介质中实现的计算机可使用或计算机可读程序代码，以由指令执行系统来使用或结合指令执行系统而使用。在本申请上下文中，计算机可使用或计算机可读介质可以是任意介质，其可以包含、存储、通信、传输、或传送程序，以由指令执行系统、装置或设备使用，或结合指令执行系统、装置或设备使用。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种锁定检测电路，其特征在于，该电路包括：信号比较模块和可编程计数模块；

其中，所述信号比较模块的第一输入端输入锁相环的参考时钟信号，第二输入端输入所述锁相环的反馈时钟信号，第三输入端输入用于确定裕度窗口的裕度窗口选择信号，输出端与所述可编程计数模块的第一输入端连接，用于根据所述参考时钟信号、所述反馈时钟信号以及通过所述裕度窗口选择信号确定的裕度窗口，输出计数使能信号；

所述可编程计数模块的第二输入端与所述参考时钟信号连接，用于根据所述计数使能信号和所述参考时钟信号，输出用于表征所述锁相环状态的锁定标志信号；

其中，所述信号比较模块包括第一延迟电路、第二延迟电路、第一选择电路、第二选择电路以及逻辑比较电路；

其中，所述第一延迟电路的输入端作为所述信号比较模块的第一输入端，输出端与所述第一选择电路的第一输入端连接，用于根据至少两个不同的第一预设时长和所述参考时钟信号，输出至少两个不同的参考时钟延迟信号；

所述第二延迟电路的输入端作为所述信号比较模块的第二输入端，输出端与所述第二选择电路的第一输入端连接，用于根据至少两个不同的第二预设时长和所述反馈时钟信号，输出至少两个不同的反馈时钟延迟信号；

所述第一选择电路的第二输入端输入所述裕度窗口选择信号，输出端与所述逻辑比较电路的第一输入端连接，用于根据通过所述裕度窗口选择信号确定的第一裕度窗口，从所述至少两个不同的参考时钟延迟信号中选择一个目标参考时钟延迟信号；

所述第二选择电路的第二输入端输入所述裕度窗口选择信号，输出端与所述逻辑比较电路的第二输入端连接，用于根据通过所述裕度窗口选择信号确定的第二裕度窗口，从所述至少两个不同的反馈时钟延迟信号中选择一个目标反馈时钟延迟信号；

所述逻辑比较电路的第三输入端输入所述反馈时钟信号，用于根据所述目标参考时钟延迟信号、所述目标反馈时钟延迟信号以及所述反馈时钟信号，输出所述计数使能信号。

2.如权利要求1所述的电路，其特征在于，所述逻辑比较电路包括触发单元、第一非门以及第一与门；

其中，所述触发单元的第一输入端输入所述目标参考时钟延迟信号，第二输入端输入所述反馈时钟信号，第三输入端输入所述目标反馈时钟延迟信号，第一输出端输出先到信号，第二输出端输出后到信号；

所述第一非门的输入端与所述触发单元的第二输出端连接，输出端与所述第一与门的第一输入端连接，用于输出后到信号的反向信号；

所述第一与门的第一输入端与所述触发单元的第一输出端连接，用于根据所述先到信号和所述后到信号的反向信号输出所述计数使能信号。

3.如权利要求2所述的电路，其特征在于，所述触发单元包括缓冲器、第一触发器以及第二触发器；

其中，所述缓冲器的输入端作为所述触发单元的第一输入端，输出端分别与所述第一触发器的时钟信号端、所述第二触发器的时钟信号端连接；

所述第一触发器的D端作为所述触发单元的第二输入端，输出端作为所述触发单元的第一输出端；

所述第二触发器的D端作为所述触发单元的第三输入端，输出端作为所述触发单元的第二输出端。

4.如权利要求1所述的电路，其特征在于，所述可编程计数模块还包括第三输入端，所述第三输入端输入计数选择信号，用于根据所述计数选择信号选择计数周期。

5.如权利要求4所述的电路，其特征在于，所述可编程计数模块包括分频计数电路和锁定标志触发电路；

其中，所述分频计数电路的第一输入端作为所述可编程计数模块的第一输入端，第二输入端作为所述可编程计数模块的第二输入端，第三输入端作为所述可编程计数模块的第三输入端，第四输入端输入复位信号，输出端与所述锁定标志触发电路的输入端连接，用于输出计数信号；

所述锁定标志触发电路的输出端作为所述可编程计数模块的输出端。

6.如权利要求5所述的电路，其特征在于，所述分频计数电路包括第二非门、第三非门、第四非门、第一或门以及第三触发器；

其中，所述第二非门的输入端作为所述分频计数电路的第三输入端，输出端与所述第一或门的第一输入端连接；

所述第三触发器的D端分别与所述第三非门的输出端、所述第一或门的输出端以及所述第四非门的输入端连接，SD端作为所述分频计数电路的第一输入端，RD端作为所述分频计数电路的第四输入端，时钟信号端作为所述分频计数电路的第二输入端，且与所述分频计数电路的输出端连接，Q端与所述第三非门的输入端连接；

所述第四非门的输出端作为所述分频计数电路的输出端；

所述第一或门的第二输入端与所述第三非门的输出端连接。

7.如权利要求5所述的电路，其特征在于，所述锁定标志触发电路，包括多个第一或非门、第二与门、第四触发器以及第三与门；

其中，所述多个第一或非门的输入端作为所述锁定标志触发电路的输入端，输出端与所述第二与门的输入端连接；

所述第二与门的输出端与所述第四触发器的时钟信号端连接；

所述第四触发器的D端输入所述计数使能信号，Q端与所述第三与门的第一输入端连接；

所述第三与门的第二输入端输入所述计数使能信号，输出端作为所述锁定标志触发电路的输出端。

8.如权利要求1～7任一所述的电路，其特征在于，该电路还包括第二或门；

其中，所述第二或门的第一输入端输入强制锁定信号，第二输入端与所述可编程计数模块的输出端连接，输出端输出所述锁定标志信号。

9.如权利要求8所述的电路，其特征在于，该电路还包括第三延迟电路、第五非门、第一与非门、第二与非门以及第二或非门；

其中，所述第三延迟电路的输入端输入所述锁定标志信号，输出端与所述第一与非门的第一输入端连接；

所述第五非门的输入端输入所述锁定标志信号，输出端与所述第一与非门的第二输入端连接；

所述第一与非门的输出端与所述第二与非门的第一输入端连接；

所述第二与非门的第二输入端输入复位信号，输出端与所述第二或非门的第一输入端连接；

所述第二或非门的第二输入端输入所述强制锁定信号，输出端输出用于控制重新检测所述锁相环状态的复位标志信号。

10.一种显示设备，其特征在于，所述显示设备包括如权利要求1～9任一所述的锁定检测电路。

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