TWI555338B - 相位偵測器及相關的相位偵測方法 - Google Patents

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Description

相位偵測器及相關的相位偵測方法
本發明係有關於相位偵測器，尤指一種應用於時脈與資料回復電路(Clock and Data Recovery Circuit，CDR)中的相位偵測器。
在時脈與資料回復電路(CDR)的測試中，通常是測試其抖動性容忍度(Jitter Tolerance，JTOL)以判斷時脈與資料回復電路的能力，然而，時脈與資料回復電路的抖動性容忍度通常會受到某些因素的影響，例如資料的型樣、電路反應時間、時脈與資料回復電路的頻寬...等等。就資料的型樣而言，傳統時脈與資料回復電路中的相位偵測器針對某些型樣的輸入資料訊號，例如連續的多個“0”或是多個“1”，可能會無法立即產生出相對應的相位領先指示訊號或是相位落後指示訊號，因此拖延到時脈訊號相位校正的速度；另外，就電路反應時間而言，由於電路之間所存在的延遲現象，目前時脈訊號的相位調整方向有可能與實際應該調整的方向相反，因此造成相位校正上的錯誤。
因此，本發明的目的之一在於提供一種相位偵測器，其不會因為輸入資料訊號的型樣而無法即時產生出相對應的相位領先指示訊號或是相位落後指示訊號，且若是目前時脈訊號的相位調整方向錯誤，也可以立即修正以避免後續相位校正上的錯誤，以解決先前技術中所述的問題。
依據本發明一實施例，一種相位偵測器包含有多個取樣電路、一邏輯電路、多個解多工器以及一決定電路，其中該多個取樣電路分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；該邏輯電路耦接於該多個取樣電路，且用以根據該多個取樣結果來產生N個相位領先指示訊號及N個相位落後指示訊號；該多個解多工器耦接於該邏輯電路，且用以分別對該N個相位領先指示訊號及該N個相位落後指示訊號進行解多工操作，以分別產生M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，其中M大於N，M為N的正整數倍，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率低於該N個相位領先指示訊號及該N個相位落後指示訊號的頻率；以及該決定電路耦接於該多個解多工器，用且以根據該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號。
依據本發明另一實施例，一種相位偵測方法包含有：分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；根據該多個取樣結果來產生N個相位領先指示訊號及N個相位落後指示訊號；分別對該N個相位領先指示訊號及該N個相位落後指示訊號進行解多工操作，以分別產生M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，其中M大於N，M為N的正整數倍，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率低於該N個相位領先指示訊號及該N個相位落後指示訊號的頻率；以及根據該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號。
依據本發明另一實施例，一種相位偵測器包含有多個取樣電路、一邏輯電路、一決定電路以及一偵測電路，其中該多個取樣電路分別使用不 同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；該邏輯電路耦接於該多個取樣電路，且用以根據該多個取樣結果來產生多個相位領先指示訊號及多個相位落後指示訊號；該決定電路耦接於該多個解多工器，且用以根據該多個相位領先指示訊號及該多個相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；以及該偵測電路用以偵測該至少一資料訊號與該多個時脈訊號中一時脈訊號的相位關係，以產生一偵測結果；其中該決定電路根據該偵測結果來判斷該至少一資料訊號的相位改變方向是否與該多個時脈訊號中一時脈訊號的相位改變方向相反，並據以決定是否調整該最終相位領先指示訊號及一最終相位落後指示訊號。
依據本發明另一實施例，一種相位偵測方法包含有：分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；根據該多個取樣結果來產生多個相位領先指示訊號及多個相位落後指示訊號；根據該多個相位領先指示訊號及該多個相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；偵測該至少一資料訊號與該多個時脈訊號中一時脈訊號的相位關係，以產生一偵測結果；以及根據該偵測結果來判斷該至少一資料訊號的相位改變方向是否與該多個時脈訊號中一時脈訊號的相位改變方向相反，並據以決定是否調整該最終相位領先指示訊號及一最終相位落後指示訊號。
100‧‧‧時脈與資料回復電路
110‧‧‧除頻器
112‧‧‧相位頻率偵測器
114、122‧‧‧電荷泵
120‧‧‧相位偵測器
130‧‧‧壓控震盪器
140‧‧‧解串器
211、212、213、214‧‧‧正反器
221、222‧‧‧同步電路
231、232、233、234‧‧‧反互斥或閘
241、242、243、244‧‧‧解多工器
250‧‧‧決定電路
260‧‧‧偵測電路
270‧‧‧正交時脈產生電路
410‧‧‧傳送器
420‧‧‧接收器
430‧‧‧傳輸線
710、720‧‧‧雙觸發的D型正反器
730‧‧‧互斥或閘
1000~1006、1100~1108‧‧‧步驟
C1、C2‧‧‧電容
R‧‧‧電阻
SW‧‧‧開關
第1圖為依據本發明一實施例之時脈與資料回復電路的示意圖。
第2圖為依據本發明一實施例之相位偵測器的示意圖。
第3圖，其為依據本發明一實施例之第2圖所示部分訊號的時序圖。
第4A圖為時脈與資料回復電路在測試時所使用的測試訊號的示意圖。
第4B圖為相位抖動調變的示意圖。
第5圖為先前技術與本發明在時脈訊號之相位追跡上的示意圖。
第6圖為實際上時脈訊號與資料訊號之間的相位關係的示意圖。
第7圖為依據本發明一實施例之偵測電路的示意圖。
第8圖為當資料訊號的速度開始大於兩倍時脈訊號時，偵測電路的操作示意圖。
第9圖為當資料訊號的速度開始小於兩倍時脈訊號時，偵測電路的操作示意圖。
第10圖為依據本發明一實施例之相位偵測方法的流程圖。
第11圖為依據本發明另一實施例之相位偵測方法的流程圖。
請參考第1圖，第1圖為依據本發明一實施例之時脈與資料回復電路100的示意圖。如第1圖所示，時脈與資料回復電路100包含有一除頻器110、一相位頻率偵測器112、一電荷泵114、一相位偵測器120、一電荷泵122、一壓控震盪器130、一解串器(Deserializer)140、一電阻R、兩個電容C1、C2、以及一開關SW。在本發明之實施例中，相位偵測器120為一數位相位偵測器(Bang-Bang Phase Detector，BBPD，(亦稱！！PD))，且時脈與資料回復電路100係應用於通用系列匯流排(Universal Serial Bus，USB)接收器中，但本發明不以此為限。
時脈與資料回復電路100的操作主要是接收資料訊號Din，並從資料訊號中取得時脈訊號，最後再藉由所取得的時脈訊號對資料訊號Din進行取樣等操作以產生回復後的資料訊號。詳細來說，在時脈與資料回復電路100的操作中，主要可操作在兩個模式，亦即鎖相迴路(Phase-Locked Loop，PLL)模式以及時脈與資料回復(CDR)模式，首先，時脈與資料回復電路100會操作在PLL模式以使得壓控震盪器130所產生的時脈訊號CLK能夠具有所需 的頻率，此時圖示的開關SW未導通，而除頻器110接收來自壓控震盪器130所產生的時脈訊號CLK並進行除頻操作，相位頻率偵測器112接著比較除頻後的時脈訊號與一參考時脈訊號Fref以產生比較結果至電荷泵114，而電荷泵114再根據此比較結果輸出電流，經由一電阻R、兩個電容C1、C2產生控制電壓至壓控震盪器130以調整壓控震盪器130所產生的時脈訊號CLK的頻率。透過這個迴路，可以使得壓控震盪器130產生的時脈訊號CLK具有所需的頻率。
接著，在完成頻率鎖定之後，除頻器110、相位頻率偵測器112及電荷泵114便不需要再進行操作，而此時時脈與資料回復電路100便會操作在CDR模式。在CDR模式中，圖示的開關SW會導通，而相位偵測器120會使用壓控震盪器130所產生的時脈訊號CLK來對資料訊號Din進行取樣，並根據取樣結果來產生一最終相位領先指示訊號以及一最終相位落後指示訊號，而電荷泵122與一電阻R根據該相位領先指示訊號及該相位落後指示訊號來產生一控制電壓至壓控震盪器130，以微調所產生之時脈訊號CLK的頻率，以盡可能地鎖定時脈訊號CLK與資料訊號Din的相位。透過這個迴路，相位偵測器120同時便可以使用適合的時脈訊號CLK來對資料訊號Din進行取樣，並將取樣結果(此取樣結果可視為回復後的資料訊號)傳送到解串器140中，而解串器140再根據時脈訊號FCLK將取樣結果降頻並轉換為平行資料以作為輸出資料Dout。需注意的是，由於時脈與資料回復電路100中各個元件的主要功能應為本領域具有通常知識者所熟知，因此，其細部操作在此不予贅述。
另外，為了方便以下說明，在本實施例中，資料訊號Din為差動訊號，且其頻率為5Gb/s，而壓控震盪器130則是產生四個具有相同頻率但相位分別為0度、90度、180度、270度的時脈訊號CLK，其中時脈訊號CLK 的頻率為2.5GHz，但本發明並不以此為限。此外，在以下的說明中，時脈與資料回復電路100係應用在USB 3.0的規格中，且根據USB 3.0的規範，資料使用8b/10b編碼技術，資料訊號Din中連續“1”或是連續“0”的個數不得超過五個。
請參考第2圖，第2圖為依據本發明一實施例之相位偵測器120的示意圖。如第2圖所示，相位偵測器120包含了多個取樣電路(在本實施例中，係為四個正反器211、212、213、214)、兩個同步電路221、222、包含四個反互斥或閘(XNOR Gate)231、232、233、234的一邏輯電路、四個解多工器(Demultiplexer，DEMUX)241、242、243、244、一決定電路250、一偵測電路260以及一正交時脈產生電路270。其中，在第2圖中，Din與DBin對應到第1圖所示的資料訊號Din，且DBin為Din的反相訊號；此外，CLK0、CLK90、CLK180、CLK270為壓控震盪器130所輸出且分別具有相位0度、90度、180度、270度的同頻率時脈訊號。
在相位偵測器120的操作中，首先，正反器211使用時脈訊號CLK0對資料訊號Din進行取樣、正反器212使用時脈訊號CLK90對資料訊號DBin進行取樣、正反器213使用時脈訊號CLK180對資料訊號Din進行取樣、以及正反器214使用時脈訊號CLK270對資料訊號DBin進行取樣。
接著，同步電路221使用時脈訊號CLK90的反相訊號，亦即時脈訊號CLK270，來將正反器211、212、213所輸出的取樣結果同步之後再輸出到後端的反互斥或閘231、232；且同步電路222使用時脈訊號CLK270的反相訊號，亦即時脈訊號CLK90，來將正反器211、213、214所輸出的取樣結果同步之後再輸出到後端的反互斥或閘233、234。
接著，反互斥或閘231、232根據正反器211、212、213所輸出的取樣結果來分別產生一個相位落後指示訊號及一個相位領先指示訊號，且反互斥或閘233、234根據正反器211、213、214所輸出的取樣結果來分別產生一個相位領先指示訊號及一個相位領先指示訊號。詳細來說，當輸入訊號Din在對應到時脈訊號CLK0、CLK90、CLK180的取樣點時的準位是“0”、“1”、“1”或是“1”、“0”、“0”時(正反器211、212、213所輸出的取樣結果分別為“0”、“0”、“1”或是“1”、“1”、“0”時)，則反互斥或閘231所輸出的相位落後指示訊號會是“1”，而反互斥或閘232所輸出的相位領先指示訊號則會是“0”，以表示時脈訊號CLK的相位落後於資料訊號Din；另一方面，當資料訊號Din在對應到時脈訊號CLK0、CLK90、CLK180的取樣點時的準位是“0”、“0”、“1”或是“1”、“1”、“0”時(正反器211、212、213所輸出的取樣結果分別為“0”、“1”、“1”或是“1”、“0”、“0”時)，則反互斥或閘231所輸出的相位落後指示訊號會是“0”，而反互斥或閘232所輸出的相位領先指示訊號則會是“1”，以表示時脈訊號CLK的相位領先於資料訊號Din。同樣地，反互斥或閘233、234的操作及其意義相同於上述有關於反互斥或閘231、232的敘述。
需注意的是，當輸入訊號Din在對應到時脈訊號CLK0、CLK90、CLK180的取樣點時的準位是“0”、“0”、“0”或是“1”、“1”、“1”時，此時正反器211、212、213所輸出的取樣結果分別為“0”、“1”、“0”或是“1”、“0”、“1”時，則反互斥或閘231、232的輸出會都是“0”，亦即代表了此時無法得知時脈訊號CLK與資料訊號Din之間的相位關係。
此外，第2圖所示的多個取樣電路(即圖示的正反器211、212、213、214)以及邏輯電路(即圖示的互斥或閘231、232、233、234)僅為一範例說明，在可以得到相同結果的情形下，多個取樣電路及邏輯電路可以採用其他的電路架構來實現，而這些設計上的變化均應隸屬於本發明的範疇。
接著，當資料訊號Din出現連續2至5個連續“1”或是連續“0”的個數，上述反互斥或閘231、232的輸出都是“0”，而導致此時無法得知時脈訊號CLK與資料訊號Din之間相位關係的問題，為了解決上述問題，解多工器241、242、243、244接著分別使用正交時脈產生電路270所產生的時脈訊號來對反互斥或閘231、232、233、234的輸出作解多工操作，以產生四個輸出相位領先指示訊號及四個輸出相位落後指示訊號，確保任何時間間隔均存在時脈訊號CLK與資料訊號Din之間的相位關係以使得時脈與資料回復電路100可以持續調整相位。
詳細來說，正交時脈產生電路270將時脈訊號CLK90降頻兩倍之後，產生兩個反相的時脈(在本實施例中，其頻率為1.25GHz)至解多工器241、242中，而正交時脈產生電路270將時脈訊號CLK270降頻兩倍之後，產生兩個反相的時脈(在本實施例中，其頻率為1.25Gb/s)至解多工器243、244中。接著，解多工器241接收來自反互斥或閘231所輸出的相位落後指示訊號，並進行解多工操作，以產生兩組頻率都是1.25Gb/s的輸出相位落後指示訊號Late1、Late2；接著，解多工器242接收來自反互斥或閘232所輸出的相位領先指示訊號，並進行解多工操作，以產生兩組頻率都是1.25Gb/s的輸出相位領先指示訊號Early1、Early2；解多工器243接收來自反互斥或閘233所輸出的相位落後指示訊號，並進行解多工操作，以產生兩組頻率都是1.25Gb/s的輸出相位落後指示訊號Late3、Late4；且解多工器244接收來自反互斥或閘234所輸出的相位領先指示訊號，並進行解多工操作，以產生兩組頻率都是1.25Gb/s的輸出相位領先指示訊號Early3、Early4。
接著，決定電路250根據輸出相位落後指示訊號Late1、Late2、Late3、Late4以及輸出相位領先指示訊號Early1、Early2、Early3、Early4來產生一最終 相位領先指示訊號Early_f及一最終相位落後指示訊號Late_f。在本實施例中，在每一時間點，只要輸出相位落後指示訊號Late1、Late2、Late3、Late4中有任一為“1”，則決定電路250便會將最終相位落後指示訊號Late_f輸出為“1”，而將最終相位領先指示訊號Early_f輸出為“0”；同樣地，只要輸出相位領先指示訊號Early1、Early2、Early3、Early4中有任一為“1”，則決定電路250便會將最終相位落後指示訊號Late_f輸出為“0”，而將最終相位領先指示訊號Early_f輸出為“1”。此外，在某些情形下，萬一在某個時間點，輸出相位落後指示訊號與輸出相位領先指示訊號同時有出現“1”的情形，則決定電路250可以不要輸出最終相位領先指示訊號Early_f及最終相位落後指示訊號Late_f，以避免錯誤。
為了更清楚描述第2圖電路的操作，請參考第3圖，其為依據本發明一實施例之第2圖所示部分訊號的時序圖。在第3圖中，係假設資料訊號Din依序為“011100110000011”，此時反互斥或閘231、232只有在圖示的標示“I”的時段才會輸出邏輯值為“1”的相位落後指示訊號，而其他時間點反互斥或閘231、232均無法判斷出相位領先/落後關係(亦即反互斥或閘231、232所輸出的相位落後/領先指示訊號均為“0”)；且此時反互斥或閘233、234只有在圖示的標示“II”、“III”、“IV”的時段才會輸出邏輯值為“1”的相位落後指示訊號，而其他時間點反互斥或閘233、234均無法判斷出相位領先/落後關係(亦即反互斥或閘233、234所輸出的相位落後/領先指示訊號均為“0”)。如第3圖所示，由於在某些時段，例如標示“I”、“II”之間的時段以及標示“IV”之後的時段...等等，反互斥或閘231、232與反互斥或閘233、234均無法判斷出相位領先/落後關係，因此，若是直接使用反互斥或閘231、232與反互斥或閘233、234的輸出來控制後端壓控震盪器130的操作，則會使得壓控震盪器130無法持續調整所輸出之時脈訊號的相位，因而拖延到時脈訊號相位校正的速度。
因此，藉由第2圖所示之解多工器241、242、243、244的降頻操作，其產生的輸出相位落後指示訊號Late1、Late2、Late3、Late4與輸出相位領先指示訊號Early1、Early2、Early3、Early4便可以涵蓋所有的時間點(如第3圖標示“I”、“II”、“III”、“IV”的時段分別對應到上述反互斥或閘231、232、233、234的輸出中標示“I”、“II”、“III”、“IV”的時段)，亦即不管在哪一個時段，決定電路250都可以接收到有關於“相位落後”的資訊，且所產生的最終相位落後指示訊號Late_f會持續地為“1”，以控制壓控震盪器130中電流控制震盪器(Current-Controlled Oscillator，ICO)的電流，使得ICO電流能夠持續地充電而使得壓控震盪器130可以持續調整所輸出之時脈訊號的相位，加速脈訊號相位校正的速度。另外，如第3圖標示，為方便表示ICO電流充/放電對壓控震盪器130內的ICO進行時脈頻率加快/減慢，正規化(normalized)ICO電流充電為“1”(時脈頻率加快)、電流放電為“-1”(時脈頻率減慢)與ICO電流不動作“0”(維持時脈頻率)。
此外，為了簡潔起見，第3圖中只繪示出正交時脈產生電路270所產生的其中一個時脈訊號，但本領域具有通常知識者應能了解到正交時脈產生電路270會產生其他相位的時脈訊號來對反互斥或閘231、232與反互斥或閘233、234進行解多工操作，以得到圖示的輸出相位落後指示訊號Late1、Late2、Late3、Late4與輸出相位領先指示訊號Early1、Early2、Early3、Early4。
請參考第4A圖，第4A圖為時脈與資料回復電路100在測試時所使用的測試訊號的示意圖。如第4A圖所示，由於時脈與資料回復電路100是製作於接收器420中，而來自傳送器410的資料訊號在經過傳輸線430之後會有訊號抖動/失真的情形發生，因此，為了測試時脈與資料回復電路100 是否具有足夠的能力將資料訊號回復，會使用一測試訊號來模擬有相位抖動的資料訊號，並在出廠前會將該測試訊號輸入到時脈與資料回復電路100中以測試其回復能力。第4A圖繪示了測試訊號的示意圖，其中圖示的DAXX、DBXX、DCXX、DDXX分別代表資料訊號的每一個位元，測試訊號的相位抖動調變Φin(t)(Phase Jitter Modulation)為一弦波狀，第4B圖則繪示了相位抖動調變的示意圖，其中該弦波狀的一個週期表示為TΦ，該弦波狀的調變頻率FΦ為資料訊號的相位抖動頻率(Data Jitter Frequency)，波峰波谷為資料訊號的相位抖動振幅(Data Jitter Amplitude)。資料抖動的頻率與振幅的單位分別為赫茲(Hz)與時間寬度(UI)，其中“UI”在此為資料訊號中一個位元的時間寬度(Unit Interval)。
請參考第5圖，其為先前技術與本發明在時脈訊號之相位追跡上的示意圖，其中第5圖中，係假設資料訊號的相位抖動頻率非常快，因此，時脈訊號的相位不可能完全追得上資料訊號的相位抖動變化，因此，理想上時脈訊號的轉動率(Slewing Rate)為圖示的直線形狀，亦即時脈訊號的相位變化為圖示的斜線狀。如上述在第2、3圖的內容所述，在先前技術中，由於有時候相位偵測器會無法得知時脈訊號與資料訊號之間的相位關係，而使得ICO電流無法持續充放電以供壓控震盪器130調整所輸出之時脈訊號的相位，因此，資料訊號與時脈訊號之間的相位差可能會超過0.5UI，造成相位偵測器誤判相位領先/落後的關係使得誤碼率下降(Bit Error Rate，BER)而無法達到最大的抖動性容忍度測試；反之，在本發明中，由於在任何時間點相位偵測器120都會輸出有關於相位領先/落後的資訊到後端，因此，ICO電流可以持續充放電以供壓控震盪器130調整所輸出之時脈訊號的相位，而使得資料訊號與時脈訊號之間的相位差會在0.5UI之內，進而可提升輸入資料訊號的相位抖動振幅以達到最大的抖動性容忍度測試。
如上所述，由於不管資料訊號的型樣如何，本發明的相位偵測器120都可以不間斷的輸出有關於相位領先/落後的資訊到後端，進而使得壓控震盪器130可以持續調整所輸出之時脈訊號的相位，因此，時脈訊號的相位會趨近於第5圖所示之理想上時脈訊號的相位，亦即時脈訊號的轉動率是獨立於資料本身的內容(Data Independent Clock Phase Slewing Rate)，因此可以加速脈訊號相位校正的速度，並在資料訊號的相位抖動頻率很高時一樣可以滿足測試要求。
需注意的是，在上述的實施例中，係假設時脈與資料回復電路100應用在USB 3.0的規格中，且根據USB 3.0的規範，資料訊號Din中連續“1”或是連續“0”的個數不得超過五個，因此，在相位偵測器120中只需要透過解多工器241、242、243、244將邏輯電路所輸出的相位領先/落後指示訊號再降頻2倍(亦即，解多工器241、242、243、244所輸出的每筆輸出相位領先/落後指示訊號的頻率為資料訊號Din頻率的四分之一)即可使得相位偵測器120都可以不間斷的輸出相位領先/落後的資訊到後端。然而，若是時脈與資料回復電路100在其他資料訊號Din中可以允許更多連續“1”或是連續“0”個數的規格中時，解多工器241、242、243、244可以將邏輯電路所輸出的相位領先/落後指示訊號降頻更多，以使得相位偵測器120可以不間斷的輸出相位領先/落後的資訊到後端。更詳細來說，假設解多工器241、242、243、244共輸出M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，且在本實施例中這些輸出相位領先/落後指示訊號的頻率為資料訊號Din頻率的(1/M)，則時脈與資料回復電路100可以應用在最多允許連續“1”或是連續“0”個數為(2*M-1)的規格中，以使得相位偵測器120可以不間斷的輸出相位領先/落後的資訊到後端。換句話說，當有一規格所允許的連續“1”或是連續“0”個數為K時，則解多工器241、242、243、244所輸出的相位領先/落後指示訊號的個數M必須要大於(K/2)，才可以使得相位偵測器120可以不間斷的輸出相位領 先/落後的資訊到後端，在本實施例中，由於M等於4，故K的值最高可以是7。
另一方面，在第5圖所示之本發明的時脈訊號與資料訊號之間的相位關係中，係為一理想狀態，而實際狀況則如第6圖所示，會因為第2圖所示的迴路延遲現象而造成在某一個時間點資料訊號的相位改變方向與時脈訊號的相位改變方向相反。因此，在第2圖所示的相位偵測器120中，另外使用了偵測電路260來用以偵測資料訊號Din與時脈訊號的相位關係，以產生一偵測結果Vcal，接著，決定電路250另根據偵測結果Vcal來判斷資料訊號Din的相位改變方向是否與時脈訊號的相位改變方向相反，並據以決定是否調整最終相位領先指示訊號Early_f及最終相位落後指示訊號Late_f。詳細來說，如第6圖所示，由於迴路延遲現象的因素，相位偵測器120原本所輸出的相位調整方向會和資料訊號的相位改變方向相反，亦即ICO電流的充放電會不符實際需求，而造成了資料訊號與時脈訊號之間的相位差可能會超過0.5UI，因此，透過偵測電路260所產生的偵測訊號Vcal，決定電路250可以在發現到資料訊號的相位改變方向與時脈訊號的相位改變方向相反時，強迫改變決定電路250的輸出，以避免第6圖所示之資料訊號與時脈訊號之間的相位差可能會超過0.5UI的情形發生。
詳細來說，請參考第7圖，第7圖為依據本發明一實施例之偵測電路260的示意圖。如第7圖所示，偵測電路260包含了兩個雙觸發的D型正反器710、720以及一互斥或閘(XOR Gate)730，其中D型正反器710使用資料訊號Din來對時脈訊號CLK0進行取樣，而D型正反器720使用資料訊號Din來對時脈訊號CLK90進行取樣，而互斥或閘730根據D型正反器710、720的取樣結果來產生偵測結果Vcal。
請繼續參考第8圖及第9圖，其中第8圖為當資料訊號的速度開始大於兩倍時脈訊號(CLK0、CLK90)時的示意圖，而第9圖為當資料訊號的速度開始小於兩倍時脈訊號時的示意圖。先就第8圖來說，在本實施例，由於當資料訊號的速度開始大於兩倍時脈訊號，亦即資料訊號的每一個位元寬度越來越小時，此時D型正反器710、720使用資料訊號Din來對時脈訊號CLK0、CLK90進行取樣的取樣結果會是相反的邏輯值，且互斥或閘730所輸出的偵測結果Vcal會是邏輯值“1”，以表示此時ICO電流應該是充電狀態，因此，若是此時相位偵測器120所輸出的相位調整方向是使得ICO電流是放電狀態，則決定電路250會強迫改變相位調整方向，以使得後端的ICO電流應該是充電狀態；同樣地，就第9圖來說，在本實施例，由於當資料訊號的速度開始小於兩倍時脈訊號，亦即資料訊號的每一個位元寬度越來越大時，此時D型正反器710、720使用資料訊號Din來對時脈訊號CLK0、CLK90進行取樣的取樣結果會是相同的邏輯值，且互斥或閘730所輸出的偵測結果Vcal會是邏輯值“0”，以表示此時ICO電流應該是放電狀態，因此，若是此時相位偵測器120所輸出的相位調整方向是使得ICO電流是充電狀態，則決定電路250會強迫改變相位調整方向，以使得後端的ICO電流應該是放電狀態。
如上所述，透過偵測電路260的操作，可以減少迴路延遲現象的影響。在資料訊號的高速相位抖動頻率及大相位抖動振幅的測試條件下，相位偵測器仍正常動作透過CDR校正時脈相位，使得資料訊號與時脈訊號之間的相位差在0.5UI以內，以達到最大的抖動性容忍度測試。同時需注意的是，第7~9圖中有關於偵測電路260的架構以及操作僅為一範例說明，偵測電路260亦可採用其他電路架構來實作，這些設計上的變化均應隸屬於本發明的範疇。
需注意的是，第2圖所示的相位偵測器120僅為一範例說明，而 非作為本發明的限制。在本發明之其他實施例中，第2圖中的偵測電路260可以自相位偵測器120中移除，亦即決定電路250僅依據解多工器241、242、243、244的輸出來產生最終相位領先指示訊號Early_f及最終相位落後指示訊號Late_f。而在本發明之另一實施例中，解多工器241、242、243、244以及正交時脈產生電路270可以自相位偵測器120中移除，而決定電路250則根據反互斥或閘231、232、233、234的輸出及偵測電路260的偵測結果Vcal來產生最終相位領先指示訊號Early_f及最終相位落後指示訊號Late_f。上述設計上的變化均應隸屬於本發明的範疇。
請參考第10圖，第10圖為依據本發明一實施例之相位偵測方法的流程圖。參考以上針對第2圖之相位偵測器120的敘述，相位偵測方法的流程如下所述。
步驟1000：分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果。
步驟1002：根據該多個取樣結果來產生N個相位領先指示訊號及N個相位落後指示訊號。
步驟1004：分別對該N個相位領先指示訊號及該N個相位落後指示訊號進行解多工操作，以分別產生M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，其中M大於N，M為N的正整數倍，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率低於該N個相位領先指示訊號及該N個相位落後指示訊號的頻率。
步驟1006：根據該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號。
請參考第11圖，第11圖為依據本發明另一實施例之相位偵測方 法的流程圖。參考以上針對第2圖之相位偵測器120的敘述，相位偵測方法的流程如下所述。
步驟1100：分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果。
步驟1102：根據該多個取樣結果來產生多個相位領先指示訊號及多個相位落後指示訊號。
步驟1104：根據該多個相位領先指示訊號及該多個相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號。
步驟1106：偵測該至少一資料訊號與該多個時脈訊號中一時脈訊號的相位關係，以產生一偵測結果。
步驟1108：根據該偵測結果來判斷該至少一資料訊號的相位改變方向是否與該多個時脈訊號中一時脈訊號的相位改變方向相反，並據以決定是否調整該最終相位領先指示訊號及一最終相位落後指示訊號。
簡要歸納本發明，在本發明的相位偵測器及相關的相位偵測方法中，係利用解多工器將相位領先/落後指示訊號降頻的方式，來使得相位偵測器可以不斷的產生相位領先/落後的資訊到後端的壓控震盪器，進而使得壓控震盪器可以持續調整所輸出之時脈訊號的相位，因此，由於相位偵測器不會因為資料訊號的型樣而無法產生相位領先/落後的資訊，故壓控震盪器所輸出的時脈訊號的轉動率是獨立於資料本身的內容，因此可以加速脈訊號相位校正的速度，並在測試訊號頻率很高時一樣可以滿足測試要求。此外，在另一實施例中，可以透過偵測電路的偵測結果來判斷相位偵測器所輸出的相位領先/落後的資訊是否有錯誤，以提前校正相位調整方向，避免資料訊號與時脈訊號的相位差過大。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
120‧‧‧相位偵測器
211、212、213、214‧‧‧正反器
221、222‧‧‧同步電路
231、232、233、234‧‧‧反互斥或閘
241、242、243、244‧‧‧解多工器
250‧‧‧決定電路
260‧‧‧偵測電路
270‧‧‧正交時脈產生電路

Claims (15)

  1. 一種相位偵測器，包含有：多個取樣電路，分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；一邏輯電路，耦接於該多個取樣電路，用以根據該多個取樣結果來產生N個相位領先指示訊號及N個相位落後指示訊號；多個解多工器(demultiplexer)，耦接於該邏輯電路，用以分別對該N個相位領先指示訊號及該N個相位落後指示訊號進行解多工操作，以分別產生M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，其中M大於N，M為N的正整數倍，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率低於該N個相位領先指示訊號及該N個相位落後指示訊號的頻率；以及一決定電路，耦接於該多個解多工器，用以根據該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；其中該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率係根據該至少一資料訊號中所能允許存在最多連續邏輯“1”或是最多連續邏輯“0”的個數所決定。
  2. 如申請專利範圍第1項所述之相位偵測器，其中該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率為該至少一資料訊號的頻率的(1/M)，且當該至少一資料訊號中所能允許存在最多連續邏輯“1”或是最多連續邏輯“0”的個數為K時，M為大於(K/2)的任意正整數。
  3. 如申請專利範圍第1項所述之相位偵測器，其中該多個取樣電路為四個 取樣電路，該多個時脈訊號為四個具有不同相位的時脈訊號，該至少一資料訊號的頻率為該多個時脈訊號的兩倍，N等於2，M等於4，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率為該至少一資料訊號的頻率的四分之一。
  4. 如申請專利範圍第1項所述之相位偵測器，另包含有：一偵測電路，用以偵測該至少一資料訊號與該多個時脈訊號中一時脈訊號的相位關係，以產生一偵測結果；以及其中該決定電路根據該偵測結果來判斷該至少一資料訊號的相位改變方向是否與該多個時脈訊號中一時脈訊號的相位改變方向相反，並據以決定是否調整該最終相位領先指示訊號及該最終相位落後指示訊號。
  5. 如申請專利範圍第4項所述之相位偵測器，其中該偵測電路利用該至少一資料訊號來對該多個時脈訊號中的兩個時脈訊號進行取樣，以產生該偵測結果。
  6. 一種相位偵測方法，包含有：分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；根據該多個取樣結果來產生N個相位領先指示訊號及N個相位落後指示訊號；分別對該N個相位領先指示訊號及該N個相位落後指示訊號進行解多工操作，以分別產生M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，其中M大於N，M為N的正整數倍，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率低於該N個相位領先指示訊號及該N個相位落後指示訊號的頻率；以及 根據該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；其中該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率係根據該至少一資料訊號中所能允許存在最多連續邏輯“1”或是最多連續邏輯“0”的個數所決定。
  7. 如申請專利範圍第6項所述之相位偵測方法，其中該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率為該至少一資料訊號的頻率的(1/M)，且當該至少一資料訊號中所能允許存在最多連續邏輯“1”或是最多連續邏輯“0”的個數為K時，M為大於(K/2)的任意正整數。
  8. 如申請專利範圍第6項所述之相位偵測方法，其中該多個時脈訊號為四個具有不同相位的時脈訊號，該至少一資料訊號的頻率為該多個時脈訊號的兩倍，N等於2，M等於4，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率為該至少一資料訊號的頻率的四分之一。
  9. 如申請專利範圍第6項所述之相位偵測方法，另包含有：偵測該至少一資料訊號與該多個時脈訊號中一時脈訊號的相位關係，以產生一偵測結果；以及根據該偵測結果來判斷該至少一資料訊號的相位改變方向是否與該多個時脈訊號中一時脈訊號的相位改變方向相反，並據以決定是否調整該最終相位領先指示訊號及該最終相位落後指示訊號。
  10. 如申請專利範圍第9項所述之相位偵測方法，其中產生該偵測結果的步驟包含有：該偵測電路利用該至少一資料訊號來對該多個時脈訊號中的兩個時脈訊 號進行取樣，以產生該偵測結果。
  11. 一種相位偵測方法，包含有：分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；根據該多個取樣結果來產生多個相位領先指示訊號及多個相位落後指示訊號；根據該多個相位領先指示訊號及該多個相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；偵測該至少一資料訊號與該多個時脈訊號中一時脈訊號的相位關係，以產生一偵測結果；以及根據該偵測結果來判斷該至少一資料訊號的相位改變方向是否與該多個時脈訊號中一時脈訊號的相位改變方向相反，並據以決定是否調整該最終相位領先指示訊號及該最終相位落後指示訊號。
  12. 如申請專利範圍第11項所述之相位偵測方法，其中產生該偵測結果的步驟包含有：該偵測電路利用該至少一資料訊號來對該多個時脈訊號中的兩個時脈訊號進行取樣，以產生該偵測結果。
  13. 一種相位偵測器，包含有：多個取樣電路，分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；一邏輯電路，耦接於該多個取樣電路，用以根據該多個取樣結果來產生多個相位領先指示訊號及多個相位落後指示訊號；一決定電路，耦接於該邏輯電路，用以根據該多個相位領先指示訊號及該 多個相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；以及一偵測電路，用以偵測該至少一資料訊號與該多個時脈訊號中一時脈訊號的相位關係，以產生一偵測結果；其中該決定電路根據該偵測結果來判斷該至少一資料訊號的相位改變方向是否與該多個時脈訊號中一時脈訊號的相位改變方向相反，並據以決定是否調整該最終相位領先指示訊號及該最終相位落後指示訊號。
  14. 一種相位偵測器，包含有：多個取樣電路，分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；一邏輯電路，耦接於該多個取樣電路，用以根據該多個取樣結果來產生N個相位領先指示訊號及N個相位落後指示訊號；多個解多工器(demultiplexer)，耦接於該邏輯電路，用以分別對該N個相位領先指示訊號及該N個相位落後指示訊號進行解多工操作，以分別產生M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，其中M大於N，M為N的正整數倍，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率低於該N個相位領先指示訊號及該N個相位落後指示訊號的頻率；以及一決定電路，耦接於該多個解多工器，用以根據該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；其中該多個取樣電路為四個取樣電路，該多個時脈訊號為四個具有不同相位的時脈訊號，該至少一資料訊號的頻率為該多個時脈訊號的兩倍，N等於2，M等於4，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率為該至少一資料訊號的頻率的四分之一。
  15. 一種相位偵測方法，包含有：分別使用不同相位的多個時脈訊號來對至少一資料訊號進行取樣操作，以產生多個取樣結果；根據該多個取樣結果來產生N個相位領先指示訊號及N個相位落後指示訊號；分別對該N個相位領先指示訊號及該N個相位落後指示訊號進行解多工操作，以分別產生M個輸出相位領先指示訊號及M個輸出相位落後指示訊號，其中M大於N，M為N的正整數倍，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率低於該N個相位領先指示訊號及該N個相位落後指示訊號的頻率；以及根據該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號來產生一最終相位領先指示訊號及一最終相位落後指示訊號；其中該多個時脈訊號為四個具有不同相位的時脈訊號，該至少一資料訊號的頻率為該多個時脈訊號的兩倍，N等於2，M等於4，且該M個輸出相位領先指示訊號及該M個輸出相位落後指示訊號的頻率為該至少一資料訊號的頻率的四分之一。
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