JP2015100017A - 位相比較回路およびクロックデータリカバリ回路 - Google Patents

Abstract

【課題】位相比較回路から出力するアップ信号、ダウン信号のパルス幅を十分に大きくとることができるとともに、入力されるクロック信号の位相を調整する。
【解決手段】周波数が同一、位相が所定角度ずつずれるように設定された調整前クロック信号が入力され、該調整前クロック信号の位相誤差を低減したクロック信号を生成するクロック調整部１１と、クロック信号のうちの一つのクロック信号と受信データとの位相差をそれぞれ検出して、位相を同期させるためのアップ用信号とダウン用信号を生成する複数の位相比較器１３ａ〜１３ｄと、を備え、位相比較器１３ａ〜１３ｄはそれぞれ、検出した位相差の時間に、所定の遅延時間を加算したパルス幅のアップ用信号とダウン用信号を生成する。
【選択図】図１

Description

本発明は、位相比較回路およびクロックデータリカバリ回路に関する。さらに詳述すると、受信データとクロック信号との位相差に応じてアップ信号、ダウン信号を出力する位相比較回路、および、この位相比較回路を用いたクロックデータリカバリ回路に関する。

シリアル通信においては、近年、ＵＳＢ３．０やＰＣＩ Ｅｘｐｒｅｓｓなどのデータレートが数百Ｍｂｐｓ（bits per second）〜数Ｇｂｐｓ程度の高速シリアル通信が主流となっている。

また、デジタル信号受信における３Ｒ機能（波形整形（reshaping）、タイミング再生（retiming）、識別再生（regenerating））の一つとして、クロックデータリカバリ（Clock Data Recovery、CDR）技術が知られている。クロックデータリカバリは、デジタル通信において、データにクロックが重畳されている伝送路上の信号を受信し（エンベデッドクロック方式）、クロックとデータを分離する機能である。

クロックデータリカバリ回路（ＣＤＲ回路）は、一般に、位相比較回路（ＰＤ）、チャージポンプ（ＣＰ）、電圧制御発振器（ＶＣＯ）、ループフィルタ（ＬＰＦ）等を備えて構成されている。このようなクロックデータリカバリ回路に用いる位相比較回路としては、例えば、ホッジ位相比較回路（Hogge Phase Detecor）が知られている。

クロックデータリカバリ回路にホッジ位相比較回路を用いる場合、データレートと同速のクロックが必要となる。したがって、高速シリアル通信において、例えば、４Ｇｂｐｓの信号を受信する場合には４ＧＨｚのクロックが必要となる。このように、データレートが速くなればなるほど速いクロックが必要となるため、高速化に対しては実装が難しいという問題があった。

特許文献１には、それぞれ、基準クロック信号の立ち下がりと、立ち上がりに同期して、入力信号を取り込む第１、および第２のレジスタ回路と、第１のレジスタ回路の入力端子と出力端子を２つの入力とする第１の排他的論理和回路と、第１、および第２のレジスタ回路の出力端子を２つの入力とする第２の排他的論理和回路と、第１の排他的論理和回路の出力の反転信号と、基準クロック信号の反転信号を２つの入力とする第１の論理積回路と、第２の排他的論理和回路の出力の反転信号と、基準クロック信号を２つの入力とする第２の論理積回路と、第１の排他的論理和回路の出力と基準クロック信号の反転信号を２つの入力信号とする第３の論理積回路と、第２および第３の論理積回路の出力を２つの入力とする論理和回路からなり、第１の論理積回路の出力を、第１の出力端子とし、論理和回路の出力を、第２の出力端子とし、第１と第２のレジスタ回路の入力端子を共通として、入力端子とした位相比較回路が開示されている。

この特許文献１では、高速なシリアル通信回路を実現するために、データ入力信号と、クロック信号の位相差情報を出力する位相検出回路において、データレートに対して半分の周期のクロック信号の立ち上がりタイミングと立ち下がりタイミングの両方でデータの取り込みを行うと同時に行うようにしたものである。したがって、例えば、データレートが４Ｇｂｐｓの場合、クロックは２ＧＨｚで取り込むことが可能である（ハーフレートの位相比較回路）。

しかしながら、従来のハーフレートの位相比較回路では、位相比較回路の出力であるアップ信号（ｕｐ信号）、ダウン信号（ｄｎ信号）のパルス幅が１ＵＩ（Unit Interval）以下となり、特に、位相同期時には０．５ＵＩとなってしまう。

したがって、例えば、データレートが４Ｇｂｐｓの場合には、パルス幅は１２５ｐｓとなる。このように、パルス幅が細くなると、製造プロセスやデバイスばらつきによっては、チャージポンプを駆動するまでパルス幅を正確に維持することが困難になり、位相同期精度が悪くなるという問題があった。

また、位相比較回路に入力するクロック信号には、周波数が同一で、位相が所定角度ずつずれるように設定された複数のクロック信号が用いられるが、デバイスばらつきや、レイアウト依存により位相誤差のあるクロックが入力されてしまうという問題があった。

そこで本発明は、位相比較回路から出力するアップ信号、ダウン信号のパルス幅を十分に大きくとることができるとともに、入力されるクロック信号の位相を調整することができる位相比較回路を提供することを目的とする。

かかる目的を達成するため、本発明に係る位相比較回路は、周波数が同一、位相が所定角度ずつずれるように設定された調整前クロック信号が入力され、該調整前クロック信号の位相誤差を低減したクロック信号を生成するクロック調整部と、前記クロック信号のうちの一つのクロック信号と受信データとの位相差をそれぞれ検出して、位相を同期させるためのアップ用信号とダウン用信号を生成する複数の位相比較器と、を備え、前記位相比較器はそれぞれ、検出した前記位相差の時間に、所定の遅延時間を加算したパルス幅のアップ用信号とダウン用信号を生成するものである。

本発明によれば、位相比較回路から出力するアップ信号、ダウン信号のパルス幅を十分に大きくとることができるとともに、入力されるクロック信号の位相を調整することができる。

位相比較回路の回路構成図である。 位相比較回路に入力される調整前クロック信号のタイミングチャートである。 クロック調整部の回路構成図である。 クロック調整部のクロック遅延部の回路構成図である。 クロック調整部のデータ取得部の回路構成図である。 受信データとクロック信号のタイミングについての説明図である。 クロック調整部で実行される遅延量の決定処理のフローチャートである。 位相比較回路のリセット生成部の回路構成図である。 リセット生成部の入力、出力信号のタイミングチャートである。 図９に示したタイミングチャートに出力遅延を示したタイミングチャートである。 位相比較回路の第１位相比較器の回路構成図である。 第１位相比較器の入力、出力信号のタイミングチャートである。 位相比較回路における第３位相比較器の回路構成図である。 第３位相比較器の入力、出力信号、アップ信号、ダウン信号のタイミングチャートである。 位相比較回路における第２位相比較器の回路構成図である。 位相比較回路における第４位相比較器の回路構成図である。 第２，第４位相比較器の入力、出力信号、アップ信号、ダウン信号のタイミングチャートである。 クロックデータリカバリ回路の回路構成図（１）である。 チャージポンプの回路構成図である。 ループフィルタの回路構成図である。 制御電圧保持部の回路構成図である。 電圧制御発振器の回路構成図である。 データサンプリング部の回路構成図である。 クロックデータリカバリ回路の回路構成図（２）である。 分周器の回路構成図である。 位相周波数比較器の回路構成図である。 アップ・ダウン選択器の回路構成図である。

以下、本発明に係る構成を図１から図２７に示す実施の形態に基づいて詳細に説明する。

本実施形態に係る位相比較回路は、周波数が同一、位相が所定角度ずつずれるように設定された調整前クロック信号（ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３）が入力され、該調整前クロック信号の位相誤差を低減したクロック信号（ｃｋ０，ｃｋ１,ｃｋ２,ｃｋ３）を生成するクロック調整部（クロック調整部１１）と、クロック信号のうちの一つのクロック信号と受信データ（ｄａｔａ）との位相差をそれぞれ検出して、位相を同期させるためのアップ用信号（ｕｐ）とダウン用信号（ｄｎ）を生成する複数の位相比較器（位相比較器１３ａ〜１３ｄ）と、を備え、位相比較器はそれぞれ、検出した位相差（Δｐｈ）の時間に、所定の遅延時間（ｔｄ）を加算したパルス幅のアップ用信号（ｕｐ＿ａ〜ｕｐ＿ｄ）とダウン用信号（ｄｎ＿ａ〜ｄｎ＿ｄ）を生成するものである。なお、括弧内は実施形態での符号、適用例を示す。

＜位相比較回路＞
［概要］
図１は、高速シリアル通信のクロックデータリカバリ回路に適用できる位相比較回路の一実施形態を示す回路構成図である。

図１に示す位相比較回路１０は、調整前クロック信号に基づいてクロック信号を生成するクロック調整部１１と、クロック信号に基づいてリセット信号を生成するリセット生成部１２と、受信データ、クロック信号、リセット信号に基づいて位相を同期させるためのアップ用信号とダウン用信号を生成する位相比較器１３ａ〜１３ｄ（ＰＤ＿Ａ〜ＰＤ＿Ｄ）と、アップ用信号に基づいてアップ信号を、ダウン用信号に基づいてダウン信号を生成するオア回路１４ａ〜１４ｄと、を備えている。

なお、クロック調整部１１において後述する位相調整がなされる前のクロック信号を「調整前クロック信号」と呼び、クロック調整部１１において位相調整がなされた後のクロック信号を単に「クロック信号」と呼ぶ。

位相比較回路１０には、受信データ（データ信号）ｄａｔａおよび調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３が入力され、アップ信号ｕｐ１，ｕｐ２およびダウン信号ｄｎ１，ｄｎ２が出力される。

ここで、受信データｄａｔａは２値化された受信データである。また、調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３は周波数がシリアル通信のデータレートの半分であり、それぞれ９０度ずつ位相がずれるように設定されたクロックである。

図２は、図１に示した位相比較回路１０に入力される調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３のタイミングチャートである。このタイミングチャートは、クロックの周期をＴとした場合、各調整前クロック信号でそれぞれ理想的にＴ／４ずつ位相がずれていることを示している。なお、クロックデータリカバリ回路において、クロックの周期Ｔはデータレートの２倍（すなわち、データの１ＵＩがＴ／２）となるように制御される。

［クロック調整部］
（概要）
クロック調整部１１には、位相がＴ／４周期ずつずれた４位相の調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３が入力される。クロック調整部１１では、クロックの位相調整がなされ、位相調整されたクロック信号ｃｋ０，ｃｋ１,ｃｋ２,ｃｋ３が出力される。

ここで、クロック調整部１１に入力される調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３は、理想的には、位相がＴ／４周期ずつずれた４位相のクロック信号であるが、実際には、デバイスばらつきや、レイアウト依存により位相誤差のあるクロックが入力されることが考えられる。そこで、本実施形態では、このような位相誤差のあるクロックが入力されることを想定して、クロック調整部１１において、各クロックの位相を調整し位相誤差を抑制するものである。

図３は、位相比較回路１０のクロック調整部１１の回路構成図である。クロック調整部１１は、クロック遅延部２０と、データ取得部２１と、データ保持部２２と、データ演算部２３と、を備えている。

クロック遅延部２０には、４位相の調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３と、データ演算部２３から出力される遅延設定値ｃｋ０＿ｄｅｌａｙ，ｃｋ１＿ｄｅｌａｙ，ｃｋ２＿ｄｅｌａｙ，ｃｋ３＿ｄｅｌａｙが入力され、各遅延設定値に応じて調整された４位相のクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３が出力される。

データ取得部２１には、調整された４位相のクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３と、受信データｄａｔａと、が入力され、受信データｄａｔａを各クロックでサンプリングした位相データｄ（ｄ０，ｄ１，ｄ２，ｄ３）と、取込クロックｃｋｓとが出力される。

データ保持部２２には、位相データｄと取込クロックｃｋｓが入力され、ある一定期間のデータを保持する。

データ演算部２３は、データ保持部２２に保持されたデータから、各クロック間の位相差に相当するデータを抽出し、理想値との誤差を算出して、遅延設定値ｃｋ０＿ｄｅｌａｙ，ｃｋ１＿ｄｅｌａｙ，ｃｋ２＿ｄｅｌａｙ，ｃｋ３＿ｄｅｌａｙを設定し、この遅延設定値をクロック遅延部２０に出力する。

（クロック遅延部）
図４は、クロック調整部１１のクロック遅延部２０の回路構成図である。クロック遅延部２０は、調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３のそれぞれに対し、クロック遅延回路２０ａ，２０ｂ，２０ｃ，２０ｄが設けられている。

各クロック遅延回路２０ａ〜２０ｄは、電流ＤＡＣ（デジタル−アナログ変換回路）Ｄ１，Ｄ２と、容量Ｃ１と、トランジスタＴ１，Ｔ２と、インバータＩ１を備えている。

電流ＤＡＣＤ１，Ｄ２は、遅延設定値ｃｋ０＿ｄｅｌａｙ，ｃｋ１＿ｄｅｌａｙ，ｃｋ２＿ｄｅｌａｙ，ｃｋ３＿ｄｅｌａｙによって設定された電流を流す。なお、遅延設定値は、例えば、４ｂｉｔとすることができる。この場合において、例えば、遅延設定値＝００００から１１１１に従って電流値が大きくなるとすると、遅延設定値＝００００のときが、クロックの遅延（例えば、ｃｋｉ０からｃｋ０への遅延）が最も大きくなり、遅延設定値＝１１１１のときが、クロックの遅延が最も小さくなる。このように、遅延設定値によって各クロックの遅延量を設定して、各クロック間の位相を調整することが可能となる。

（データ取得部）
図５は、クロック調整部１１のデータ取得部２１の回路構成図である。データ取得部２１は、フリップフロップＦＦ１〜ＦＦ１２とバッファＢ１とを備えている。

クロック遅延部２０において位相調整された４位相のクロック信号ｃｋ０，ｃｋ１，ｃｋ２，ｃｋ３が入力され、それぞれ１段目のＦＦ（ＦＦ１〜ＦＦ４）で受信データｄａｔａが取り込まれる。

その各データを、２段目のＦＦ（ＦＦ５〜ＦＦ８）ではクロック信号ｃｋ０とｃｋ２で取込み、３段目のＦＦ（ＦＦ９〜ＦＦ１２）では最終的にクロック信号ｃｋ０で取込み、ｃｋ０の同期の位相データｄ０，ｄ１，ｄ２，ｄ３として出力する。

また、取込クロックｃｋｓは、位相データｄ０，ｄ１，ｄ２，ｄ３同期用のクロックであり、クロック信号ｃｋ０から生成される。

（データ保持部）
図６は、受信データｄａｔａとクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３のタイミングについての説明図である。

図６に示すように理想状態では、ｃｋ０−ｃｋ１，ｃｋ１−ｃｋ２，ｃｋ２−ｃｋ３，ｃｋ３−ｃｋ０での各位相差はＴ／４である。受信データｄａｔａが、図６に示すタイミングで切り替わった場合、最初のｃｋ０では０、ｃｋ１は０、ｃｋ２は１、ｃｋ３は１を取得することになる。この位相データがｄ０，ｄ１，ｄ２，ｄ３として、００１１というデータとしてデータ保持部２２に保持されることとなる。

そして、保持されたデータでは、ｄ１＝０，ｄ２＝１であるため、この受信データｄａｔａの立ち上りエッジはｃｋ１−ｃｋ２の間にあることが判断できる。データ保持部２２では、ある一定期間のこのようなデータを保持するため、データ演算部２３にて、受信データｄａｔａの立ち上りエッジがどのクロック位相間に多くあるかというデータを集計することが可能となる。なお、本実施形態では、データの立ち上りエッジを用いているが、立ち下がりエッジがどのクロック位相間にあるかを収集するようにしても良い。

（データ演算部）
次いで、データ演算部２３では、データ保持部２２にて保持された所定期間のデータから受信データｄａｔａの立ち上りエッジ位置を集計する。

ここでは、前提条件として、受信データｄａｔａとクロック信号ｃｋ０，ｃｋ１，ｃｋ２，ｃｋ３は同期しておらず、非同期関係であり、周波数が微妙にずれているものとする。また、受信データｄａｔａは１０１０の連続パターンであり、クロックの周期をＴとすると、受信データｄａｔａの１ＵＩは、約Ｔ／２とする（完全にＴ／２ではない）。その場合には、受信データｄａｔａの立ち上りエッジ位置は、各クロック位相差が理想的にＴ／４であれば、各位相間に均等に振り分けられると考えられる。すなわち、例えば、受信データを１００回取得した場合には、それぞれの位相間ｃｋ０−ｃｋ１，ｃｋ１−ｃｋ２，ｃｋ２−ｃｋ３，ｃｋ３−ｃｋ０に約２５回ずつ受信データｄａｔａの立ち上りエッジがくることになる。換言すれば、検出された立ち上がりエッジが各位相間で２５回ずつであれば、４位相クロックの位相差は理想的な状態に近いということが推測できる。

データ演算部２３では、この原理を使用し、クロックの遅延量を決定するものである。図７は、クロック調整部１１で実行される遅延量の決定処理のフローチャートである。なお、遅延設定値ｃｋ０＿ｄｅｌａｙ，ｃｋ１＿ｄｅｌａｙ，ｃｋ２＿ｄｅｌａｙ，ｃｋ３＿ｄｅｌａｙを総称して、遅延設定値ｃｋ＊＿ｄｅｌａｙと記す。

遅延設定値の初期値として、ｃｋ＊＿ｄｅｌａｙ＝１０００とする（Ｓ１０１）。この状態において、データ取得部２１においてデータを取得し、データ保持部２２でデータを保持する（Ｓ１０２）。

データ演算部２３は、予め設定された一定期間のデータが取得できた段階で、データ保持部２２で保持された所定期間の受信データｄａｔａについてのエッジ位置を集計する（Ｓ１０３）。

ここで、例えば、全取得データ数（受信データｄａｔａのエッジ数）をＮｄａｔａとした場合、理想的な各位相間のエッジ数は、上述のように、Ｎｄａｔａ／４となる。

また、実際の各位相間のエッジ数を、Ｎ０（ｃｋ０−ｃｋ１），Ｎ１（ｃｋ１−ｃｋ２），Ｎ２（ｃｋ２−ｃｋ３），Ｎ３（ｃｋ３−ｃｋ０）とする。そうすると、それぞれの誤差はＮ０−Ｎｄａｔａ／４，Ｎ１−Ｎｄａｔａ／４，Ｎ２−Ｎｄａｔａ／４，Ｎ３−Ｎｄａｔａ／４で表される。割合で表すとＮ０／Ｎｄａｔａ−１／４，Ｎ１／Ｎｄａｔａ−１／４，Ｎ２／Ｎｄａｔａ−１／４，Ｎ３／Ｎｄａｔａ−１／４で表すことができる。

データ演算部２３では、この誤差の割合に対して、閾値αを設定しておき誤差判定を行う（Ｓ１０４）。閾値αを、例えば０.０５（５％）と設定した場合、すべて０.０５以下であれば（Ｓ１０４：Ｙｅｓ）、その時点で遅延設定値ｃｋ＊＿ｄｅｌａｙの値は設定完了となる（Ｓ１０５）。

しかしながら、実際には、図６に示すようにクロックが製造ばらつきやレイアウト依存により位相誤差を持つためばらついた結果となる。例えば、図６に示すようにクロックがばらついて閾値αを上回った場合には、遅延設定値を変更して、再度データ取得を行うようにする（Ｓ１０４：Ｎｏ）。

遅延設定値の変更方法は、図６ではＮ０がＮｄａｔａ／４より小さく、Ｎ１はＮｄａｔａ／４より大きく、Ｎ２はＮｄａｔａ／４より大きく、Ｎ３はＮｄａｔａ／４より小さくなるため、Ｎｄａｔａ／４より小さい場合には後半クロックを遅らせる方向（図６の例では、ｃｋ１を遅らせる（ｄｄ１）（ｃｋ０は固定）)、Ｎｄａｔａ／４より大きい場合には後半クロックを進める方向（図６の例ではｃｋ２，ｃｋ３を進める（ｄｄ２，ｄｄ３）)に、遅延設定値を±１とするようにする。この手順を繰り返すことにより最終的に位相誤差の閾値α以下になった時点で設定完了となる（Ｓ１０５）。

このようにして遅延設定値が決定され、調整前クロック信号ｃｋｉ０，ｃｋｉ１,ｃｋｉ２,ｃｋｉ３は、遅延設定値に応じて調整された４位相のクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３とすることができる。

［リセット生成部］
リセット生成部１２には、クロック調整部１１にて位相調整された４位相のクロック信号（ｃｋ０，ｃｋ１,ｃｋ２,ｃｋ３）が入力される（図１）。リセット生成部１２は、入力されたクロック信号（ｃｋ０，ｃｋ１,ｃｋ２,ｃｋ３）に基づいて、２倍の周期の８つのリセット信号（ｒｓｔ＿ａ０，ｒｓｔ＿ａ１，ｒｓｔ＿ｂ０，ｒｓｔ＿ｂ１，ｒｓｔ＿ｃ０，ｒｓｔ＿ｃ１，ｒｓｔ＿ｄ０，ｒｓｔ＿ｄ１）を生成して出力する。なお、それぞれリセット信号（ａ０，ａ１，ｂ０，ｂ１，ｃ０，ｃ１，ｄ０，ｄ１）とも記す。

図８は、位相比較回路１０のリセット生成部１２の回路構成図である。また、図９は、リセット生成部１２の入力信号、出力信号のタイミングチャートである。リセット生成部１２は、図８に示すように、８つのフリップフロップＦＦ１〜ＦＦ８と、２つのインバータＩ１，Ｉ２と、を備えている。リセット生成部１２では、クロック信号ｃｋ１とｃｋ３をそれぞれ２分周し、ｃｋ０とｃｋ２で取り直している。

ここで、クロック信号（ｃｋ０，ｃｋ１,ｃｋ２,ｃｋ３）は、それぞれ９０度（Ｔ／４）ずつ位相がずれたクロックであるので、リセット信号ｒｓｔ＿ａ０とリセット信号ｒｓｔ＿ａ１はＴ／４周期の位相がずれている。同様に、リセット信号ｒｓｔ＿ｂ０とリセット信号ｒｓｔ＿ｂ１、リセット信号ｒｓｔ＿ｃ０とリセット信号ｒｓｔ＿ｃ１、リセット信号ｒｓｔ＿ｄ０とリセット信号ｒｓｔ＿ｄ１、は、それぞれＴ／４周期の位相がずれている。また、リセット信号ｒｓｔ＿ａ０とリセット信号ｒｓｔ＿ｂ０、リセット信号ｒｓｔ＿ｃ０とリセット信号ｒｓｔ＿ｄ０、はそれぞれＴ／２周期の位相がずれている。

ところで実際に回路を実装した場合には、フリップフロップＦＦ１〜ＦＦ８の出力遅延（ｃｋ ｔｏ Ｑ）はゼロとはならないため、デバイスに応じた出力遅延ｔｄが現れる。

図１０は、図９に示したタイミングチャートにおいてフリップフロップの出力遅延ｔｄが生じる場合を示したタイミングチャートである。各リセット信号（ｒｓｔ＿ａ０，ｒｓｔ＿ａ１，ｒｓｔ＿ｂ０，ｒｓｔ＿ｂ１，ｒｓｔ＿ｃ０，ｒｓｔ＿ｃ１，ｒｓｔ＿ｄ０，ｒｓｔ＿ｄ１）がクロック信号（ｃｋ０，ｃｋ１,ｃｋ２,ｃｋ３）からｔｄ分遅れていることを示している。

［位相比較器］
（第１位相比較器）
４つの位相比較器ＰＤ＿Ａ（第１位相比較器１３ａ），ＰＤ＿Ｂ（第２位相比較器１３ｂ），ＰＤ＿Ｃ（第３位相比較器１３ｃ），ＰＤ＿Ｄ（第４位相比較器１３ｄ）の構成は共通し、それぞれ入力される信号が異なる。位相比較器ＰＤ＿Ａ，ＰＤ＿Ｂ，ＰＤ＿Ｃ，ＰＤ＿Ｄには、それぞれ受信データｄａｔａと、クロック信号ｃｋ０，ｃｋ２と、対応するリセット信号が入力され、それぞれアップ信号とダウン信号を出力する。

図１１は、位相比較回路１０における位相比較器ＰＤ＿Ａの回路構成図である。この位相比較器ＰＤ＿Ａには、受信データｄａｔａと、クロック信号ｃｋ０，ｃｋ２と、リセット信号ｒｓｔ＿ａ０，ｒｓｔ＿ａ１が入力され、アップ用信号ｕｐ＿ａとダウン用信号ｄｎ＿ａを出力する。

この位相比較器ＰＤ＿Ａは、５つのフリップフロップＦＦ１〜ＦＦ５と、ＮＡＮＤ（否定論理積）回路Ｎと、ＸＯＲ（排他的論理和）回路Ｘと、を備えている。

５つのフリップフロップのうちフリップフロップＦＦ５は立下りエッジで動作するフリップフロップであり、また、他の４つのフリップフロップＦＦ１〜ＦＦ４はリセット付フリップフロップである。リセット付フリップフロップＦＦ１〜ＦＦ４は、リセット時ハイレベルの出力となる。

図１２は、位相比較器ＰＤ＿Ａの入力信号、出力信号のタイミングチャートである。ここでは、受信データｄａｔａの一例として、データパターンが入力されている。受信データｄａｔａはクロック信号ｃｋ０，ｃｋ２のそれぞれの立ち上がりエッジで取り込むことになり、受信データｄａｔａのエッジとクロック信号ｃｋ０，ｃｋ２のそれぞれの立ち上がりエッジとの位相差はΔｐｈ（位相差の時間）となっている。

また、リセット信号ｒｓｔ＿ａ０とリセット信号ｒｓｔ＿ａ１に関し、リセット生成部１２におけるフリップフロップＦＦ３,ＦＦ１の出力遅延ｔｄが発生していることを示している。

なお、出力されるアップ用信号ｕｐｂ＿ａ１，ｕｐｂ＿ａ２やダウン用信号ｄｎｂ＿ａ１，ｄｎｂ＿ａ２についても、フリップフロップＦＦ１〜ＦＦ４の出力遅延が発生するが、ここでは図示は省略する。

次に、アップ用信号ｕｐ＿ａの生成方法について説明する。図１２に示すように、リセット信号ｒｓｔ＿ａ０がハイの状態で、かつ、クロック信号ｃｋ２がローの状態の時に、受信データｄａｔａが立ち上がるか、もしくは立ち下がると、アップ用信号ｕｐ＿ａが生成される。受信データｄａｔａが立ち上がった場合は、アップ用の出力信号ｕｐｂ＿ａ１が立ち下がり、リセット信号ｒｓｔ＿ａ０がローになる（リセットがかかる）ことで、アップ用信号ｕｐｂ＿ａ１は立ち上がる。なお、受信データｄａｔａの立ち上がりエッジおよび立下りエッジを、受信データｄａｔａの遷移エッジという。

すなわち、受信データｄａｔａの立ち上がりからリセット信号ｒｓｔ＿ａ０の立ち下がりまでの期間（位相差の時間＋所定の遅延時間）（Δｐｈ＋ｔｄ）をアップ用信号ｕｐｂ＿ａ１のパルス幅として取り出すものである。

また、リセット信号ｒｓｔ＿ａ０がハイの状態で、かつ、クロック信号ｃｋ２がローの状態の時に、受信データｄａｔａが立ち下がった場合は、アップ用の出力信号ｕｐｂ＿ａ２が立ち下がり、リセット信号ｒｓｔ＿ａ０がローになる（リセットがかかる）ことで、アップ用信号ｕｐｂ＿ａ２は立ち上がる。

すなわち、受信データｄａｔａの立ち下がりからリセット信号ｒｓｔ＿ａ０の立ち下がりまでの期間（位相差の時間＋所定の遅延時間）（Δｐｈ＋ｔｄ）をアップ用信号ｕｐｂ＿ａ２のパルス幅として取り出すものである。

このようにして生成したアップ用信号ｕｐｂ＿ａ１とアップ用信号ｕｐｂ＿ａ２の否定論理積をとることでアップ用信号ｕｐ＿ａを生成する。

アップ用信号ｕｐ＿ａは、リセット信号ｒｓｔ＿ａ０がハイの状態で、かつクロック信号ｃｋ２がローの状態の時に、受信データｄａｔａが立ち上がるかもしくは立ち下がった場合に、その受信データｄａｔａの遷移エッジからリセット信号ｒｓｔ＿ａ０の立ち下がりまでの期間（Δｐｈ＋ｔｄ）がパルス幅として検出される。

次に、ダウン用信号ｄｎ＿ａの生成方法について説明する。先ず、受信データｄａｔａをクロック信号ｃｋ０で取り込むことでクロック信号ｃｋ０ｏ＿ａを生成する。また、リセット信号ｒｓｔ＿ａ１がハイの状態で、クロック信号ｃｋ２が立ち上がったときにｃｋ０o＿aを取り込むことで、ダウン用信号ｄｎｂ＿ａ１を生成し、受信データｄａｔａを取り込むことでダウン用信号ｄｎｂ＿ａ２を生成する。また、リセット信号ｒｓｔ＿ａ１が立ち下がることでダウン用信号ｄｎｂ＿ａ１，ｄｎｂ＿ａ２はそれぞれハイとなる。そして、ダウン用信号ｄｎｂ＿ａ１とダウン用信号ｄｎｂ＿ａ２の排他的論理和をとることで、ダウン用信号ｄｎ＿ａを生成する。

すなわち、リセット信号ｒｓｔ＿ａ１がハイの期間で、クロック信号ｃｋ０の立ち上がりからクロック信号ｃｋ２の立ち上がりまでの間に受信データｄａｔａが変化した場合にはダウン用信号ｄｎ＿ａが検出される。

図１２に示すように、その期間は０．５ＵＩ＋ｔｄとなる。なお、図９においてはリセット信号ｒｓｔ＿ａ０とリセット信号ｒｓｔ＿ａ１との位相差はＴ／４として表しているが、クロックデータリカバリ回路において、受信データとクロック信号の周波数が同期している状態では、１ＵＩ＝Ｔ／２となるので、ここでは０．５ＵＩと記している。

（第３位相比較器）
図１３は、位相比較回路１０における位相比較器ＰＤ＿Ｃの回路構成図である。位相比較器ＰＤ＿Ｃは、リセット信号としてリセット信号ｒｓｔ＿ｃ０とｒｓｔ＿ｃ１が入力されることを除き、図１１に示した位相比較器ＰＤ＿Ａと同じ構成である。

位相比較器ＰＤ＿Ｃは、アップ用信号ｕｐｂ＿ｃ１とアップ用信号ｕｐｂ＿ｃ２の否定論理積をとることでアップ用信号ｕｐ＿ｃを生成する。また、ダウン用信号ｄｎｂ＿ｃ１とダウン用の出力信号ｄｎｂ＿ｃ２の排他的論理和をとることで、ダウン用信号ｄｎ＿ｃを生成する。

図１４は、位相比較器ＰＤ＿Ｃの入力信号、出力信号と、位相比較器ＰＤ＿Ａの出力信号と、位相比較回路１０からの出力であるアップ信号ｕｐ１とダウン信号ｄｎ１のタイミングチャートである。

受信データｄａｔａとクロック信号ｃｋ０，ｃｋ２の関係は図１２に示したタイミングチャートに示したものと同様であり、受信データｄａｔａのエッジとクロック信号ｃｋ０，ｃｋ２の立ち上がりエッジは、常にΔｐｈずれた状態となっている。

クロック信号ｃｋ２がローの期間において、受信データｄａｔａのエッジがある場合に、アップ用信号ｕｐ＿ａとダウン用信号ｄｎ＿ａとして検出されていないところで、アップ用信号ｕｐ＿ｃ，とダウン用信号ｄｎ＿ｃとして検出されている。すなわち、クロック信号ｃｋ２がローの期間において、位相比較器ＰＤ＿Ａでエッジを検出する期間と位相比較器ＰＤ＿Ｃでエッジを検出する期間は交互に入れ変わっている。

そして、第１オア回路１４ａにてアップ用信号ｕｐ＿ａとアップ用信号ｕｐ＿ｃの論理和（ＯＲ）をとることでアップ信号ｕｐ１を生成し、第３オア回路１４ｃにてダウン用信号ｄｎ＿ａとダウン用信号ｄｎ＿ｃの論理和（ＯＲ）をとることでダウン信号ｄｎ１を生成する。ここで、アップ信号ｕｐ１のパルス幅はΔｐｈ＋ｔｄであり、ダウン信号ｄｎ１のパルス幅は０．５ＵＩ＋ｔｄである。

クロックデータリカバリ回路においては、受信データとクロック信号の位相同期の過程において、アップ信号ｕｐ１とダウン信号ｄｎ１のパルス幅が等しくなるように制御される。また、位相同期した状態ではΔｐｈ＋ｔｄ＝０．５ＵＩ＋ｔｄとなり、Δｐｈ＝０．５ＵＩとなるため、クロック信号ｃｋ０とクロック信号ｃｋ２の立ち上がりエッジの中間に、受信データｄａｔａのエッジがくるように制御されることになる。

したがって、クロックデータリカバリ回路においては、受信データをクロック信号で検出する際に、受信データのエッジからクロック信号のエッジへのマージンが最大となるため、データ復元エラーを最も起きにくくすることができ、通信の信頼性を高めることが可能となる。

（第２位相比較器）
図１５は、位相比較回路１０における位相比較器ＰＤ＿Ｂの回路構成図である。位相比較器ＰＤ＿Ｂは、リセット信号としてリセット信号ｒｓｔ＿ｂ０とｒｓｔ＿ｂ１が入力されること、および、クロック信号ｃｋ０とクロック信号ｃｋ２の入力が逆となること、を除き、図１１に示した位相比較器ＰＤ＿Ａと同じ構成である。

位相比較器ＰＤ＿Ｂは、アップ用信号ｕｐｂ＿ｂ１とアップ用信号ｕｐｂ＿ｂ２の否定論理積をとることでアップ用信号ｕｐ＿ｂを生成する。また、ダウン用信号ｄｎｂ＿ｂ１とダウン用の出力信号ｄｎｂ＿ｂ２の排他的論理和をとることで、ダウン用信号ｄｎ＿ｂを生成する。

（第４位相比較器）
図１６は、位相比較回路１０における位相比較器ＰＤ＿Ｄの回路構成図である。位相比較器ＰＤ＿Ｄは、リセット信号としてリセット信号ｒｓｔ＿ｄ０とｒｓｔ＿ｄ１が入力されることを除き、図１５に示した位相比較器ＰＤ＿Ｂと同じ構成である。

位相比較器ＰＤ＿Ｄは、アップ用信号ｕｐｂ＿ｄ１とアップ用信号ｕｐｂ＿ｄ２の否定論理積をとることでアップ用信号ｕｐ＿ｄを生成する。また、ダウン用信号ｄｎｂ＿ｄ１とダウン用の出力信号ｄｎｂ＿ｄ２の排他的論理和をとることで、ダウン用信号ｄｎ＿ｄを生成する。

図１７は、位相比較器ＰＤ＿Ｂと位相比較器ＰＤ＿Ｄの入力信号、出力信号と、位相比較回路１０からの出力であるアップ信号ｕｐ２とダウン信号ｄｎ２とのタイミングチャートである。

受信データｄａｔａとクロック信号ｃｋ０,ｃｋ２との関係は、図１４に示したタイミングミンチャートと同様である。アップ用信号ｕｐ＿ｂ，ｕｐ＿ｄとダウン用信号ｄｎ＿ｂ，ｄｎ＿ｄの生成方法も同等であるが、位相比較器ＰＤ＿Ａ，ＰＤ＿Ｄとはクロック信号ｃｋ０とクロック信号ｃｋ２の接続が逆のため、クロック信号ｃｋ０がローの期間に受信データｄａｔａのエッジがある場合に検出している。

また、第２オア回路１４ｂにてアップ用信号ｕｐ＿ｂとアップ用信号ｕｐ＿ｄの論理和（ＯＲ）をとることで、アップ信号ｕｐ２を生成し、第４オア回路１４ｄにてダウン用信号ｄｎ＿ｂとダウン用信号ｄｎ＿ｄの論理和（ＯＲ）をとることでダウン信号ｄｎ２を生成している。そのパルス幅はアップ信号ｕｐ２がΔｐｈ＋ｔｄであり、ダウン信号ｄｎ２が０.５ＵＩ＋ｔｄである。

クロックデータリカバリ回路においては、受信データとクロック信号の位相同期の過程において、アップ信号ｕｐ２とダウン信号ｄｎ２のパルス幅が等しくなるように制御される。また、位相同期した状態ではΔｐｈ＋ｔｄ＝０.５ＵＩ＋ｔｄとなり、Δｐｈ＝０.５ＵＩとなるため、クロック信号ｃｋ２とクロック信号ｃｋ０の立ち上がりエッジの中間に受信データｄａｔａのエッジが来るように制御されることになる。

したがって、クロックデータリカバリ回路においては、受信データをクロック信号で検出する際に、受信データのエッジからクロック信号のエッジへのマージンが最大となるため、データ復元エラーを最も起きにくくすることができ、通信の信頼性を高めることが可能となる。

このように、本実施形態に係る位相比較回路では、位相比較器ＰＤ＿Ａ〜ＰＤ＿Ｄにおけるアップ信号、ダウン信号を生成する方法として、受信データとクロック信号の位相差を直接検出するのではなく、クロック信号から生成されるリセット信号と、受信データ、クロック信号のそれぞれの位相差をパルス幅として検出している。

このため、アップ信号ｕｐとダウン信号ｄｎのパルス幅を細くしすぎることなく適切に確保することが可能となり、また、デバイスばらつきや温度、電源電圧に応じたパルス幅を確保することが可能となる。また、アップ信号ｕｐとダウン信号ｄｎのパルス幅を維持することができるため、高い位相同期精度を実現することができる。

なお、デバイスがｓｌｏｗであって、温度が高く、電源電圧が低い場合は出力遅延ｔｄが長くなるため、パルス幅が広くなる。逆に、デバイスがｆａｓｔで、温度が低く、電源電圧が高い場合は出力遅延ｔｄが短くなりパルス幅は狭くなるが、その場合は、後段のデバイス動作も速くなるため問題とならない。

このように、高速シリアル通信のクロックデータリカバリ回路に用いる位相比較回路において、位相比較回路の出力であるアップ信号ｕｐとダウン信号ｄｎのパルス幅をデバイスの速度性能以上に細くしないことで位相同期精度を改善することが可能となる。

また、位相比較回路で使用する多相クロックの位相が、デバイスばらつきやレイアウト依存によってその位相間隔が理想値からずれると位相同期精度が悪化してしまうが、初期化時などにその多相クロックの位相を調整して理想値に近づける調整をすることにより位相同期精度を改善することができる。また、位相比較回路のクロックの位相誤差を低減することで、データ復元エラーが起きにくく通信の信頼性を高めることが可能となる。

＜クロックデータリカバリ回路（１）＞
［概要］
図１８は、位相比較回路１０を備えたクロックデータリカバリ回路３０の回路構成図である。クロックデータリカバリ回路３０は、位相比較回路１０と、チャージポンプ３１と、ループフィルタ３２と、制御電圧保持部３３と、電圧制御発振器（ＶＣＯ）３４と、データサンプリング部３５と、を備えている。

位相比較回路１０と、チャージポンプ３１と、ループフィルタ３２と、制御電圧保持部３３と、電圧制御発振器３４と、により負帰還回路が構成され、受信データｄａｔａとクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３の位相が同期するように、位相比較回路１０とデータサンプリング部３５とが制御される。

データサンプリング部３５では、受信データｄａｔａを位相同期したクロック信号ｃｋ０,ｃｋ２でサンプリングし、クロック信号（復元クロック信号）ｃｋ０に同期させて復元データ（クロックデータリカバリデータ）である２ｂｉｔのデータｃｄｒｄａｔａ［１：０］を出力する。

［チャージポンプ］
図１９は、チャージポンプ３１の回路構成図である。上述のように、位相比較回路１０ではアップ信号ｕｐとダウン信号ｄｎがそれぞれ２つ（ｕｐ１，ｕｐ２，ｄｎ１，ｄｎ２）生成されるため、通常のチャージポンプ３１が２つ組み合わされた構成となっている。チャージポンプ３１から出力電圧（出力信号）ｃｐｏｕｔが出力される。

なお、図１９に示すチャージポンプ３１は、インバータを備えているが、チャージポンプ３１の構成はこれに限るものではない。従来の位相比較回路からのアップ信号ｕｐおよびダウン信号ｄｎでは、信号が細くなった場合に、インバータを通過した際にパルス幅を正確に維持することが困難となり、最悪の場合パルスが消滅してしまうこともありえるが、本実施形態では、適切なパルス幅を確保できるため、パルスが消滅することがない。

［ループフィルタ］
図２０は、ループフィルタ３２の回路構成図である。ループフィルタ３２は、一般的によく使用されるフィルタの構成であり、抵抗ＲとキャパシタＣｚ,Ｃｐから構成される。抵抗ＲとキャパシタＣｚ,Ｃｐの定数により、クロックデータリカバリ回路３０のループ帯域を設定している。ループフィルタ３２は、チャージポンプ３１から出力される出力電圧（出力信号）ｃｐｏｕｔを平滑して出力電圧（制御信号）ｌｆｏｕｔを出力する。

［制御電圧保持部］
図２１は、制御電圧保持部３３の回路構成図である。制御電圧保持部３３はオペアンプＯＰ１と、スイッチＳ１，Ｓ２，Ｓ３と、電圧を保持する容量Ｃ１と、インバータＩ１と、を備え、ループフィルタ３２の出力である制御信号ｌｆｏｕｔと、クロック位相調整選択信号ｐｈｃａｌが入力される。

制御電圧保持部３３では、通常動作時（ｐｈｃａｌ＝Ｌ）のときは、スイッチＳ1，Ｓ２がオン、出力電圧ｌｆｏｕｔと制御電圧保持部３３から出力される出力電圧ｖｃｏｎｔが導通するとともに、出力電圧ｌｆｏｕｔの電位と同電位が容量Ｃ１に蓄えられる。容量Ｃ１はある一定期間電位を保てる程度の比較的大きな容量が必要である。

一方、位相比較回路１０にてクロック位相調整を行う間は位相調整時（ｐｈｃａｌ＝Ｈ）とする。この位相調整時では、スイッチＳ１とＳ２はオフ、Ｓ３がオン状態となる。

この場合、容量Ｃ１に蓄えられた出力電圧ｌｆｏｕｔの電位を、出力電圧ｖｃｏｎｔに与えることになる。出力電圧ｖｃｏｎｔが一定電位で動作することになるので、クロックデータリカバリ回路３０はオープンループとなり受信データｄａｔａに追従しなくなる。このため、クロック信号と受信データｄａｔａは、周波数は略同じで、非同期となる。

このクロック位相調整を行う期間（ｐｈｃａｌ＝Ｈ）としては、例えば、通信のリンクアップ時（初期化時）に行うことが好ましい。通常、最初に送信機Ｔｘと受信機Ｒｘの周波数同期を行うため、その期間に送信機Ｔｘが１０１０の連続データを出力している間に、一度、クロックデータリカバリ回路３０として周波数同期してから位相調整を行う期間（ｐｈｃａｌ＝Ｈ）に入る処理とすることができる。このように、位相調整終了後に通常の通信に入ることで、より信頼性の高い通信を可能とすることができる。

［電圧制御発振器］
図２２は、電圧制御発振器（ＶＣＯ）３４の回路構成図である。位相比較回路１０では、９０度ずつ位相のずれた４相のクロック信号が必要となるためリング型ＶＣＯとなっている。この電圧制御発振器３４は、制御電圧保持部３３から出力される出力電圧ｖｃｏｎｔであるアナログ制御電圧を入力することで、その出力電圧ｖｃｏｎｔに応じた周波数で発振してクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３を出力する。なお、制御電圧保持部３３を備えない構成の場合、ループフィルタ３２から出力される出力電圧（制御信号）ｌｆｏｕｔを電圧制御発振器３４の入力（ｖｃｏｎｔ）とすればよい。

［データサンプリング部］
図２３は、データサンプリング部３５の回路構成図である。データサンプリング部３５は、４つのフリップフロップＦＦ１〜ＦＦ４を備え、位相比較回路１０で受信データｄａｔａに位相同期されたクロック信号ｃｋ０,ｃｋ２で、受信データｄａｔａをサンプリングする。サンプリングされた受信データｄａｔａは、クロック信号ｃｋ０に同期し直しされてクロックデータリカバリデータｃｄｒｄａｔａ０，ｃｄｒｄａｔａ１として出力される。

このように、本実施形態に係るクロックデータリカバリ回路３０では、受信データｄａｔａとクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３が位相同期されることにより、アップ信号ｕｐとダウン信号ｄｎのパルス幅が等しくなるように制御される。したがって、位相同期した状態ではΔｐｈ＋ｔｄ＝０.５ＵＩ＋ｔｄとなり、Δｐｈ＝０.５ＵＩとなるため、クロック信号ｃｋ０とクロック信号ｃｋ２の立ち上がりエッジの中間に受信データｄａｔａのエッジがくるように制御されることになる。

すなわち、データサンプリング部３５において、受信データｄａｔａをクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３で検出する際に、受信データｄａｔａのエッジからクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３のエッジへのマージンを大きくする（最大とする）ことができるため、データ復元エラーを最も起きにくくすることができ、通信の信頼性を高めることが可能となる。

＜クロックデータリカバリ回路（２）＞
図２４は、位相比較回路１０を備えたクロックデータリカバリ回路４０の他の例を示す回路構成図である。

このクロックデータリカバリ回路４０は、位相比較回路１０と、チャージポンプ３１と、ループフィルタ３２と、制御電圧保持部３３と、電圧制御発振器（ＶＣＯ）３４と、データサンプリング部３５と、分周器４１と、位相周波数比較器４２と、アップ・ダウン選択器（ＵＰ・ＤＮ選択器）４３と、を備えるものである。なお、位相比較回路１０、チャージポンプ３１、ループフィルタ３２、制御電圧保持部３３、電圧制御発振器（ＶＣＯ）３４、データサンプリング部３５、については、図１８に示したクロックデータリカバリ回路３０と同様であるため、説明は省略する。

図１８に示したクロックデータリカバリ回路３０のように、位相比較回路を用いたクロックデータリカバリ回路では、一般に周波数引き込み能力が弱い。そこで、図２４に示すクロックデータリカバリ回路４０では、位相周波数比較器４２のループを追加することにより、周波数引き込み時は位相周波数比較器４２を使用し、周波数引き込み後の位相同期時に位相比較回路１０を使用することで、周波数引き込み能力の向上を図ったものである。

受信データとクロック信号の周波数が同期したことを示す信号をｆｌｏｃｋとしている。ここで、周波数同期期間は、データとして１ＵＩごとに反転する信号(１０１０・・・）を送信するように通信のシーケンスを規定する必要がある。

［分周器］
図２５は、分周器４１の回路構成図である。分周器４１では、フリップフロップＦＦ１とインバータＩ１とによって、クロック信号ｃｋ０を２分周して分周クロック信号ｃｋ＿ｄｉｖを生成する。また、フリップフロップＦＦ２とインバータＩ２とで受信データｄａｔａを２分周して分周受信データｄａｔａ＿ｄｉｖを生成する。

［位相周波数比較器］
図２６は、位相周波数比較器４２の回路構成図である。位相周波数比較器４２は、フリップフロップＦＦ１，ＦＦ２と、ＮＡＮＤ（否定論理積）回路Ｎと、から構成されている。

位相周波数比較器４２は、分周器４１から出力される分周クロック信号ｃｋ＿ｄｉｖと、分周データｄａｔａ＿ｄｉｖと、が入力され、分周クロック信号ｃｋ＿ｄｉｖと分周データｄａｔａ＿ｄｉｖの立ち上がりエッジの差をアップ差信号ｕｐ＿ｐｆｄとして生成し、その立下りエッジの差をダウン差信号ｄｎ＿ｐｆｄとして生成して、それぞれ出力する。

ここで、データレートが速い場合を想定し、クロックとデータを分周した分周クロック信号ｃｋ＿ｄｉｖと分周データｄａｔａ＿ｄｉｖを入力としているが、動作速度として問題がなければクロックとデータをそのままの周波数で入力しても良い。なお、フリップフロップＦＦ１，ＦＦ２はリセットが入力された時（ｒｂ＝ローの時）の出力はローとなる。

［アップ・ダウン選択器］
図２７は、アップ・ダウン選択器４３の回路構成図である。アップ・ダウン選択器４３は、４つのマルチプレクサＭ１〜Ｍ４を備えている。

アップ・ダウン選択器４３は、受信データｄａｔａとクロック信号ｃｋ０,ｃｋ１,ｃｋ２,ｃｋ３の周波数が同期したことを示す周波数ロック信号ｆｌｏｃｋに応じて、位相比較回路１０の出力か、位相周波数比較器４２の出力のいずれかを選択している。なお、位相周波数比較器４２の出力はアップ差信号ｕｐ＿ｐｆｄとダウン差信号ｄｎ＿ｐｆｄしかないため、アップ信号ｕｐ２およびダウン信号ｄｎ２用のマルチプレクサＭ２，Ｍ４にはｇｎｄ（ローレベル）を入力している。

以上説明したクロックデータリカバリ回路４０では、さらに、位相周波数比較器４２のループを追加することにより、周波数引き込み時は位相周波数比較器４２を使用し、周波数引き込み後の位相同期時に位相比較回路１０を使用することを可能として、周波数引き込み範囲を広くすることができる。

尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。

上記実施形態では、位相比較回路１０として４つの位相比較器ＰＤ＿Ａ〜ＰＤ＿Ｄを備え、４つのクロック信号の位相差を９０度にしているが、必ずしも４つである必要はない。クロック信号の位相差は、（３６０度／位相比較器数）となれば良い。例えば、６つの位相比較器を用いる場合、クロック信号は６つとなり、そのクロック信号の位相差は６０度となる。

１０ 位相比較回路
１１ クロック調整部
１２ リセット生成部
１３ａ 位相比較器ＰＤ＿Ａ（第１位相比較器）
１３ｂ 位相比較器ＰＤ＿Ｂ（第２位相比較器）
１３ｃ 位相比較器ＰＤ＿Ｃ（第３位相比較器）
１３ｄ 位相比較器ＰＤ＿Ｄ（第４位相比較器）
１４ａ 第１オア回路（第１論理和回路）
１４ｂ 第２オア回路（第２論理和回路）
１４ｃ 第３オア回路（第３論理和回路）
１４ｄ 第４オア回路（第４論理和回路）
２０ クロック遅延部
２０ａ〜２０ｄ クロック遅延回路
２１ データ取得部
２２ データ保持部
２３ データ演算部
３０，４０ クロックデータリカバリ回路
３１ チャージポンプ
３２ ループフィルタ
３３ 制御電圧保持部
３４ 電圧制御発振器
３５ データサンプリング部
４１ 分周器
４２ 位相周波数比較器
４３ アップ・ダウン選択器

特許第３１９６７２５号公報

Claims (9)

1. 周波数が同一、位相が所定角度ずつずれるように設定された調整前クロック信号が入力され、該調整前クロック信号の位相誤差を低減したクロック信号を生成するクロック調整部と、
   前記クロック信号のうちの一つのクロック信号と受信データとの位相差をそれぞれ検出して、位相を同期させるためのアップ用信号とダウン用信号を生成する複数の位相比較器と、を備え、
   前記位相比較器はそれぞれ、検出した前記位相差の時間に、所定の遅延時間を加算したパルス幅のアップ用信号とダウン用信号を生成することを特徴とする位相比較回路。
2. 周波数が同一、位相が所定角度ずつずれるように設定された調整前クロック信号が入力され、該調整前クロック信号の位相誤差を低減したクロック信号を生成するクロック調整部と、
   前記クロック信号が入力され、各クロック信号に基づいて、位相が所定角度ずつずれた複数のリセット信号を生成するリセット生成部と、
   受信データ、所定のクロック信号、所定のリセット信号を入力して、位相を同期させるためのアップ用信号とダウン用信号を生成する複数の位相比較器と、
   所定の位相比較器から出力されるアップ用信号と他の所定の位相比較器から出力されるアップ用信号との論理和をそれぞれアップ信号として、または、所定の位相比較器から出力されるダウン用信号と他の所定の位相比較器から出力されるダウン用信号との論理和をそれぞれダウン信号として生成する複数の論理和回路と、を備え、
   前記位相比較器はそれぞれ、受信データの遷移エッジと前記リセット信号の立ち下がりエッジの時間差を前記アップ信号のパルス幅として生成し、前記アップ信号のパルス幅が生成される場合に前記クロック信号の立ち上がりエッジと他の前記リセット信号の立ち下がりエッジの時間差を前記ダウン信号のパルス幅として生成することを特徴とする位相比較回路。
3. 前記クロック調整部は、
   遅延設定値に従って前記調整前クロック信号を遅延させて、前記クロック信号を生成するクロック遅延部と、
   前記受信データおよび前記クロック信号が入力され、位相データと取込クロックを生成するデータ取得部と、
   前記位相データおよび前記取込クロックが入力され、所定期間保持するデータ保持部と、
   前記データ保持部に保持された前記位相データおよび前記取込クロックに基づいて、前記遅延設定値を演算して出力するデータ演算部と、
   を備えることを特徴とする請求項１または２のいずれかに記載の位相比較回路。
4. 周波数が同一、位相が９０度ずれるように設定された調整前クロック信号ｃｋｉ０，ｃｋｉ１，ｃｋｉ２，ｃｋｉ３が入力され、該調整前クロック信号の位相誤差を低減したクロック信号ｃｋ０，ｃｋ１，ｃｋ２，ｃｋ３を生成するクロック調整部と、
   前記クロック信号が入力され、該クロック信号に基づいて、リセット信号ａ０，ａ１，ｂ０，ｂ１，ｃ０，ｃ１，ｄ０，ｄ１を生成するリセット生成部と、
   受信データと前記クロック信号ｃｋ０，ｃｋ２と、前記リセット信号ａ０，ａ１と、が入力され、位相を同期させるためのアップ用信号ｕｐ＿ａとダウン用信号ｄｎ＿ａを生成する第１位相比較器と、
   前記受信データと前記クロック信号ｃｋ０，ｃｋ２と、前記リセット信号ｂ０，ｂ１と、が入力され、アップ用信号ｕｐ＿ｂとダウン用信号ｄｎ＿ｂを生成する第２位相比較器と、
   前記受信データと前記クロック信号ｃｋ０，ｃｋ２と、前記リセット信号ｃ０，ｃ１が入力され、アップ用信号ｕｐ＿ｃとダウン用信号ｄｎ＿ｃを生成する第３位相比較器と、
   前記受信データと前記クロック信号ｃｋ０，ｃｋ２と、前記リセット信号ｄ０，ｄ１が入力され、アップ用信号ｕｐ＿ｄとダウン用信号ｄｎ＿ｄを生成する第４位相比較器と、
   前記アップ用信号ｕｐ＿ａ，ｕｐ＿ｃが入力され、論理和をアップ信号ｕｐ１として生成する第１論理和回路と、
   前記アップ用信号ｕｐ＿ｂ，ｕｐ＿ｄが入力され、論理和をアップ信号ｕｐ２として生成する第２論理和回路と、
   前記ダウン用信号ｄｎ＿ａ，ｄｎ＿ｃが入力され、論理和をダウン信号ｄｎ１として生成する第３論理和回路と、
   前記ダウン用信号ｄｎ＿ｂ，ｄｎ＿ｄが入力され、論理和をダウン信号ｄｎ２として生成する第４論理和回路と、を備えることを特徴とする位相比較回路。
5. 前記第１位相比較器は、前記受信データの遷移エッジと前記リセット信号ａ０の立ち下がりエッジの時間差を前記アップ用信号ｕｐ＿ａのパルス幅として生成するとともに、前記アップ用信号ｕｐ＿ａのパルス幅が生成される場合に、前記クロック信号ｃｋ２の立ち上がりエッジと前記リセット信号ａ１の立ち下がりエッジの時間差を前記ダウン用信号ｄｎ＿ａのパルス幅として生成し、
   前記第２位相比較器は、前記受信データの遷移エッジと前記リセット信号ｂ０の立ち下がりエッジの時間差を前記アップ用信号ｕｐ＿ｂのパルス幅として生成するとともに、前記アップ用信号ｕｐ＿ｂのパルス幅が生成される場合に、前記クロック信号ｃｋ０の立ち上がりエッジと前記リセット信号ｂ１の立ち下がりエッジの時間差を前記ダウン用信号ｄｎ＿ｂのパルス幅として生成し、
   前記第３位相比較器は、前記受信データの遷移エッジと前記リセット信号ｃ０の立ち下がりエッジの時間差を前記アップ用信号ｕｐ＿ｃのパルス幅として生成するとともに、前記アップ用信号ｕｐ＿ｃのパルス幅が生成される場合に、前記クロック信号ｃｋ２の立ち上がりエッジと前記リセット信号ｃ１の立ち下がりエッジの時間差を前記ダウン用信号ｄｎ＿ｃのパルス幅として生成し、
   前記第４位相比較器は、前記受信データの遷移エッジと前記リセット信号ｄ０の立ち下がりエッジの時間差を前記アップ用信号ｕｐ＿ｄのパルス幅として生成するとともに、前記アップ用信号ｕｐ＿ｄのパルス幅が生成される場合に、前記クロック信号ｃｋ０の立ち上がりエッジと前記リセット信号ｄ１の立ち下がりエッジの時間差を前記ダウン用信号ｄｎ＿ｄのパルス幅として生成することを特徴とする請求項４に記載の位相比較回路。
6. 受信データにクロック信号が重畳されている伝送路上の信号を受信し、クロック信号と受信データを分離するクロックデータリカバリ回路において、
   請求項１から５までのいずれかに記載の位相比較回路を備えることを特徴とするクロックデータリカバリ回路。
7. 請求項１から３までのいずれかに記載の位相比較回路と、
   該位相比較回路から出力される前記アップ信号および前記ダウン信号が入力され、入力された信号のパルス幅に応じた出力信号を生成するチャージポンプと、
   前記出力信号が入力され、該出力信号の電圧に応じた制御信号を生成するループフィルタと、
   前記制御信号が入力され、該制御信号に応じた周波数のクロック信号を生成する電圧制御発振器と、
   前記クロック信号および受信データが入力され、復元データと復元クロック信号を生成するデータサンプリング部と、を備えることを特徴とするクロックデータリカバリ回路。
8. 前記ループフィルタが出力する制御信号およびクロック位相調整選択信号が入力されて、前記位相比較回路の動作状況に応じて、前記電圧制御発振器に入力する前記制御信号を生成する制御電圧保持部を備えることを特徴とする請求項７に記載のクロックデータリカバリ回路。
9. 前記受信データおよび前記クロック信号が入力され、該クロック信号を分周した分周クロック信号と、前記受信データを分周した分周データと、を生成する分周器と、
   前記分周クロック信号および前記分周データが入力され、前記分周クロック信号および前記分周データの立ち上りエッジの差をアップ差信号として、立下りエッジの差をダウン差信号として生成する位相周波数比較器と、
   前記アップ差信号と前記ダウン差信号と、前記位相比較回路から出力される前記アップ信号と前記ダウン信号と、前記受信データと前記クロック信号の周波数とが同期したことを示す周波数ロック信号と、が入力され、前記アップ差信号と前記ダウン差信号、または、前記アップ信号と前記ダウン信号、を選択して出力するアップ・ダウン選択器と、を備え、
   前記アップ・ダウン選択器からの出力が前記チャージポンプへ入力されることを特徴とする請求項７または８のいずれかに記載のクロックデータリカバリ回路。

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