TWI555337B - 相位偵測器、時脈與資料回復電路、以及相關之控制方法 - Google Patents

相位偵測器、時脈與資料回復電路、以及相關之控制方法 Download PDF

Info

Publication number
TWI555337B
TWI555337B TW104129329A TW104129329A TWI555337B TW I555337 B TWI555337 B TW I555337B TW 104129329 A TW104129329 A TW 104129329A TW 104129329 A TW104129329 A TW 104129329A TW I555337 B TWI555337 B TW I555337B
Authority
TW
Taiwan
Prior art keywords
correction data
phase correction
clock signal
sample
signal
Prior art date
Application number
TW104129329A
Other languages
English (en)
Other versions
TW201711397A (zh
Inventor
翁孟澤
李俊毅
Original Assignee
晨星半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 晨星半導體股份有限公司 filed Critical 晨星半導體股份有限公司
Priority to TW104129329A priority Critical patent/TWI555337B/zh
Priority to US15/018,012 priority patent/US9673795B2/en
Application granted granted Critical
Publication of TWI555337B publication Critical patent/TWI555337B/zh
Publication of TW201711397A publication Critical patent/TW201711397A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/026—Input circuits comprising logic circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

相位偵測器、時脈與資料回復電路、以及相關之控制方法
本發明係關於相位偵測器，尤其是關於使用於時脈與資料回復(clock and data recovery，CDR)電路中的非同步相位偵測器。
當資料流由光學或是無線信號接收器所接收時，是非同步且有雜訊的信號，為了進行後續的信號處理，需先從資料流中將時序的資訊(如：時脈)萃取出來，才能夠進行同步的運作；此外，資料本身也需要經過時序重建(retimed)，才能將信號傳輸時所產生的抖動(jitter)消除，為了完成前述的時脈的萃取與資料時序的重建，CDR電路被廣泛地使用於光學或是無線信號接收器中。
圖一顯示一資料流之資料眼圖(data eye patterns)以及幾個取樣時間點(sampling instants)。圖二則顯示一Alexander相位偵測器的輸出規則。依據一本地時脈信號，一Alexander相位偵測器分別在取樣時間點A、B、C，對帶有一資料流之一輸入信號，以大約該輸入信號之一符號速度的兩倍速，進行超取樣(oversampling)，分別產生信號樣本DA、DB、DC。為了傳輸速度的考量，輸入信號一般是採用不歸零(Non Return to Zero，NRZ)編碼。當本地時脈信號跟資料流之時序大約同步時，取樣時間點A、B、C彼 此相距半個符號週期，且取樣時間點B大約會位於資料眼睛圖中的兩眼之間的交越點附近。舉例來說，如果信號樣本DA、DB與DC分別為邏輯上的0、0、1時，代表取樣時間點B早於資料眼睛圖中的兩眼之間的交越點。因此，如同圖二所表示的，Alexander相位偵測器的輸出，應該使本地時脈信號的時脈頻率fCLK變慢，以使之後的取樣時間點B逼近交越點。
圖二也顯示了信號樣本DA與DB的前互斥或運算結果，以及信號樣本DB與DC的後互斥或運算結果。當前互斥或運算結果與後互斥或運算結果為0與1時，本地時脈信號的時脈頻率fCLK應該變慢。當前互斥或運算結果與後互斥或運算結果為0與0時，表示信號樣本一直都是一樣的邏輯值，無法得知交越點跟取樣時間點B的先後關係，因此本地時脈信號的時脈頻率維持不變。當前互斥或運算結果與後互斥或運算結果為1與0時，本地時脈信號的時脈頻率應該變快。當前互斥或運算結果與後互斥或運算結果為1與1時，表示有兩個交越點出現於取樣時間點A與C之間，這樣的狀態基本上不應該發生，此時，時脈頻率fCLK，可以隨電路設計者的定義而反應。
本發明之實施例揭示有一相位偵測器，其用以產生並提供數個相位更正資料至一時脈產生器，以提供一本地時脈信號。該相位偵測器包含有一資料取樣器以及一數位邏輯電路。該資料取樣器依據該本地時脈信號以及一反相本地時脈信號，以一符號速度(symbol rate)的兩倍速，提供數個信號樣本。該等信號樣本包含有至少一第一符號樣本以及一第二符號樣本。該第二符號樣本發生晚於該第一符號樣本一符號週期。該信號樣本另包含有一內插樣本，發生於該第一與第二符號樣本之間。該數位邏輯電 路比較該第一符號樣本與該內插樣本，以產生一前相位更正資料，以及比較該第二符號樣本與該內插樣本，以產生一後相位更正資料。相較於該後相位更正資料，該前相位更正資料比較早被產生。該本地時脈信號與該反相本地時脈信號的相位大致相反。
本發明之實施例揭示有一種適用於一時脈產生器的控制方法。該時脈產生器提供一本地時脈信號以及一反相本地時脈信號，彼此的相位大致相反。該控制方法依據該本地時脈信號以及該反相本地時脈信號，以一符號速度的兩倍速，對一資料流(data stream)進行取樣，以提供數個信號樣本。該信號樣本包含有至少一第一符號樣本以及一第二符號樣本。該第二符號樣本發生晚於該第一符號樣本一符號週期，該信號樣本另包含有一內插樣本，發生於該第一與第二符號樣本之間。該控制方法比較該第一符號樣本與該內插樣本，以產生一前相位更正資料；比較該第二符號樣本與該內插樣本，以產生一後相位更正資料；以該前相位更正資料影響該時脈產生器，以調整該本地時脈信號；以及，以該後相位更正資料影響該時脈產生器，以調整該本地時脈信號。該前相位更正資料比起該後相位更正資料，早影響該時脈產生器。
10‧‧‧CDR電路
11‧‧‧Alexander相位偵測器
12、14、16、18、20、22‧‧‧D正反器
24、26‧‧‧多路輸出選擇器
28‧‧‧D正反器
30、32‧‧‧互斥或閘
40‧‧‧時脈產生器
42‧‧‧電壓控制震盪器
44‧‧‧電流幫浦
45、46、47‧‧‧正反器
60‧‧‧CDR電路
61‧‧‧Alexander相位偵測器
62、64‧‧‧D正反器
66‧‧‧互斥或閘
68、70‧‧‧D正反器
72、74‧‧‧多路輸出選擇器
76、78‧‧‧除頻器
80‧‧‧時脈產生器
82‧‧‧電壓控制震盪器
84‧‧‧電流幫浦
100‧‧‧控制方法
102、104、106、108、110、112、114、116‧‧‧步驟
A、B、C‧‧‧取樣時間點
CC_L0、CC_L1、CC_E0、CC_E1‧‧‧定電流源
CLK、CLKB‧‧‧本地時脈信號
CLK_DIV2、CLKB_DIV2‧‧‧本地降頻時脈信號
C_LOOP‧‧‧電容
D0、D1、D2...‧‧‧符號樣本
DD0、DD1、DD2...‧‧‧類比符號
DA、DB、DC‧‧‧信號樣本
BUF、CRS、DATA、EARLY0、EARLY1、ER、LATE0、LATE1、LT、SA、SB、SC、SD、SYM‧‧‧信號端
L0、L1、L2...‧‧‧前相位更正資料
fCLK‧‧‧時脈頻率
E0、E1、E2...‧‧‧後相位更正資料
GND‧‧‧接地線
TSYMBOL‧‧‧符號週期
VCC‧‧‧高電壓源
VTCL‧‧‧控制電壓
X0、X1、X2...‧‧‧內插樣本
圖一顯示一資料流之資料眼圖。
圖二則顯示一Alexander相位偵測器的輸出規則。
圖三A顯示了一種習知的CDR電路。
圖三B舉例說明一多路輸出選擇器。
圖四舉例說明圖三A的電路操作時的信號時序。
圖五顯示了依據本發明之一實施例的CDR電路。
圖六舉例說明圖五的電路操作時的信號時序。
圖七舉例顯示圖五之電流幫浦範例。
圖八A擷取顯示圖四中的一部分。
圖八B擷取圖六中的一部分。
圖九顯示依據本發明實施例的一種控制方法。
圖三A顯示了一種習知的CDR電路10，包含有Alexander相位偵測器11、多路輸出選擇器24、26、以及時脈產生器40。圖三B舉例說明一多路輸出選擇器。圖四舉例說明圖三A的電路操作時的信號時序。
如同圖四所顯示的，在DATA端的一資料流依序帶有類比符號DD0、DD1...，每個類比符號大約持續出現有一符號週期TSYMBOL。符號週期TSYMBOL的倒數則稱為符號速度(symbol rate)。本地時脈信號CLK與CLKB彼此相位相反(或是相差180度)，本地時脈信號CLK與CLKB的時脈頻率大約等於該資料流中的符號速度。本地時脈信號CLK的每個上升緣大約出現於每個類比符號出現之符號週期的中間，而本地時脈信號CLKB的每個上升緣大約出現在兩兩類比符號切換之交越點附近。
請參閱圖三A與圖四。D正反器12與14一起作為資料取樣器，對DATA端上的資料信號進行取樣。D正反器12在本地時脈信號CLK的上升緣進行取樣，而在SC端產生依序產生符號樣本D0、D1...。因此D正反器12可以視為一符號取樣器。類似的，D正反器14在本地時脈信號CLKB的 上升緣進行取樣，而在SD端產生依序產生內插樣本X0、X1...。因此D正反器14可以視為一交錯取樣器。舉例來說，當本地時脈信號CLK的上升緣出現時，如果DATA端的類比信號大於一臨界值，那D正反器12就產生一個邏輯值為1的符號樣本；反之，如果DATA端的類比信號小於該臨界值，那D正反器12就產生一個邏輯值為0的符號樣本。符號樣本與內插樣本都是對DATA端上的資料信號進行取樣所產生的信號樣本。一旦本地時脈信號CLK跟DATA端的資料流之時序同步時，符號樣本D0、D1...大約就是類比符號DD0、DD1...與一臨界值比較的結果。符號樣本D1產生的時間晚於符號樣本D0產生的時間，大約有一符號週期TSYMBOL。
如同圖三A與圖四所顯示的，在本地時脈信號CLK的上升緣出現時，D正反器16與18分別將在SC端上的符號樣本以及SD端上的內插樣本，分別栓鎖在SA端與SB端。互斥或閘30比較SA端上的符號樣本與SB端上的內插樣本，提供前相位更正資料。在本地時脈信號CLK的上升緣出現時，D正反器20將此前相位更正資料栓鎖於LT端。因此，如同圖四所示的，LT端依序出現有前相位更正資料L0、L1...。舉例來說，前相位更正資料L0是依據符號樣本D0與內插樣本X0彼此是相同或是相異而產生，前相位更正資料L1是依據符號樣本D1與內插樣本X1彼此是相同或是相異而產生。
互斥或閘32比較SC端上的符號樣本與SB端上的內插樣本，提供後相位更正資料。在本地時脈信號CLK的上升緣出現時，D正反器22將此後相位更正資料栓鎖於ER端。因此，如同圖四所示的，ER端依序出現有後相位更正資料E0、E1...。舉例來說，後相位更正資料E0是依據符號樣本D1與內插樣本X0彼此是相同或是相異而產生，後相位更正資料E1是依據 符號樣本D2與內插樣本X1彼此是相同或是相異而產生。
D正反器28作為一個除二的除頻器，依據本地時脈信號CLK，產生一個本地降頻時脈信號CLK_DIV2，其時脈頻率大約是本地時脈信號CLK的一半。
多路輸出選擇器24將在LT端循序出現的前相位更正資料L0、L1、L2...等，依據本地降頻時脈信號CLK_DIV2的邏輯值，分送於LATE0與LATE1端，兩兩平行同步地輸出。圖三B可以用來舉例說明圖三A中的多路輸出選擇器24之操作。舉例來說，當本地降頻時脈信號CLK_DIV2的一下降緣出現時，D正反器45將前相位更正資料L0緩衝存放於BUF端，在本地降頻時脈信號CLK_DIV2的下一個上升緣出現時，D正反器47將BUF端上的前相位更正資料L0輸出於LATE0端，而D正反器46將LT端上的前相位更正資料L1輸出於LATE1端，如同圖四所示。
多路輸出選擇器26將在ER端循序出現的後相位更正資料E0、E1、E2等，依據本地降頻時脈信號CLK_DIV2的邏輯值，分送於EARLY0與EARLY1端，兩兩平行同步地輸出。多路輸出選擇器26的操作原理，可以參考先前之多路輸出選擇器24的解釋而得知，不再累述。
時脈產生器40可以在本地降頻時脈信號CLK_DIV2的一下降緣出現時，依據LATE0與LATE1端上的前相位更正資料，以及EARLY0與EARLY1端上的後相位更正資料，來調整其所產生的本地時脈信號CLK與CLKB之時脈頻率。LATE0與LATE1端上的每個前相位更正資料，等同於圖二中的前互斥或運算結果(=DA♁DB)，EARLY0與EARLY1端上的每個後相位更正資料，等同於圖二中的後互斥或運算結果(=DB♁DC)。時脈產生器 40可以依據圖二中的規則，以及當下所接收到的前與後相位更正資料，來調整本地時脈信號CLK的時脈頻率fCLK。舉例來說，如果時脈產生器40在本地降頻時脈信號CLK_DIV2的一下降緣出現時，發現所接收到的前相位更正資料L0與L1，以及後相位更正資料E0與E1，分別是0、0、1、1時，時脈產生器40使電流幫浦(charge pump，CP)44降低控制電壓VTCL，如此使得電壓控制震盪器(voltage-controlled oscillator，VCO)的震盪頻率降低，本地時脈信號CLK的時脈頻率fCLK就下降了。
從以上分析可以發現，Alexander相位偵測器11是一種同步的相位偵測器，因為D正反器20與22同步地輸出一前相位更正資料與一後相位更正資料。由圖四的信號時序圖也可以發現，從符號樣本D0出現在Alexander相位偵測器11內開始，需要經過4個符號週期TSYMBOL，符號樣本D0所對應的前相位更正資料L0，才會出現在LATE0端，而內插樣本X0所對應的後相位更正資料E0，也同時出現在EARLY0端，前相位更正資料L0與後相位更正資料E0同時到達時脈產生器40，時脈產生器40便開始依據前相位更正資料L0與後相位更正資料E0調整頻率，換句話說，圖三A中的CDR電路10對於輸入信號的反應延遲時間(latency)大約是四個符號週期TSYMBOL。
圖五顯示了依據本發明之一實施例的CDR電路60，包含有Alexander相位偵測器61、多路輸出選擇器72、74、以及時脈產生器80。圖六舉例說明圖五的電路操作時的信號時序。
圖五中的D正反器62與64分別做為一符號取樣器以及一交錯取樣器，其操作與功能，相同或是類比於圖三A中的D正反器12與14。因此，圖六中DATA端上的類比符號DD0、DD1...、SYM端上的符號樣本D0、 D1...、以及CRS端上的內插樣本X0、X1...等，都可以參閱圖三A與圖四之相關說明而了解，為簡潔之緣故，不再累述。
互斥或閘66比較SYM端上的符號樣本與CRS端上的內插樣本。隨著時間的前進，互斥或閘66會交替的輸出前相位更正資料與後相位更正資料。在本地時脈信號CLK的上升緣出現時，D正反器68會將當下互斥或閘66所輸出的前相位更正資料，栓鎖於LT端；在本地時脈信號CLKB的上升緣(等同於本地時脈信號CLK的下降緣)出現時，D正反器70會將當下互斥或閘66所輸出的後相位更正資料，栓鎖於ER端；於本發明之一實施例中，前述的互斥或閘可以一傳統數位邏輯閘予以實現，於本發明之另一實施例中，前述的互斥或閘可以吉伯特單元(Gilbert cell)電路予以實現。如同圖六所示的，LT端上循序地出現了前相位更正資料L0、L1...，而ER端上循序地出現了後相位更正資料E0、E1...，且前相位更正資料L0與後相位更正資料E0所出現的時序，並不同步。因此，圖五中的Alexander相位偵測器61是一非同步之相位偵測器。明顯的，前相位更正資料L0所出現的時間點，早於後相位更正資料E0所出現的時間點，約有0.5個符號週期TSYMBOL。
圖五中，除二的除頻器76與78分別依據本地時脈信號CLK與CLKB，產生本地降頻時脈信號CLK_DIV2與CLKB_DIV2。舉例來說，除二的除頻器76與78，每一個都是一個D正反器，其反向輸出連接到其資料輸入，類似圖三A中的D正反器28所顯示的。
多路輸出選擇器72將在LT端循序出現的前相位更正資料L0、L1、L2...等，依據本地降頻時脈信號CLKB_DIV2的邏輯值，分送於LATE0與LATE1端，兩兩平行同步地輸出。圖三B之電路也可以用來說明圖 五中的多路輸出選擇器72之操作。舉例來說，當本地降頻時脈信號CLKB_DIV2的一下降緣出現時，D正反器45將前相位更正資料L0緩衝存放於BUF端，在本地降頻時脈信號CLKB_DIV2的下一個上升緣出現時，D正反器47將BUF端上的前相位更正資料L0輸出於LATE0端，而D正反器46將LT端上的前相位更正資料L1輸出於LATE1端，如同圖六所示。
多路輸出選擇器74將在ER端循序出現的後相位更正資料E0、E1、E2等，依據本地降頻時脈信號CLK_DIV2的邏輯值，分送於EARLY0與EARLY1端，兩兩平行同步地輸出。多路輸出選擇器74的操作原理，可以參考多路輸出選擇器72的解釋而得知，不再累述。但需要注意的，多路輸出選擇器74是依據本地降頻時脈信號CLK_DIV2而操作，但多路輸出選擇器72是依據本地降頻時脈信號CLKB_DIV2而操作。
圖五之時脈產生器80可以依據LATE0與LATE1端上的前相位更正資料，以及EARLY0與EARLY1端上的後相位更正資料，透過電流幫浦84，來調整控制電壓VTCL。時脈產生器80也可以依據圖二的規則，來控制時脈頻率fCLK。
圖七舉例顯示圖五之電流幫浦84範例，其具有四個定電流源CC_L0、CC_L1、CC_E0、CC_E1，每個可以提供的定電流具有大致相同的電流值。在電流幫補84中，EARLY0與EARLY1端上的後相位更正資料，分別控制用以拉低控制電壓VTCL的兩個定電流源(CC_E0與CC_E1)；LATE0與LATE1端上的前相位更正資料，分別控制用以拉高控制電壓VTCL的兩個定電流源(CC_L0與CC_L1)。因為LATE0與LATE1端上的前相位更正資料對於控制電壓VTCL是一樣的，以下僅舉例解釋LATE0端上的前相位更 正資料對控制電壓VTCL的影響。類似的，以下僅舉例解釋EARLY0端上的後相位更正資料對控制電壓VTCL的影響。
當LATE0端上的前相位更正資料與EARLY0端上的後相位更正資料有一樣的邏輯值時，定電流源CC_L0與CC_E0與所提供的定電流，不是被成為開路的兩開關擋住，就是大約互相抵銷，所以不會對控制電壓VTCL產生影響。如果LATE0端上的前相位更正資料為邏輯上的1，而EARLY0端上的後相位更正資料為邏輯上的0時，定電流源CC_L0所提供的定電流有機會對電容C_LOOP充電，拉高控制電壓VTCL，導致本地時脈信號CLK的時脈頻率fCLK上升。相反的，如果LATE0端上的前相位更正資料為邏輯上的0，而EARLY0端上的後相位更正資料為邏輯上的1時，定電流源CC_E0所提供的定電流有機會對電容C_LOOP放電，拉低控制電壓VTCL，導致本地時脈信號CLK的時脈頻率fCLK下降。前述說明之電流幫浦僅為一種可能的作法，只要符合圖二的原理，當圖五中之LATE0、LATE1為1時，可使時脈頻率增加，而當EARLY0、EARLY1時為1時，可使時脈頻率降低，都是可行的實施方式。
圖五之CDR電路60，可以達到圖三A之CDR電路10類似或一樣的調整頻率之功能。
圖八A擷取圖四中的一部分，顯示前相位更正資料L0、L1，以及後相位更正資料E0、E1同時到達電流幫浦44。請注意的，每個前相位更正資料L0、L1，以及後相位更正資料E0、E1，對電流幫浦44，都影響有2*TSYMBOL的時間。
作為比較，圖八B擷取圖六中的一部分，顯示前相位更正資 料L0、L1先到也先離開電流幫浦84，而後相位更正資料E0、E1後到也後離開電流幫浦84。但是，每個前相位更正資料L0、L1，以及後相位更正資料E0、E1，對電流幫浦84，也都影響有2*TSYMBOL的時間。從電流幫浦84的電路也可推知，每個相位更正資料的邏輯值，不論是前相位更正資料或是後相位更正資料，對於時脈頻率fCLK的影響，可以說是互相線性獨立的。不論是前相位更正資料L0、L1比後相位更正資料E0、E1早到電流幫浦84多久，只要他們影響電流幫浦84的時間一樣，對時脈頻率fCLK的影響將都會是一樣。
舉例來說，假定圖八A中，前相位更正資料L0、L1可以使時脈頻率fCLK增加，但後相位更正資料E0、E1可以使時脈頻率fCLK降低。一增一減之下，在圖八A的2*TSYMBOL的時間內，時脈頻率fCLK大致一直維持不變。當一樣的前相位更正資料L0、L1與後相位更正資料E0、E1派用到圖八B時，在最先的0.5*TSYMBOL的時間內，時脈頻率fCLK會先隨著時間而略有增加；接著在中間的1.5*TSYMBOL的時間內維持不變；然後在最後的0.5*TSYMBOL的時間內，隨著時間而略有減少。只是，在圖八B的2.5*TSYMBOL開始時的時脈頻率fCLK，與2.5*TSYMBOL結束時的時脈頻率fCLK，會大致一樣。所以圖五之CDR電路60，可以達到圖三A之CDR電路10類似或一樣的調整頻率之功能。
從以上分析可以發現，Alexander相位偵測器61是一種非同步的相位偵測器，因為D正反器68與70非同步地分別輸出一前相位更正資料與一後相位更正資料。而且，如同圖六所顯示的，依據符號樣本D0與內插樣本X0所產生的前相位更正資料L0，其送到時脈產生器80的時間，會早於 依據符號樣本D1與內插樣本X0所產生的後相位更正資料E0，送到時脈產生器80的時間。兩者的時間差大約是0.5個符號週期TSYMBOL。
由圖六的信號時序圖也可以發現，從符號樣本D0出現在Alexander相位偵測器61內開始，需要經過2.5個符號週期TSYMBOL，符號樣本D0所對應的前相位更正資料L0，就會到達時脈產生器80，時脈產生器80便開始依據前相位更正資料L0調整頻率，換句話說，圖五中的CDR電路60對於輸入信號的反應延遲時間(latency)大約是2.5個符號週期TSYMBOL。相較於圖三A中的CDR電路10，圖五中的CDR電路60具有較短的反應延遲時間。
圖九顯示依據本發明實施例的一種控制方法100，其內容可以參考先前針對圖五、六以及七之教導而了解。舉例來說，步驟102可由D正反器62所執行，步驟104可由D正反器64所執行。步驟106與108可以由圖五中的互斥或閘66所執行，而所產生的前相位更正資料與後相位更正資料，則分別透過圖五中的D正反器68與70所取樣。步驟110可由多路輸出選擇器72所執行，而步驟112可由多路輸出選擇器74所執行。步驟114可由電流幫浦84來實現。步驟116可由電壓控制震盪器82來實現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
60‧‧‧CDR電路
61‧‧‧Alexander相位偵測器
62、64‧‧‧D正反器
66‧‧‧互斥或閘
68、70‧‧‧D正反器
72、74‧‧‧多路輸出選擇器
76、78‧‧‧除頻器
80‧‧‧時脈產生器
82‧‧‧電壓控制震盪器
84‧‧‧電流幫浦
CLK、CLKB‧‧‧本地時脈信號
CLK_DIV2、CLKB_DIV2‧‧‧本地降頻時脈信號
CRS、DATA、EARLY0、EARLY1、ER、LATE0、LATE1、LT、SYM‧‧‧信號端
VTCL‧‧‧控制電壓

Claims (14)

  1. 一種相位偵測器(phase detector)，用以產生並提供數個相位更正資料至一時脈產生器，其據以提供一本地時脈信號，包含有：一資料取樣器，依據該本地時脈信號以及一反相本地時脈信號，以一符號速度的兩倍速，提供數個信號樣本，該等信號樣本包含有至少一第一符號樣本以及一第二符號樣本，該第二符號樣本發生晚於該第一符號樣本一符號週期，該信號樣本另包含有一內插樣本，發生於該第一與第二符號樣本之間；一數位邏輯電路，用以比較該第一符號樣本與該內插樣本，以產生一前相位更正資料，以及比較該第二符號樣本與該內插樣本，以產生一後相位更正資料，其中，相較於該後相位更正資料，該前相位更正資料比較早被產生；其中，該本地時脈信號與該反相本地時脈信號的相位大致相反。
  2. 如申請專利範圍第1項之該相位偵測器，其中，該資料取樣器包含有：一符號取樣器，依據該本地時脈信號，提供該第一與第二信號樣本；以及一交錯取樣器，依據該反相本地時脈信號，提供該內插信號樣本。
  3. 如申請專利範圍第2項之該相位偵測器，其中，該符號取樣器包含有一D正反器，具有一時脈輸入接收該本地時脈信號。
  4. 如申請專利範圍第2項之該相位偵測器，其中，該交錯取樣器包含有一D正反器，具有一時脈輸入接收該反相本地時脈信號。
  5. 一時脈與資料回復電路，包含有： 如申請專利範圍第1項之該相位偵測器；以及該時脈產生器；其中，該前相位更正資料比該後相位更正資料早到達該時脈產生器，以影響該本地時脈信號之一時脈頻率。
  6. 如專利申請範圍第5項之該時脈與資料回復電路，其中，當該第一信號樣本以及該內插信號樣本為一樣時，該前相位更正資料可影響該時脈信號產生器，使該時脈頻率維持不變；以及，當該第一信號樣本以及該內插信號樣本不一樣時，該前相位更正資料可影響該時脈信號產生器，使該時脈頻率增加。
  7. 如申請專利範圍第5項之該時脈與資料回復電路，其中，當該第二信號樣本以及該內插信號樣本為一樣時，該後相位更正資料可影響該時脈信號產生器，使該時脈頻率維持不變；以及，當該第二信號樣本以及該內插信號樣本不一樣時，該後相位更正資料可影響該時脈信號產生器，使該時脈頻率減少。
  8. 如申請專利範圍第1項之該相位偵測器，其中，該數位邏輯電路包含有一資料比較器，具有一第一輸入端以及一第二輸入端，該第一輸入端用以循序接收該第一與第二信號樣本，該第二輸入端用以接收該內插信號樣本，該資料比較器循序產生該前相位更正資料以及該後相位更正資料。
  9. 如申請專利範圍第8項之該相位偵測器，該數位邏輯電路另包含有：一第一栓鎖電路，依據該本地時脈信號，栓鎖該前相位更正資料；以及一第二栓鎖電路，依據該反相本地時脈信號，栓鎖該後相位更正資料。
  10. 一時脈與資料回復電路，包含有：如申請專利範圍第9項之該相位偵測器，其中，該第一栓鎖電路循序產生一第一前相位更正資料以及一第二前相位更正資料，該第二栓鎖電路循序產生一第一後相位更正資料以及一第二後相位更正資料；一除頻電路，依據該本地時脈信號，提供一第一本地降頻時脈信號，並依據該反相本地時脈信號，提供一第二本地降頻時脈信號；一第一多路輸出選擇器，耦接至該第一栓鎖電路，依據該第二本地降頻時脈信號，平行同步地輸出該第一前相位更正資料以及該第二前相位更正資料；以及一第二多路輸出選擇器，耦接至該第二栓鎖電路，依據該第一本地降頻信號，平行同步地輸出該第一後相位更正資料以及該第二後相位更正資料。
  11. 一種適用於一時脈產生器的控制方法，其中，該時脈產生器提供一本地時脈信號以及一反相本地時脈信號，彼此的相位大致相反，該控制方法包含有：依據該本地時脈信號以及該反相本地時脈信號，以一符號速度的兩倍速，對一資料流進行取樣，以提供數個信號樣本，其中，該信號樣本包含有至少一第一符號樣本以及一第二符號樣本，該第二符號樣本發生晚於該第一符號樣本一符號週期，該信號樣本另包含有一內插樣本，發生於該第一與第二符號樣本之間；比較該第一符號樣本與該內插樣本，以產生一前相位更正資料； 比較該第二符號樣本與該內插樣本，以產生一後相位更正資料；以該前相位更正資料影響該時脈產生器，以調整該本地時脈信號；以及以該後相位更正資料影響該時脈產生器，以調整該本地時脈信號；其中，該前相位更正資料比起該後相位更正資料，更早影響該時脈產生器。
  12. 如申請專利範圍第11項之該控制方法，包含有：依據該本地時脈信號，對該資料流進行取樣，以循序提供該第一符號樣本以及該第二符號樣本；以及依據該反相本地時脈信號，對該資料流進行取樣，以提供該內插樣本。
  13. 如申請專利範圍第11項之該控制方法，其中，比較該第一與該內插信號樣本之該步驟，以及比較該第二與該內插信號樣本之該步驟，係由單一資料比較器所執行。
  14. 如申請專利範圍第11項之該控制方法，另包含有：依據該本地時脈信號，循序地提供複數個前相位更正資料；依據該反相本地時脈信號，循序地提供複數個後相位更正資料；降頻該本地時脈信號，以產生一第一本地降頻時脈信號；降頻該反相本地時脈信號，以產生一第二本地降頻時脈信號；依據該第二本地降頻時脈信號，平行同步地輸出該等前相位更正資料；以及依據該第一本地降頻時脈信號，平行同步地輸出該等後相位更正資料。
TW104129329A 2015-09-04 2015-09-04 相位偵測器、時脈與資料回復電路、以及相關之控制方法 TWI555337B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104129329A TWI555337B (zh) 2015-09-04 2015-09-04 相位偵測器、時脈與資料回復電路、以及相關之控制方法
US15/018,012 US9673795B2 (en) 2015-09-04 2016-02-08 Integrated circuit associated with clock generator, and associated control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104129329A TWI555337B (zh) 2015-09-04 2015-09-04 相位偵測器、時脈與資料回復電路、以及相關之控制方法

Publications (2)

Publication Number Publication Date
TWI555337B true TWI555337B (zh) 2016-10-21
TW201711397A TW201711397A (zh) 2017-03-16

Family

ID=57848436

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104129329A TWI555337B (zh) 2015-09-04 2015-09-04 相位偵測器、時脈與資料回復電路、以及相關之控制方法

Country Status (2)

Country Link
US (1) US9673795B2 (zh)
TW (1) TWI555337B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI715229B (zh) 2019-10-01 2021-01-01 瑞昱半導體股份有限公司 時脈資料回復裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7366267B1 (en) * 2001-03-07 2008-04-29 Altera Corporation Clock data recovery with double edge clocking based phase detector and serializer/deserializer
US8175207B2 (en) * 2007-12-12 2012-05-08 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with jitter correction
US8180012B1 (en) * 2007-12-12 2012-05-15 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with function-controlled oscillation jitter tracking
US8218705B2 (en) * 2007-10-19 2012-07-10 Diablo Technologies Inc. Linear phase interpolator and phase detector
US8948332B2 (en) * 2012-11-16 2015-02-03 Analog Devices, Inc. Method of static phase offset correction for a linear phase detector

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2443343A (en) * 2005-05-24 2008-04-30 Intersymbol Comm Inc Noise tolerant voltage controlled oscillator
US7795926B2 (en) * 2008-04-11 2010-09-14 Faraday Technology Corp. Phase detector for half-rate bang-bang CDR circuit
US8520793B2 (en) * 2011-04-20 2013-08-27 Faraday Technology Corp. Phase detector, phase detecting method, and clock-and-data recovery device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7366267B1 (en) * 2001-03-07 2008-04-29 Altera Corporation Clock data recovery with double edge clocking based phase detector and serializer/deserializer
US8218705B2 (en) * 2007-10-19 2012-07-10 Diablo Technologies Inc. Linear phase interpolator and phase detector
US8175207B2 (en) * 2007-12-12 2012-05-08 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with jitter correction
US8180012B1 (en) * 2007-12-12 2012-05-15 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with function-controlled oscillation jitter tracking
US8948332B2 (en) * 2012-11-16 2015-02-03 Analog Devices, Inc. Method of static phase offset correction for a linear phase detector

Also Published As

Publication number Publication date
TW201711397A (zh) 2017-03-16
US20170070218A1 (en) 2017-03-09
US9673795B2 (en) 2017-06-06

Similar Documents

Publication Publication Date Title
US5301196A (en) Half-speed clock recovery and demultiplexer circuit
US7613254B2 (en) Phase detector for comparing phases of data and a plurality of clocks
US8315349B2 (en) Bang-bang phase detector with sub-rate clock
EP0705003A2 (en) Refined timing recovery circuit
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
JP3649194B2 (ja) Ｐｌｌ回路および光通信受信装置
US9455725B2 (en) Phase detector and associated phase detecting method
US8847641B2 (en) Phase comparison device and DLL circuit
JP2002198808A (ja) Ｐｌｌ回路および光通信受信装置
US10530563B2 (en) Clock synchronization device
JP3327249B2 (ja) Ｐｌｌ回路
EP2804322A1 (en) Systems and methods for tracking a received data signal in a clock and data recovery circuit
JP2011234009A (ja) クロックアンドデータリカバリ回路
TWI555337B (zh) 相位偵測器、時脈與資料回復電路、以及相關之控制方法
JP3617456B2 (ja) Ｐｌｌ回路および光通信受信装置
US20140333352A1 (en) Systems and methods for acquiring a received data signal in a clock and data recovery circuit
KR100844313B1 (ko) 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법
TWI630799B (zh) Phase detector and clock and data recovery device
KR100398326B1 (ko) 엔알젯 형태의 데이터를 복원하기 위한 클럭/데이터 복원회로
US11444746B1 (en) Phasing detection of asynchronous dividers
US11239849B2 (en) Locked loop circuit and method with multi-phase synchronization
JP3994545B2 (ja) データ受信装置
TW202426749A (zh) 鎖相偵測器
JP2655634B2 (ja) ディジタルｐｌｌ回路
JP2015100017A (ja) 位相比較回路およびクロックデータリカバリ回路