JP6163860B2 - 位相比較回路とクロックデータリカバリ回路 - Google Patents

Description

この発明は、データ信号とクロック信号との位相差に応じてアップ信号又はダウン信号を出力する位相比較回路と、この位相比較回路を用いたクロックデータリカバリ回路とに関する。

一般に、クロックデータリカバリ回路は、位相比較回路(PD)と、チャージポンプ(CP)と、電圧制御発振器(VCO)と、ループフィルタ(LPF)とで構成される。
位相比較回路としては、ホッジの位相比較器がある。ホッジの位相比較器では例えば4Gbpsの信号を受信する場合には4GHzのクロックが必要となる。この場合データレートが速くなればなるほど速いクロックが必要となるため、高速化に対しては実装が難しくなってくる。これに対し、例えば特許文献１に開示されているように、データレートを4Gbpsとした場合にクロックは2GHzで取り込むことが可能なハーフレートの位相比較回路がすでに知られている。

しかし、ハーフレート位相比較器は、位相比較器の出力であるup,dn信号のパルス幅が1UI(ユニットインターバル)以下であり、特に位相同期時には0.5UIとなる。これは4Gbps時には125psのパルス幅と細くなり、製造プロセスやデバイスばらつきによってはチャージポンプを駆動するまでパルス幅を正確に維持することが困難になり、位相同期精度が悪くなるという問題があった。

この発明の目的は、高速通信であっても出力するup,dn信号のパルス幅を十分に大きく取ることのできる位相比較回路と、この位相比較回路を備えたクロックデータリカバリ回路を提供することにある。

請求項１の発明は、周波数が同じでそれぞれ位相が所定角度ずつずれたクロックである複数のクロック信号が入力され、各クロック信号に従って、位相が所定角度ずつずれた複数のリセット信号を生成するリセット生成部と、
受信データと、所定のクロック信号及びリセット信号とを入力して、位相を同期させるためのアップ用信号とダウン用信号を生成する複数の位相比較器と、
所定の位相比較器から出力されるアップ用信号と他の所定の位相比較器から出力されるアップ用信号との論理和をそれぞれアップ信号として生成する複数のＯＲ回路とを備えた位相比較回路において、
前記各位相比較器は受信データの遷移エッジと前記リセット信号の立ち下がりエッジの時間差を前記アップ信号のパルス幅として生成し、前記アップ信号のパルス幅が生成される場合に前記クロック信号の立ち上がりエッジと他の前記リセット信号の立ち下がりエッジの時間差を前記ダウン信号のパルス幅として生成することを特徴とする。

この発明によれば、高速通信であっても出力するup,dn信号のパルス幅を十分に大きく取ることができる。

この発明に係る位相比較回路の構成を示した回路図である。 図１の位相比較回路に使用するクロック信号のタイムチャートを示した説明図である。 図１の位相比較回路の動作を示したタイムチャートである。 図１の位相比較回路のリセット生成部の構成を示した回路図である。 出力遅延を示したタイムチャートである。 図１の位相比較回路の位相比較器の構成を示した回路図である。 図６の位相比較器の動作を示したタイムチャートである。 図１の位相比較回路の他の位相比較器の構成を示した回路図である。 図８の位相比較器の動作を示したタイムチャートである。 図１の位相比較回路の他の別な位相比較器の構成を示した回路図である。 図１の位相比較回路の別な他の位相比較器の構成を示した回路図である。 位相比較器の動作を示したタイムチャートである。 クロックデータリカバリ回路の構成を示した回路図である。 チャージポンプの構成を示した回路図である。 ループフィルタの構成を示した回路図である。 電圧制御発振器の構成を示した回路図である。 データサンプリング部の構成を示した回路図である。 第２実施例のクロックデータリカバリ回路の構成を示しタ回路図である。 分周器の構成を示した回路図である。 位相周波数比較器の構成を示した回路図である。 アップ・ダウン選択器の構成を示した回路図である。

以下、この発明に係る位相比較回路とクロックデータリカバリ回路の実施の形態である実施例を図面に基づいて説明する。

［第１実施例］
図１に示す位相比較回路１０は、高速シリアル通信のクロックデータリカバリ回路に使用される回路である。

位相比較回路１０は、リセット信号を生成するリセット生成部１１と、位相比較器（Ａ〜Ｄ）ＰＤ_Ａ〜ＰＤ_Ｄと、オア回路（Ｋ１〜Ｋ４）１２〜１５とを有している。

リセット生成部１１は、図２に示すように、位相が（１/４）Ｔ周期ずつずれたクロック信号（ck0,ck1,ck2,ck3：０〜３）を入力して、図３に示すように２倍の周期の８つのリセット信号（rst_a0,rst_a1,rst_b0,rst_b1,rst_c0,rst_c1,rst_d0,rst_d1：Ａ０,Ａ１,Ｂ０,Ｂ１,Ｃ０,Ｃ１,Ｄ０,Ｄ１）を生成して出力する。

クロック信号（ck0,ck1,ck2,ck3）は、周波数がシリアル通信のデータレートの半分であり、それぞれ９０度ずつ位相がずれた信号である。クロックデータリカバリ回路において、クロックの周期Ｔはデータレートの２倍（データの１Ｕ１がＴ/２）となるように制御される。

リセット生成部１１は、図４に示すように、8つのフリップフロップＦＦ１〜ＦＦ８と、２つのインバータ１７,１８とから構成されている。フリップフロップＦＦ１,ＦＦ５はクロック信号ck3,ck1を２分周し、フリップフロップＦＦ３,ＦＦ４はクロック信号ck2を２分周し、フリップフロップＦＦ７,ＦＦ８はクロック信号ck0を２分周している。

各クロック信号（ck0,ck1,ck2,ck3）は、それぞれ９０度ずつ位相がずれているので、図３に示すように、リセット信号rst_a0とリセット信号rst_a1はＴ/４周期の位相がずれている。同様に、リセット信号rst_b0とリセット信号rst_b1と、リセット信号rst_c0とリセット信号rst_c1と、リセット信号rst_d0とリセット信号rst_d1とがＴ/４周期の位相がそれぞれずれている。また、リセット信号rst_a0とリセット信号rst_b0とリセット信号rst_c0とリセット信号rst_d0とはそれぞれＴ/２の周期の位相がずれている。
ところで実際に回路を実装した場合にはフリップフロップＦＦ１〜ＦＦ８の出力遅延はゼロではないので、デバイスに応じた出力遅延が現れる。図５は図４においてフリップフロップＦＦ１〜ＦＦ８の出力遅延をtd（所定の遅延時間）とした場合のタイミングチャートを示す。図４と比較して各リセット信号(rst_a0,rst_a1,rst_b0,rst_b1,rst_c0, rst_c1, rst_d0, rst_d1)が各クロック信号(ck0,ck1,ck2,ck3)からtd遅れていることがわかる。

図６は、位相比較器ＰＤ_Ａの構成を示す回路図である。この位相比較器ＰＤ_Ａは、５つのフリップフロップＦＦ１１Ａ〜ＦＦ１５Ａと、ナンド回路２０と、排他的論理和回路２１とを有している。位相比較器ＰＤ_Ａは、受信データdataと、クロック信号(ck0,ck2)と、リセット信号(rst_a0, rst_a1)とがそれぞれ入力され、アップ用信号（Ａｕ）up_aとダウン用信号（Ａｄ）dn_aを出力する。５つのフリップフロップＦＦのうち１つは立下りエッジで動作するフリップフロップＦＦであり、また、４つはリセット付フリップフロップＦＦである。ここでリセット付フリップフロップＦＦ１１Ａ〜ＦＦ１４Ａは、リセット時ハイレベルの出力となる。

位相比較器ＰＤ_Ａのタイミングチャートを図７に示す。図７には、受信データdataの一例のデータパターンが入力されている。また、受信データdataはクロック信号ck0,ck2のそれぞれの立ち上がりエッジで取り込むことになり、受信データdataのエッジとクロック信号ck0,ck2のそれぞれの立ち上がりエッジとの位相差はΔｐｈ（位相差の時間）となっている。

また、図４において説明したようにリセット生成部１１における実際のフリップフロップＦＦ３,ＦＦ１の出力遅延tdをリセット信号rst_a0とリセット信号rst_a1に関しては明示している。なお、アップ用の出力信号upb_a1,upb_a2やダウン用の出力信号dnb_a1,dnb_a2についても現実にはフリップフロップＦＦ１１Ａ〜ＦＦ１４Ａの出力遅延が発生するが、この実施例における要点には関係ないため、ここでは明示していない。

次に、アップ用信号upt_aの生成方法について図７のタイムチャートを参照しながら説明する。

図７に示すように、リセット信号rst_a0がハイの状態で且つクロック信号ck2がローの状態の時に、受信データdataが立ち上がるかもしくは立ち下がると、アップ用信号up_aが生成される。受信データdataが立ち上がった場合にはアップ用の出力信号upb_a1が立ち下がり、リセット信号rst_a0がローになる（リセットがかかる）ことで、アップ用の出力信号upb_a1は立ち上がる。要するに受信データdataの立ち上がりからリセット信号rst_a0の立ち下がりまでの期間（位相差の時間＋所定の遅延時間）（Δph+td）をアップ用の出力信号upb_a1のパルス幅として取り出す。

また、リセット信号rst_a0がハイの状態でかつクロック信号ck2がローの状態の時に、受信データdataが立ち下がった場合にはアップ用の出力信号upb_a2が立ち下がり、リセット信号rst_a0がローになる（リセットがかかる）ことで、アップ用の出力信号upb_a2は立ち上がる。要するに受信データdataの立ち下がりからリセット信号rst_a0の立ち下がりまでの時間差である期間（Δph+td）をアップ用の出力信号upb_a2のパルス幅として取り出す。そして、受信データdataの立ち上がりエッジや立下りエッジを受信データdataの遷移エッジという。

このようにして生成したアップ用の出力信号upb_a1とアップ用の出力信号upb_a2のナンドをとることでアップ用信号up_aを生成する。アップ用信号up_aには、リセット信号rst_a0がハイの状態でかつクロック信号ck2がローの状態の時に受信データdataが立ち上がるかもしくは立ち下がった場合に、その受信データdataのエッジからりセット信号rst_a0の立ち下がりまでの期間(Δph+td)がパルス幅として検出される。

次に、ダウン用信号dn_aの生成方法について説明する。先ず、受信データdataをクロック信号ck0で取り込むことでクロック信号ck0o_aを生成する。また、リセット信号rst_a1がハイの状態でクロック信号ck2が立ち上がったときにck0o_aを取り込むことで、ダウン用の出力信号dnb_a1を生成し、受信データdataを取り込むことでダウン用の出力信号dnb_a2を生成する。また、リセット信号rst_a1が立ち下がることでダウン用の出力信号dnb_a1,dnb_a2はそれぞれハイとなる。そして、ダウン用の出力信号dnb_a1とダウン用の出力信号dnb_a2の排他的論理和をとることで、ダウン用信号dn_aを生成する。

要するに、リセット信号rst_a1がハイの期間でクロック信号ck0の立ち上がりからクロック信号ck2の立ち上がりまでの間に受信データdataが変化した場合にはダウン用信号dn_aが検出される。その期間は図7に示したように0.5UI+tdとなる。なお、図３においてはリセット信号rst_a0とリセット信号rst_a1との位相差はT/4として表しているが、クロックデータリカバリ回路におて、受信データとクロック信号の周波数が同期している状態では、1UI=T/2となるので、図７においては0.5UIと記載している。
図８は、位相比較器ＰＤ_Ｃの構成を示す回路図である。この位相比較器ＰＤ_Ｃは、図６に示す位相比較器ＰＤ_Ａと同じであり、リセットとしてリセット信号rst_c0とリセット信号rst_c1が入力されていることが異なる。

位相比較器ＰＤ_Ｃは、上記と同様にして、アップ用の出力信号upb_c1とアップ用の出力信号upb_c2のナンドをとることでアップ用信号（Ｃｕ）up_cを生成する。また、ダウン用の出力信号dnb_c1とダウン用の出力信号dnb_c2の排他的論理和をとることで、ダウン用信号（Ｃｄ）dn_cを生成する。

図９にはアップ用信号up_c及びダウン用信号dn_cと図１におけるアップ信号up1とダウン信号dn1のタイミングチャートを示す。図9において受信データdataとクロック信号ck0,ck2の関係は図７のタイムチャートに示すものと同じであり、受信データdataのエッジとクロックシングck0,ck2の立ち上がりエッジは常にΔphずれた状態になっている。

図９によると、クロック信号ck2がローの期間で受信データdataのエッジがある場合に、アップ用信号up_aとダウン用信号dn_aとして検出されていないところでアップ用信号up_c,とダウン用信号dn_cとして検出されている。つまり、クロック信号ck2がローの期間において、位相比較器ＰＤ_Ａでエッジを検出する期間と位相比較器ＰＤ_Ｃでエッジを検出する期間は交互に入れ変わっている。

そして、アップ用信号up_aとアップ用信号up_cのオアをとることでアップ信号up1を生成し、ダウン用信号dn_aとダウン用信号dn_cのオアをとることでダウン信号dn1を生成する。ここで、アップ信号up1のパルス幅はΔph+tdであり、ダウン信号dn1のパルス幅は0.5UI+tdである。

クロックデータリカバリ回路においては、受信データとクロック信号の位相同期の過程において、アップ信号up1とダウン信号dn1のパルス幅が等しくなるように制御される。また、位相同期した状態ではΔph+td=0.5UI+tdとなりΔph=0.5UIとなるため、ちょうどクロック信号ck0とクロック信号ck2の立ち上がりエッジの中間に受信データdataのエッジが来るように制御されることになる。これは、つまりクロックデータリカバリ回路においては、受信データをクロック信号で検出する際に、受信データのエッジからクロック信号のエッジへのマージンが最大となるため、データ復元エラーが最も起きにくくなり、通信の信頼性を高めることが可能となる。

図１０は、位相比較器ＰＤ_Ｂの構成を示す回路図である。この位相比較器ＰＤ_Ｂは、図６に示す位相比較器ＰＤ_Ａの構成と同じであり、リセットとしてリセット信号rst_b0とリセット信号rst_b1が入力されており、また、クロック信号ck0とクロック信号ck2の入力が図６に示すものと逆になっている点が異なる。

位相比較器ＰＤ_Ｂは、上記と同様にして、アップ用の出力信号upb_b1とアップ用の出力信号upb_b2のナンドをとることでアップ用信号（Ｂｕ）up_bを生成する。また、ダウン用の出力信号dnb_b1とダウン用の出力信号dnb_b2の排他的論理和をとることで、ダウン用信号（Ｂｄ）dn_bを生成する。

また、図１１には図１における位相比較器ＰＤ_Ｄの構成図を示す。

位相比較器ＰＤ_Ｄは、図１０に示す位相比較器ＰＤ_Ｂと同じであり、リセットとしてリセット信号rst_d0とリセット信号rst_d1が入力されていることが異なる。

位相比較器ＰＤ_Ｄは、上記と同様にして、アップ用の出力信号upb_d1とアップ用の出力信号upb_d2のナンドをとることでアップ用信号（Ｄｕ）up_dを生成する。また、ダウン用の出力信号dnb_d1とダウン用の出力信号dnb_d2の排他的論理和をとることで、ダウン用信号（Ｄｄ）dn_dを生成する。

図１２には、位相比較器ＰＤ_Ｂと位相比較器ＰＤ_Ｄの動作を表したタイミングチャートと、図１に示すアップ信号up2とダウン信号dn2とを表している。図１２における受信データdataとクロック信号ck0,ck2との関係は図９に示すタイミングミンチャートのそれと同じである。基本的にはアップ用信号up_b,up_dとダウン用信号dn_b,dn_dの生成方法も同じであるが、図６や図８とはクロック信号ck0とクロック信号ck2の接続が逆のため、クロック信号ck0がローの期間に受信データdataのエッジがある場合に検出している。アップ用信号up_bとアップ用信号up_dのオアをとることで、アップ信号up2を生成し、ダウン用信号dn_bとダウン用信号dn_dのオアをとることでダウン信号dn2を生成している。そのパルス幅はアップ信号up2がΔph+tdであり、ダウン信号dn2が0.5UI+tdである。
図９の場合と同様に、クロックデータリカバリ回路においては、受信データとクロック信号の位相同期の過程において、アップ信号up2とダウン信号dn2のパルス幅が等しくなるように制御される。また、位相同期した状態ではΔph+td=0.5UI+tdとなり、Δph=0.5UIとなるため、ちょうどクロック信号ck2とクロック信号ck0の立ち上がりエッジの中間に受信データdataのエッジが来るように制御されることになる。これは、つまりクロックデータデカバリ回路においては、受信データをクロック信号で検出する際に、受信データのエッジからクロック信号のエッジへのマージンが最大となるため、データ復元エラーが最も起きにくくなり、通信の信頼性を高めることが可能となる。

以上、説明してきたように、この実施例における位相比較器ＰＤ_Ａ〜ＰＤ_Ｄは、受信データとクロック信号の位相差を直接検出するのではなく、クロック信号から生成されるリセット信号と、受信データ、クロック信号のそれぞれの位相差をパルス幅として検出する。このため、アップ信号upとダウン信号dnのパルス幅を細くしすぎることなく適切に確保することが可能であり、また、デバイスばらつきや温度、電源電圧に応じたパルス幅を確保することが可能である（デバイスがslowで、温度が高く電源電圧が低い場合は出力遅延tdが長くなるため、パルス幅が広くなる。逆にデバイスがfastで、温度が低く電源電圧が高い場合はtdが短くなりパルス幅は狭くなるが、その場合後段のデバイス動作も速くなるため問題にならない。）。また、アップ信号upとダウン信号dnのパルス幅を維持することができるため、高い位相同期精度を実現することが出来る。

図１３は、図１に示す位相比較回路１０を設けたクロックデータリカバリ回路３０に適用した場合の回路構成を示す。
このクロックデータリカバリ回路３０は、位相比較回路１０とチャージポンプ３１とループフィルタ３２と電圧制御発振器（ＶＣＯ）３３とデータサンプリング部３４とから構成されている。位相比較回路１０とチャージポンプ３１とループフィルタ３２と電圧制御発振器３３とで負帰還回路が構成されており、受信データdataとクロック信号(ck0,ck1,ck2,ck3)の位相が同期するように位相比較回路１０とデータサンプリング部３４とが制御される。

データサンプリング部３４では受信データdataを位相同期したクロック信号(ck0,ck2)でサンプリングし、クロック信号(復元クロック信号)ck0に同期させて復元データである2bitデータcdrdataを出力する。

図１４にチャージポンプ３１の回路構成を示す。この実施例の位相比較回路１０ではアップ信号upとダウン信号dnがそれぞれ２つ生成されるため、通常のチャージポンプ３１が２つ組み合わされた構成となっている。図１４ではあえてインバータを明示しているが、従来の位相比較器によるアップ信号up及びダウン信号dnでは、信号が細くなった場合に、これらのインバータを通過した際にパルス幅を正確に維持することが困難となり最悪の場合パルスが消滅してしまうこともありえる。この実施例ではそのような懸念を考慮し、適切なパルス幅を確保できるような位相比較回路１０の構成を提供している。

図１５にループフィルタ３２の回路例を示す。ループフィルタ３２は、一般的によく使用されるフィルタの構成であり、抵抗ＲとキャパシタＣｚ,Ｃｐから構成される。その抵抗ＲとキャパシタＣｚ,Ｃｐの定数により、図１３のクロックデータリカバリ回路３０のループ帯域を設定する。また、ループフィルタ３２は、チャージポンプ３１から出力される出力電圧（出力信号）cpoutを平滑して出力電圧（制御信号）vcontを出力するものである。

図１６に電圧制御発振器３３の回路の構成を示す。この実施例では、90度ずつ位相のずれた４相のクロック信号が必要となるためリング型ＶＣＯと言われる構成をしている。また、電圧制御発振器３３は、ループフィルタ３２から出力される出力電圧vcontであるアナログ制御電圧を入力することで、その出力電圧vcontに応じた周波数で発振してクロック信号(ck0,ck1,ck2,ck3)を出力する。

図１７にデータサンプリング部３４の回路構成の一例を示す。データサンプリング部３４は、４つのフリップフロップ３４Ｆ１〜３４Ｆ４から構成され、位相比較回路１０で受信データに位相同期されたクロック信号(ck0, ck2)で受信データdataをサンプリングする。サンプリングされた受信データdataは、クロック信号ck0に同期し直しされてクロックデータリカバリデータ[1:0]として出力される。

以上のように、図１３に示すようにクロックデータリカバリ回路３０を構成することで、受信データdataとクロック信号(ck0,ck1,ck2,ck3)が位相同期されることにより、アップ信号upとダウン信号dnのパルス幅が等しくなるように制御される。このため、位相同期した状態ではΔph+td=0.5UI+tdとなり、Δph=0.5UIとなるため、ちょうどクロック信号ck0とクロック信号ck2の立ち上がりエッジの中間に受信データのエッジが来るように制御されることになる。これは、つまりデータサンプリング部において、受信データdataをクロック信号(ck0,ck1,ck2,ck3)で検出する際に、受信データdataのエッジからクロック信号(ck0,ck1,ck2,ck3)のエッジへのマージンが最大となるため、データ復元エラーが最も起きにくくなり、通信の信頼性を高めることが可能となる。
［第２実施例］
図１８に第２実施例のクロックデータリカバリ回路１３０を示す。このクロックデータリカバリ回路１３０は、図１３に示すクロックデータリカバリ回路３０の位相比較回路１０とチャージポンプ３１とループフィルタ３２と電圧制御発振器（ＶＣＯ）３３とデータサンプリング部３４とに、分周器１３１と位相周波数比較器１３２とアップ・ダウン選択器１３３とを追加して、周波数引き込み能力の向上を図ったものである。

第２実施例では、周波数同期期間はデータとして1UIごとに反転する信号(1010・・・）を送信するように通信のシーケンスを規定する必要がある。
分周器１３１は、図１９に示すように、フリップフロップ１３１Ｆ１とインバータ１３１Ｉ１とによって、クロック信号ck0を２分周して分周クロック信号ck_divを生成する。また、フリップフロップ１３１Ｆ２とインバータ１３１Ｉ２とで受信データdataを２分周して分周受信データdata_divを生成する。

位相周波数比較器１３２は、図２０に示すように、フリップフロップ１３２Ｆ１,１３２Ｆ２とナンド回路１３２Ｎとから構成されている。

位相周波数比較器１３２は、分周器１３１から出力される分周クロック信号ck_divと分周データdata_divとが入力され、その分周クロック信号ck_divと分周データdata_divの立ち上がりエッジの差をアップ差信号up_pfdとして生成し、その立下りエッジの差をダウン差信号dn_pfdとして生成してそれぞれ出力する。

ここで、データレートが速い場合を想定しクロックとデータを分周した分周クロック信号ck_divと分周データdata_divを入力としているが、動作速度として問題がなければクロックとデータをそのままの周波数で入力しても問題はない。また、図２０に示すフリップフロップ１３２Ｆ１,１３２Ｆ２はリセットが入力された時（rb=ローの時）の出力はローとなる。

アップ・ダウン選択器１３３は、図２１に示すように、４つのマルチプレクサ１３３Ｍ１〜１３３Ｍ４で構成されている。

アップ・ダウン選択器１３３は、受信データdataとクロック信号(ck0,ck1,ck2,ck3)の周波数が同期したことを示す周波数ロック信号flockに応じて、位相比較回路１０の出力か位相周波数比較器１３２の出力のどちらかを選択している。ただし位相周波数比較器の出力はアップ差信号up_pfdとダウン差信号dn_pfdしかないため、アップ信号up2及びダウン信号dn2用のマルチプレクサ１３３Ｍ２,１３３Ｍ４にはgnd（ローレベル）を入力している。

上記実施例はいずれも、位相比較回路１０を４つの位相比較器ＰＤ_Ａ〜ＰＤ_Ｄを備え、４つのクロック信号の位相差を９０度にしているが、必ずしも４つである必要はない。例えば、６つの位相比較器を用いてもよく、この場合、クロック信号は６つとなり、そのクロック信号の位相差は６０度なる。

この発明は、上記実施例に限られるものではなく、特許請求の範囲の発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。

１０ 位相比較回路
１１ リセット生成部
１２〜１５ オア回路
ＰＤ_Ａ 位相比較器
ＰＤ_Ｂ 位相比較器
ＰＤ_Ｃ 位相比較器
ＰＤ_Ｄ 位相比較器
up_a アップ用信号
up_b アップ用信号
up_c アップ用信号
dn_a ダウン用信号
up_d アップ用信号
dn_b ダウン用信号
dn_c ダウン用信号
dn_d ダウン用信号

特許第３１９６７２５号公報

Claims (4)

1. 周波数が同じでそれぞれ位相が所定角度ずつずれたクロックである複数のクロック信号が入力され、各クロック信号に従って、位相が所定角度ずつずれた複数のリセット信号を生成するリセット生成部と、
   受信データと、所定のクロック信号及びリセット信号とを入力して、位相を同期させるためのアップ用信号とダウン用信号を生成する複数の位相比較器と、
   所定の位相比較器から出力されるアップ用信号と他の所定の位相比較器から出力されるアップ用信号との論理和をそれぞれアップ信号として生成する複数のＯＲ回路とを備えた位相比較回路において、
   前記各位相比較器は受信データの遷移エッジと前記リセット信号の立ち下がりエッジの時間差を前記アップ信号のパルス幅として生成し、前記アップ信号のパルス幅が生成される場合に前記クロック信号の立ち上がりエッジと他の前記リセット信号の立ち下がりエッジの時間差を前記ダウン信号のパルス幅として生成することを特徴とする位相比較回路。
2. 周波数が同じでそれぞれ位相が９０度ずつずれたクロックであるクロック信号０、クロック信号１、クロック信号２、クロック信号３が入力され、前記クロック信号０、クロック信号１、クロック信号２、クロック信号３に従って、リセット信号Ａ０、リセット信号Ａ１、リセット信号Ｂ０、リセット信号Ｂ１、リセット信号Ｃ０、リセット信号Ｃ１、リセット信号Ｄ０、リセット信号Ｄ１を生成するリセット生成部と、
   受信データと前記クロック信号０とクロック信号２と前記リセット信号Ａ０とリセット信号Ａ１が入力され、位相を同期させるためのアップ用信号Ａｕとダウン用信号Ａｄを生成する位相比較器Ａと、
   前記受信データと前記クロック信号０とクロック信号２と前記リセット信号Ｂ０とリセット信号Ｂ１が入力されアップ用信号Ｂｕとダウン用信号Ｂｄを生成する位相比較器Ｂと、
   前記受信データと前記クロック信号０とクロック信号２と前記リセット信号Ｃ０とリセット信号Ｃ１が入力されアップ用信号Cｕとダウン用信号Ｃｄを生成する位相比較器Ｃと、
   前記受信データと前記クロック信号０とクロック信号２と前記リセット信号Ｄ０とリセット信号Ｄ１が入力されアップ用信号Ｄｕとダウン用信号Ｄｄを生成する位相比較器Ｄと、
   前記アップ用信号Ａｕとアップ用信号Ｃｕが入力されその論理和をアップ信号ＵＰ１として生成するＯＲ回路Ｋ１と、
   前記アップ用信号Ｂｕとアップ用信号Ｄｕが入力されその論理和をアップ信号ＵＰ２として生成するＯＲ回路Ｋ２と、
   前記ダウン用信号Ａｄと前記ダウン用信号Ｃｄが入力されその論理和をダウン信号ＤＮ１として生成するＯＲ回路Ｋ３と、
   前記ダウン用信号Ｂｄと前記ダウン用信号Ｄｄが入力されその論理和をダウン信号ＤＮ２として生成するＯＲ回路Ｋ４とを備えた位相比較回路において、
   前記位相比較器Ａは、前記受信データの遷移エッジと前記リセット信号Ａ０の立ち下がりエッジの時間差を前記アップ用信号Ａｕのパルス幅として生成し、前記アップ用信号Ａｕのパルス幅が生成される場合に前記クロック信号２の立ち上がりエッジと前記リセット信号Ａ１の立ち下がりエッジの時間差を前記ダウン用信号Ａｄのパルス幅として生成し、
   前記位相比較器Ｂは、前記受信データの遷移エッジと前記リセット信号Ｂ０の立ち下がりエッジの時間差を前記アップ用信号Ｂｕのパルス幅として生成し、前記アップ用信号Ｂｕのパルス幅が生成される場合に前記クロック信号０の立ち上がりエッジと前記リセット信号Ｂ１の立ち下がりエッジの時間差を前記ダウン用信号Ｂｄのパルス幅として生成し、
   前記位相比較器Ｃは、前記受信データの遷移エッジと前記リセット信号Ｃ０の立ち下がりエッジの時間差を前記アップ用信号Ｃｕのパルス幅として生成し、前記アップ用信号Ｃｕのパルス幅が生成される場合に前記クロック信号２の立ち上がりエッジと前記リセット信号Ｃ１の立ち下がりエッジの時間差を前記ダウン用信号Ｃｄのパルス幅として生成し、
   前記位相比較器Ｄは、前記受信データの遷移エッジと前記リセット信号Ｄ０の立ち下がりエッジの時間差を前記アップ用信号Ｄｕのパルス幅として生成し、前記アップ用信号Ｄｕのパルス幅が生成される場合に前記クロック信号０の立ち上がりエッジと前記リセット信号Ｄ１の立ち下がりエッジの時間差を前記ダウン用信号Ｄｄのパルス幅として生成することを特徴とする位相比較回路。
3. 請求項２に記載の位相比較回路と、
   この位相比較回路から出力される前記アップ信号１,２とダウン信号１,２とが入力され、これら入力される信号のパルス幅に応じた出力信号cpoutを生成するチャージポンプと、
   前記出力信号cpoutを入力して該出力信号cpoutの電圧に応じた制御信号vcontを生成するループフィルタと、
   前記制御信号vcontを入力して該制御信号vcontに応じた周波数の前記クロック信号０,１,２,３を生成する電圧制御発振器と、
   この電圧制御発振器から出力される前記クロック信号０,２と前記受信データとを入力して復元データと復元クロック信号を生成するデータサンプリング部とを備えていることを特徴とするクロックデータリカバリ回路。
4. 請求項３に記載のクロックデータリカバリ回路であって、
   前記クロック信号０と前記受信データが入力され該クロック信号０を分周した分周クロック信号と該受信データを分周した分周データとを生成する分周器と、
   前記分周クロック信号と前記分周データとが入力されて該信号の立ち上りエッジの差をアップ差信号と、その立下りエッジの差をダウン差信号として生成する位相周波数比較器と、
   この位相周波数比較器から出力されるアップ差信号とダウン差信号と、前記位相比較回路から出力される前記アップ信号１,２とダウン信号１,２とを入力して、受信データとクロック信号の周波数とが同期したことを示す周波数ロック信号に基づいて、アップ差信号及びアップ信号１,２またはダウン差信号及びダウン信号１,２を選択して出力するアップ・ダウン選択器とを備え、
   このアップ・ダウン選択器から出力されるアップ差信号及びアップ信号１,２またはダウン差信号及びダウン信号１,２が前記チャージポンプへ入力することを特徴とするクロックデータリカバリ回路。