TWI385927B - 時間交錯式時脈資料回復電路及方法 - Google Patents

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Description

時間交錯式時脈資料回復電路及方法
本發明一般係與時脈資料回復(CDR)相關，其特別是關於時間交錯式時脈資料回復電路及方法。
NRZ(不歸零)是一種簡單且被廣泛使用的二進位資料流的調變方式，適用於一通訊通道，其中NRZ係透過電壓信號波形的變化去表示二進位資料流。對於以R速率(每秒位元)傳輸的二進位資料流，該NRZ以具有第一位準的電壓脈衝去代表二進位資料位元中的邏輯「1」，而以具有第二位準的電壓脈衝代表二進位資料位元中的邏輯「0」，其中資料位元邏輯「1」與資料位元邏輯「0」的期間(period)皆為T，且T與R互為倒數。在該資料傳輸的接收端上，時脈資料回復(CDR)電路用於擷取嵌入在電壓信號波形中的二進位資料流。
第1A圖說明時脈資料回復(CDR)電路100的功能區塊圖；該CDR電路100，用以接收電壓信號VIN，並相應地產生一回復時脈CLK與嵌入在電壓信號VIN中的之一二進位資料流D。該CDR電路100包含：一取樣器/相位偵測器電路110，用以產生該二進位資料流D及一相位信號，其中，該二進位資料流D係藉由取樣使用該回復時脈CLK之該電壓信號VIN而得，而該相位信號係由二邏輯信號UP和DN所體現，以呈現該電壓信號VIN與該回復時脈間的時序關係；一電荷泵(CP)電路120，用以將該二邏輯信號UP和DN轉換成一電流信號IOUT；一迴路濾波器(LF)130，用以將該電流信號IOUT 轉換成一電壓控制信號VCON；以及，一VCO(壓控制振盪器)140，用以在該電壓控制信號VCON的控制下產生該回復時脈CLK。於一習知技術的例子中，當UP出現時，CP 120經由LF 130產生正電流脈衝以增加該電壓控制信號VCON；當DN出現時，CP 120經由LF 130產生負電流脈衝以降低該電壓控制信號VCON。於一習知VCO的例子中，當降低該電壓控制信號VCON時將導致該回復時脈CLK減速，則增加該電壓控制信號VCON將導致加速該回復時脈CLK。當該取樣器/相位偵測器電路110確定該回復時脈CLK是太快(參考嵌入在電壓信號VIN中的時序)時，則將UP與DN分別設定為0與1，以表示該電壓控制信號VCON需要被調降以降速該回復時脈CLK。當該取樣器/相位偵測器電路110確定該回復時脈CLK是太慢(參考嵌入在電壓信號VIN中的時序)時，則將UP與DN分別設定為1與0，以表示該電壓控制信號VCON需要被增加加速該回復時脈CLK。當該取樣器/相位偵測器電路110對於電壓信號與嵌入在電壓信號VIN中的時序間的相對關係是不確定時，則將UP與DN分別設定為0與0，以表示該電壓控制信號VCON需維持不變，所以不會加速或減速該回復時脈。以此方式，在封閉迴路方式中建立該回復時脈CLK的時序以追蹤嵌入在電壓信號VIN中的時序。
第1B圖說明相位/偵測器電路110的示意圖；第1C圖說明以C語言撰寫的二進制相位偵測器演算法；與第1D圖說明圖1C之二進制相位偵測器的時序圖。
該典型的取樣器/相位偵測器電路110，包含：第一資料正反器(DFF)112，在該回復時脈CLK的上升邊緣中對電壓信號VIN取樣以產生該 資料流D；第二資料正反器(DFF)114，在該回復時脈CLK的上升邊緣中對該資料流D取樣以產生延遲的資料流程F；第三資料正反器(DFF)116，在該回復時脈CLK的下降邊緣中對電壓信號VIN取樣以產生過渡資料流EN；第四資料正反器(DFF)118，在該回復時脈CLK的上升邊緣中對該過渡資料流EN取樣以產生同步的過渡資料流E；與相位偵測器邏輯電路119，依據一「二進制相位偵測」演算法產生二邏輯信號UP和DN、該同步的過渡資料流E，與該被延遲的資料流F，其中，第1C圖中說明的C編碼例示該「二進制相位偵測」演算法，且二邏輯信號UP和DN與該資料流D相關。
要說明「二進制相位偵測」演算法的原理，如第1D圖說明的取樣器/相位偵測器110的典型時序圖，使用示波器去觀察該電壓信號VIN、該資料D、該被延遲的資料F、該過渡資料EN、與該同步的過渡資料E之波形。該電壓信號VIN的波形，一般可參考「眼圖(eye diagram)」，顯示了二明確位準，表示嵌入在其中的資料的二進制本質。嵌入在該電壓信號VIN中的二進位資料標記為Dn 、Dn＋1 、Dn＋2 ...等等，其中下標代表時序索引。理論上，希望該回復時脈CLK的上升邊緣與每資料位元的中心匹配排列，這是因為每資料位元的中心為「眼睛」具有最大開口的地方，也是最容易去辨認出該嵌入的資料位元。在這種情況下，該回復時脈CLK的下降邊緣中是符合資料轉折。當D與F是相等時，現在所擷取到的資料位元與先前(即，延遲)所擷取到的資料位元是相同的。在此情況下，UP與DN二者被設定為0，係用以表示電壓信號VIN與回復時脈之間的時序關係是不確定的。當D不等於F時，現在所擷取到的資料位元與先前(即，延遲)所擷取到的資料位元 是不同的，亦表示在電壓信號VIN中有轉折存在。在這種情況下，該同步的過渡資料位元E將支持(SIDE WITH)現在所擷取的資料位元D，或先前所擷取的資料位元F。參考嵌入在電壓信號VIN中的時序，如果E支持D，建議該回復時脈是太慢的，而且其需要被加速(即UP＝1和DN＝0)。參考嵌入在電壓信號VIN中的時序，如果E支持F，建議該回復時脈是太快速的，需要減速(即UP＝0和DN＝1)。
在另一前案，美國第6,442,225號專利，使用多相位時脈去消除相位偵測之死區(dead zone)。雖然執行多相位偵測，用於偵測相同的資料轉換點。具體來說，如果N＝8，而且資料速率是每秒1資料位元，使用8相位1Hz時脈，然後每秒有8相位偵測。美國第6,442,225號專利，希望藉由使用每資料轉折多相位偵測去改進相位偵測表現。
當在前案中對取樣器/相位偵測器110有許多供選擇的實施例時，所有的實施例包含使用像是資料正反器或閂鎖之取樣裝置。當資料流被以非常高速率(例如，每秒10千兆位元或更高)傳送時，該取樣裝置也需要被以非常高的速率去運作，而且該設計也是不容易去實施。故，需要CDR技術方法來提升取樣裝置的操作速度，以達到速度上的要求。
本發明的一目的是提供一種採用時間交錯式架構的時脈資料回復。
本發明的另一目的是提供一種採用時間交錯式架構的時脈資料回復，其中該多相偵測係用於偵測出不同的資料轉換點。
本發明的另一目的是提供一種藉由使用多相位降速電路的時脈資料回 復，該時脈資料回復藉由時間交錯式架構來提升電路速度，以達到速度上的要求。
在實施例中，揭示一種N相位時間交錯式的時脈資料回復電路，其中N是大於1的整數，該電路包含：N相位時間交錯式相位偵測器，接收輸入電壓信號、2N相位時脈、輸出N位元資料匯流排和N相位信號；N數位迴路濾波器電路，分別去接收N相位信號和輸出N控制字；與數位控制振盪器，在N控制字的控制下產生2N相位時脈。
在另一實施例中，揭示一種N相位時間交錯式的時脈資料回復電路，其中N是大於1的整數，該電路包含：N相位時間交錯式相位偵測器，接收輸入電壓信號、2N相位時脈、輸出N位元資料匯流排和N相位信號；N個電荷泵電路，分別利用N相位邏輯信號接收四相位的信號，並分別輸出N個電流信號；一加總電路，用以加總源自N個電荷泵電路之N個電流信號，並輸出一電流加總信號；一迴路濾波電路，用以接收該電流加總信號，並產生一電壓控制信號；以及，一壓控震盪器，用以產生對應於該控制電壓之N相位時脈。
請參考圖式，圖式係在於使熟習本技術者可更進一步瞭解本發明，且構成說明書的一部份。
本發明係關於CDR(時脈資料回復)，特別是關於採用時間交錯式的時脈資料回復(CDR)電路。雖然本發明已以一些特定實施例揭露如下，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內， 當可作更動與潤飾。
本發明的CDR是一種時間交錯式的架構，其中該多相偵測係用於偵測出不同的資料轉換點。具體來講，如果N=8，資料速率是每秒1資料位元，使用8相位1/8Hz時脈，則每秒只有1相位偵測。(注意：8相位1/8Hz時脈是功能上同於單相1Hz時脈)。本發明希望使用時間交錯式架構去提升CDR電路中的取樣器/相位偵測器內取樣裝置的速度，以滿足對於速度上的要求。本發明利用四倍時間交錯式的取樣器/相位偵測器來說明較佳實施範例，並無意藉此去限定本發明。
第2圖描述本發明之CDR電路200，CDR電路200包含：一時間交錯式相位偵測器201，以8相位時脈CLK[7：0]接收一電壓信號VIN，產生4位元資料流D[3：0]及複數個相位信號(亦即，UP[3：0]和DN[3：0])；一頻率控制電路203，係用以接收UP[3：0]和DN[3：0]，並輸出一控制信號；以及，一控制振盪器205，用以接收該控制信號，並產生該8相位時脈CLK[7：0]。其中，該8相位時脈CLK[7：0]係由八時脈等間隔組成，各具有4．T期間，其中T是電壓信號VIN中之二位元資料的資料速率(每秒位元)的倒數。電壓信號VIN及8相位時脈CLK[7：0]的時序圖係被繪示於第4圖。接著，將於後續以更詳細的實施方式來說明本發明之精神。
第3A圖描述本發明之CDR電路200A，CDR電路200A包含：一時間交錯式相位偵測器210A，以8相位時脈CLK[7：0]接收電壓信號VIN，產生4位元資料流D[3：0]，以UP[3：0]和DN[3：0]體現四相位信號；四個電荷泵(CP)電路220A、221A、222A與223A，分別利用四相位邏輯信號對 {UP[0],DN[0]}、{UP[1],DN[1]}、{UP[2],DN[2]}、和{UP[3]，DN[3]}去接收四相位的信號，並且分別輸出四個電流信號IOUT0、IOUT1、IOUT2及IOUT3；一加總電路230A，用以接收源自該四個電荷泵電路220A、221A、222A與223A之該四個電流信號IOUT0、IOUT1、IOUT2及IOUT4，並輸出一電流加總信號IOUT；一迴路濾波電路240A，用以接收該電流加總信號IOUT，並產生一電壓控制信號VCON；以及，一壓控震盪器250A，用以產生對應於該電壓控制電壓VCON之該8相位時脈CLK[7：0]。該8相位時脈CLK[7：0]係由八時脈等間隔組成，各具有4．T期間，其中T是電壓信號VIN中之二位元資料的資料速率(每秒位元)的倒數。電壓信號VIN及8相位時脈CLK[7：0]的時序圖係被繪示於第4圖。於穩態時對CDR電路200A進行設定，當相位時脈CLK[1]、CLK[3]、CLK[5]及CLK[7]的上升邊緣依據以時間交錯方式嵌入在電壓信號VIN中的資料的上升邊緣來進行排列時，則相位時脈CLK[0]、CLK[2]、CLK[4]及CLK[6]的上升邊緣依據以時間交錯方式嵌入在電壓信號VIN中的資料的中心來進行排列。
第3B圖描述本發明之CDR電路200B，CDR的電路200B包含：時間交錯式相位偵測器210B，以8相位時脈CLK[7：0]接收電壓信號VIN，產生4位元資料流D[3：0]，其中，以UP[3：0]和DN[3：0]執行四相位信號；四個數位式迴路濾波器(DLF)電路220B、221B、222B與223B，分別利用四個邏輯信號對{UP[0],DN[0]}、{UP[1],DN[1]}、{UP[2],DN[2]}、和{UP[3],DN[3]}去接收四相位信號，而且分別輸出四K位元控制字C0[K-1：0]、C1[K-1：0]、C2[K-1：0]和C3[K-1：0]，其中K是整數；與DCO(數位控 制振盪器)250B，接收該四K位元控制字C0[K－1：0]、C1[K－1：0]、C2[K－1：0]和C3[K－1：0]，和依序產生8相位時脈CLK[7：0]。對，該8相位時脈CLK[7：0]係由八時脈等間隔組成，各具有4．T期間，其中T是嵌入在電壓信號VIN中的二進位資料的資料速率(每秒位元)的倒數。如第4圖所示，說明電壓信號VIN和8相位時脈CLK[7：0]的時序圖。在穩定狀態中去設定該CDR電路200B，當相位時脈CLK[1]、CLK[3]、CLK[5]和CLK[7]的上升邊緣依據以時間交錯方式嵌入在電壓信號VIN中的資料的邊緣來進行排列時，則CLK[0]、CLK[2]、CLK[4]和CLK[6]的上升邊緣依據以時間交錯方式嵌入在電壓信號VIN中的資料的中心來進行排列。
第5圖以具體實施例400去說明第3A圖或第3B圖的時間交錯式相位偵測器210A或210B，實施例400包含：一組取樣資料正反器(DFFs)，其包含DFF 410、420、411、421、412、422、413和423，用以接收電壓信號VIN及相位時脈CLK[7：0]，並分別在上升邊緣CLK[0]、CLK[1]、CLK[2]、CLK[3]、CLK[4]、CLK[5]、CLK[6]和CLK[7]去取樣電壓信號VIN，而且分別輸出二進位資料FN[0]，EN[0]、FN[1]、EN[1]、FN[2]、EN[2]、FN[3]、與EN[3]；一第一群同步正反器(DFFs)，其包含DFF 430，440和450，在CLK[0]的上升邊緣分別對FN[0]、EN[0]和FN[1]進行取樣，並分別輸出二進位資料F[0]，E[0]和D[0]；一第二群同步正反器(DFFs)，其包含DFF 431，441和451，在CLK[2]的上升邊緣分別對FN[1]、EN[1]和FN[2]進行取樣，並分別輸出二進位資料F[1]，E[1]和D[1]；一第三群同步正反器(DFFs)，其包含DFF 432，442和452，在CLK[4]的上升邊緣分別對FN[2]、EN[2] 和FN[3]進行取樣，並分別輸出二進位資料F[2]，E[2]和D[2]；一第四群同步正反器(DFFs)，其包含DFF 433，443和453，在CLK[6]的上升邊緣分別對FN[3]、EN[3]和FN[0]進行取樣，並分別輸出二進位資料F[3]，E[3]和D[3]；一第一相位偵測邏輯電路460，分別接收F[0]、E[0]、與D[0]，並藉由邏輯信號對UP[0]和DN[0]的實現來輸出一第一相位信號；一第二相位偵測邏輯電路461，分別接收F[1]、E[1]、與D[1]，並藉由邏輯信號對UP[1]和DN[1]的實現來輸出一第二相位信號；一第三相位偵測邏輯電路462，分別接收F[2]、E[2]、與D[2]，並藉由邏輯信號對UP[2]和DN[2]的實現來輸出一第三相位信號；一第四相位偵測邏輯電路463，分別接收F[3]、E[3]、與D[3]，並藉由邏輯信號對UP[3]和DN[3]的實現來輸出一第四相位信號。第1C圖說明以C語言撰寫的二進制相位偵測器演算法，該相位偵測邏輯電路460、461、462與463執行第1C圖的演算法，其中「F」、「E」、和「D」分別參考到該相位偵測器的第1、第2與第3輸入。
藉由時間交錯式特徵，其可巨幅提升取樣裝置(即，具體實施例400的DFFs)之電路速度。對四倍時間交錯式，大約是提升四倍電路速度的程度。
在第3A圖的CDR電路200A中，時間交錯式特徵對電荷泵(CP)也是有效地，亦即可以提升電路速度以滿足速度上的要求。然而，在實際狀況中，以各電荷泵產生之電流脈波是較沒有使用時間交錯式的電流脈波長。這延伸了CDR迴路對於每一相位偵測的反應。舉例來說，如果相位偵測決定出該回復時脈是太慢的，對於一四倍時間交錯式的環境下，具有四倍期間之一電流脈波則被產生來用以加速VCO，而這在CDR迴路上有效地引用一移動 平均數功能。該移動平均數不僅讓CDR迴路上的雜訊較少，也使得追蹤嵌入在該電壓信號VIN中的時序之變化的能力變得較不敏捷。因此，在雜訊調整和追蹤能力間係可依需求而做一取捨(trade－off)。然而，對一四倍時間交錯式的架構，其追蹤能力的下降(drop－off)是非常緩和的。本發明所教示的原理是能在較高倍數的時間交錯式的架構下去實施(像是，8倍或16倍時間交錯)，而這可更進一步提升電路速度；在這種情況下，CDR迴路上的雜訊會更少，但是追蹤能力卻會更進一步地下降。對於一N倍時間交錯式的架構，N是大於1的整數，其提供N．T 期間內之2．N相位回復時脈，並使用2．N取樣裝置，來對共同電壓信號VIN進行取樣，以產生2．N中間邏輯信號；一3．N取樣裝置，分成N群組，各群組具有3個取樣裝置，並且依照被視作為同一群體之該2．N相位回復時脈的一特定相位來操作，用於同步該2．N中間邏輯信號以產生N組已同步邏輯信號，其中，各群組包含有與自身群組相對應之該2．N相位回復時脈之該特定相位的3邏輯信號；與N相位偵測器邏輯電路，透過二邏輯信號，各將N組已同步邏輯信號中之一映射成為一相位信號。
在第3A圖中，一2．N 相位時脈可以相當便利地藉由一壓控振盪器(VCO)而產生，舉例來說，如一N級環式振盪器，因為此為本領域人士之所悉知，故於此不再贅述。一電荷泵電路可以相當便利地藉由一電源流及一電流槽來體現，其中，當UP信號被確立時，則該電流源被致能，反之，該電流源被禁能；當DN信號被確立時，該電流槽被致能，反之，該電流槽被禁能；此外，該電流源的輸出與該電流槽的輸出彼此連接在一起。另， 電荷泵為此領域人之廣為悉知，故於此不再贅述。舉例來說，一迴路濾波器可藉由一串聯RC電路與一電容的並聯來加以體現。
在第3A圖中，加總電路230A加總4個電流信號IOUT0、IOUT1、IOUT2及IOUT3而成為該電流加總信號IOUT。然而，實際上，電荷泵電路220A、221A、222A及223A的輸出可被耦接在一起，且其個別輸出信號可無須一加總電路，即可有效地加總在一起。換言之，無須一具體的加總電路即可實現加總電路230A的功能。同樣地，本揭露文件中的許多功能方塊，在不偏離本發明之範圍及功能之前提下，亦可用其他的實施例來加以實現。
在第3B圖的CDR電路200B中，時間交錯式技術對數位式迴路濾波器(DLF)也是有效地，亦即可以大量提升電路速度以滿足絕大部分的要求。對於一採用4倍時間交錯式架構的數位式迴路濾波器(DLF)而言，電路速度約可提升為四倍。然而，在實際狀況中，使用使用時間交錯式架構的DLF，其所產生之K位元控制字較沒有使用時間交錯式的DLF長，而這延伸了CDR迴路對於每一相位偵測的反應。舉例來說，如果相位偵測決定出該回復時脈是太慢的，則每資料位元期間的四倍期間之控制字被產生來加速DCO，而這在CDR迴路上有效地引用一移動平均數功能。該移動平均數不僅讓CDR迴路上的雜訊較少，也使得追蹤嵌入在該電壓信號VIN中的時序之變化的能力變得較不敏捷。因此，在雜訊和追蹤能力之間可依需要而做一取捨(trade－off)。然而，對一四倍時間交錯式的架構，其追蹤能力的下降(drop－off)是非常緩和的。本發明所教示的原理是能在較高程度時間交錯式的架構下去實施(像是，8倍或16倍時間交錯)，而這可更進一步提升 電路速度；在這種情況下，該CDR迴路上的雜訊更少，但是追蹤能力卻更進一步地下降。對於一N倍時間交錯式的架構，N是大於1的整數，其提供N ．T期間之2．N相位回復時脈，並使用2．N取樣裝置，來對電壓信號VIN進行取樣，以產生2．N中間邏輯信號；一3．N取樣裝置，分成N群組，各群組具有3取樣裝置，並且依照該2．N相位回復時脈之一特定相位來操作，用於同步該2．N中間邏輯信號以產生N組已同步邏輯信號，其中，各群組包含有與自身群組相對應之該2．N相位回復時脈之該特定相位的3邏輯信號；與N相位偵測器邏輯電路，透過二邏輯信號，各將N組已同步邏輯信號中之一映射成一相位信號。
第6圖說明數位迴路濾波器500的功能區塊圖，適用於第3A圖的DLF220A及第2B圖的DLF 220B(亦適用於221A、221B、222A、222B、223A和223B，此外，該DLF 500的輸入/輸出信號名稱亦與上述DLF不同)。數位迴路濾波器500包含：一加總電路510，用以接收該相位信號UP[0]和DN[0]，並輸出一第一中間信號PE，像是PE＝UP[0]－DN[0]；一數位濾波器520，其具有一轉換函數H(z)，用以接收該第一中間信號PE和輸出一第二中間信號FPE；與一編碼器530，用以將該第二中間信號FPE編碼成該K位元控制字C0[K－1：0]。在一實施例中，該轉換函數H(z)可被設定為H (z )＝a ．z －1 ＋b ．z －1 /(1－z －1 )，其中a和b是二濾波器參數。一般來說，如果沒有限制的話，則a和b二者會是分數，因此該轉換函數H(z)的輸出將會是一無界帶分數(即，整數加分數)。在數位濾波器520中使用嵌入捨入(rounding)飽和功能函數(未圖示)來將該第二中間信號FPE調整成一有 界整數。舉例來說，但不限於此，FPE是從整數0到整數255中的一整數。在一實施例中，編碼器530是溫度計代碼(thermometer－code)編碼器。例如，當FPE是從整數0到整數255中的一整數，則溫度計代碼編碼器的輸出將是255位元控制字，其中，位元的總數是「1」，且和FPE的值是相等的。該溫度計代碼編碼器的原理和實作方式係為一廣為人知的習知技藝，故不再贅述。
第7圖說明DCO 600的區塊圖，適用於第3B圖的DCO 250B。DCO 600包含一4級環式振盪器620，其包含四延遲元件(601－604)，用以輸出8相位時脈CLK[7：0]。四延遲元件(601－604)中的每一皆有二輸入端「IN＋」和「IN－」，用以接收前一級延遲元件(delay cell)的二輸出，二輸出端「OUT＋」和「OUT－」，用以將二輸出傳遞到下一級延遲元件，與二偏壓端「IB1」和「IB2」，用以接收二偏移電流。具體來講，延遲元件601接收偏移電流IB1[0]和IB2[0]，延遲元件602接收偏移電流IB1[1]和IB2[1]，延遲元件603接收偏移電流IB1[2]和IB2[2]，與延遲元件604接收偏移電流IB1[3]和IB2[3]。在一較佳實施例中，該四延遲元件(601－604)是相同而且在相同條件下進行偏移。DCO 600更包含數位偏移控制電路6 10，用以接收該四K位元控制字CO[K－1：0]、C1[K－1：0]、C2[K－1：0]和C3[K－1：0]，與產生八偏移電流IB1[3：0]和IB2[3：0]，以對該環式振盪器620之四延遲元件(601－604)進行偏移。該四K位元控制字透過數位控制偏移電路610去控制環式振盪器620的偏移條件，並藉此控制環式振盪器620的振盪頻率。
第8圖說明延遲元件700的示意圖，適用於第7圖之環式振盪器620 的延遲元件(601－604)。延遲元件700是一差分電路，具有二輸入端「IN＋」和「IN－」，和二輸出端「OUT＋」和「OUT－」，透過一第一偏壓端IB1接收一第一偏移電流和透過一第二偏壓端IB2接收一第二偏移電流。延遲元件700包含一第一差分對和一第二差分對，該第一差分對包含NMOS電晶體M1a和M1b，該第二差分對包含NMOS電晶體M2a和M2b，其中，從該IB1端以該第一偏移電流偏移NMOS電晶體M1a和M1b，而從該IB2端以該第二偏移電流偏移NMOS電晶體M2a和M2b。延遲元件700另包含一差分遲延電路，該差分遲延電路包含一電阻R2a、一電阻R2b和一電容Cp。延遲元件700更包含提供一對負載電阻R1b、R1a，該對負載電阻R1b、R1a用來作為第一差分對M1a－M1b和第二差分對M2a－M2b的一共同差分負載。於此，VDD表示一第一固定電位電路節點。當第二差分對M2a－M2b之輸入端(「閘極」端)係經由該差分遲延電路710去間接耦接到延遲元件700的輸入端IN＋/－時，第一差分對M1a－M1b之輸入端(「閘極」端)直接耦接到延遲元件700的輸入端IN＋/－。第一差分對M1a－M1b和第二差分對M2a－M2b二者之輸出端(「汲極」端)直接耦接到延遲元件700的輸出端OUT＋/－。據此，該輸出OUT＋/－經由一第一通道和一第二通道耦接到該輸入IN＋/－，該第一通道包含第一差分對M1a－M1b，該第二通道包含遲延電路710和第二差分對M2a－M2b。當該第二通道具有一第二延遲時，該第一通道具有一第一延遲，而由於差分遲延電路710，該第二延遲常是大於該第一延遲。延遲元件700之整體延遲(在輸入IN＋/－和輸出OUT＋/－之間)是介於在該第一延遲和該第二延遲之間，並且是取決於二通道的相對加權值。該第一偏移電流(從IB1)和該第二偏移電流 (從IB2)分別決定該第一通道和該第二通道的加權值。在一較佳實施例中，來自偏壓端IB1和IB2的總電流為一固定值。於第一種極端的情況下，來自第二偏壓端IB2的電流是0(因此該第二通道的加權值為零)，延遲元件700的整體延遲等同該第一延遲。於第二種極端的情況下，來自第一偏壓端IB1的電流是0(因此該第一通道的加權值為零)，延遲元件700的整體延遲等同該第二延遲。在二通道的相對電流之變化導致總延遲的變化，因而導致以該延遲元件構成之環式振盪器的振盪頻率產生變化。
第9圖說明數位控制偏移電路800的示意圖，適用於第7圖之數位控制偏移電路610。偏移電路800包含：四電流模式DAC(數位類比轉換器)801－804，分別用以接收四K位元控制字CO[K－1：0]、C1[K－1：0]，C2[K－1：0]和C3[K－1：0]，與二電流鏡811和812。四電流模式DACs(801－804)中的每一皆有一輸入端「W」，用於接收一K位元控制字，一電源端「VSRC」，用以接收來自一第一固定電位節點VDD的電源，與二輸出端「I1」和「I2」，用以傳送二輸出電流。從「I1」端(所有四DACs)傳送的所有輸出電流匯集成一第一總電流I1T，從「I2」端(所有四DACs)傳送的所有輸出電流匯集成一第二總電流I2T。二電流鏡(811、812)中之其一具有一輸入端「IIN」、一輸出端「IOUT」和一電源端「VGND」，輸入端「IIN」接收一輸入電流，輸出端「IOUT」傳送一匯流排反映輸出電流的電流，電源端「VGND」耦接到一第二固定電位節點VSS，用以作為電源之返回路徑(return path)。具體來說，當電流鏡812接收第二總電流I2T並將其反映成輸出電流IB2[0]、IB2[1]、IB2[2]和IB2[3]時，電流鏡811接收第一總電流I1T並將其反映 成輸出電流IB1[0]、IB1[1]、IB1[2]和IB1[3]。請注意，如第7圖所示之方式，IB1[3：0]和IB2[3：0]係被用以偏移4級環式振盪器。
第10圖說明電流模式數位對類比轉換器(DAC)900的示意圖，適用於第9圖之DAC(801－804)。如先前所述，四電流模式DACs(801－804)中的每一皆有一輸入端「W」，用於接收一K位元控制字。雖然本發明已以特定實施例揭露，然其並非用以限定本發明，任何熟習此項技藝者，舉例來說，如第10圖所述之DAC 900，當K＝2時，其可作為一實施例來作例示，同理，亦可推演至K>2時之延伸實施例。DAC 900具有電源端「SRC」，用於接收電源，輸入端「W」用於接收2位元控制字，和二輸出端「I1」和「I2」用於輸出二電流。DAC 900包含二DAC元件901和902，用於分別接收控制位元W[0]和W[1]。DAC 901和902是由相似方式建構，因此適用於DAC 901的描述也是可適用於DAC 902，僅只有實施例或標記不相同而已。可由下列的敘述得知，DAC 902的實施例或標記是標示在括號中。DAC 901(902)是以電流轉向(steering)拓撲來架構；其包含以PMOS電晶體M3(M5)體現的電流源，和以PMOS電晶體M4a和M4b(M6a和M6b)體現的一對開關。藉由適當提供偏壓VBP1(VBP2)給M3(M5)之閘極，和經由「SRC」端提供偏壓給M3(M5)之源極，M3(M5)體現從其汲極輸出電流IS1(IS2)之一電流源，其中IS1(IS2)有大約固定的位準且無需考慮其負載電路的狀態。作為電流IS1(IS2)之負載電路的M4a和M4b(M6a和M6b)，形成一開關對，用以提供電流轉向功能以使電流IS1(IS2)轉向到一第一分支IS1a(IS2a)或一第二分支IS1b(IS2b)。當M4b(M6b)是以W[0](W[1])的邏輯反向來控制 時，M4a(M6a)則是受W[0](W[1])所控制，其中，W[0](W[1])的邏輯反向控制是透過一反相器來獲得的，而903及904分別是供DAC元件901及902來使用的。，當W[0](W[1])是邏輯低的，IS1(IS2)轉向到第一分支IS1a(IS2a)；當W[0](W[1])是邏輯高，IS1(IS2)轉向到第二分支IS1b(IS2b)。當從第二分支(IS1b和IS2b)的所有電流被匯集成傳送到第二輸出端I2之一第二電流Ib時，從第一分支(IS1a和IS2a)的所有電流被匯集成傳送到第一輸出端I1之一第一電流Ia。
第11圖說明電流鏡1000，適用於第9圖之電流鏡811與812。電流鏡1000具有輸入端IIN和輸出端IOUT，輸入端IIN用於接收一輸入電流信號，輸出端I0UT用於輸出表示為匯流排標示之複數個輸出電流信號。電流鏡1000包含第一NMOS電晶體M7和複數個電流鏡NMOS電晶體M8－M11，第一NMOS電晶體M7接收源自輸入端IIN的輸入電流，M8－M11將來自輸入端IIN之輸入電流反映成輸出端IOUT(匯流排標示)之輸出電流。於此，VSS表示固定電位值節點。電流鏡1000的原理是一廣為人知的習知技藝，故不再贅述。此外，在不脫離本發明之精神和範圍內，熟悉該項技藝人士可能會以電流鏡去施行各式各樣的替代實施例，例如，「疊接(cascade)電流鏡」拓撲架構可用以改良電流鏡的輸出電阻，以減少輸出電壓餘量(headroom)所須付出之代價。因此，本發明不限於上述特定的具體實施例，而是包含各種可能的具體實施例，像是電路設計採用的其他替代實施例。
雖然本發明已以特定實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
電壓信號‧‧‧VIN
回復時脈‧‧‧CLK
二進位資料流‧‧‧D
CDR電路‧‧‧100、200、200A、200B
110‧‧‧相位偵測器
120‧‧‧電荷泵(CP)
130‧‧‧迴路濾波器(LF)
140‧‧‧電壓控制振盪器(VCO)
201、210A、200B‧‧‧時間交錯式相位偵測器
203‧‧‧頻率控制電路
205‧‧‧控制振盪器
250A‧‧‧壓控震盪器
250B‧‧‧數位控制振盪器(DCO)
UP、DN‧‧‧邏輯信號
IS1、IS2‧‧‧電流
EN‧‧‧過渡資料流
112‧‧‧第一資料正反器(DFF)
114‧‧‧第二資料正反器(DFF)
116‧‧‧第三資料正反器(DFF)
118‧‧‧第四資料正反器(DFF)
119‧‧‧相位偵測器邏輯電路
220B、221B、222B、223B‧‧‧DLF
410、420、411、421、412、413、422、423、430、431、440、441、450、451‧‧‧DFF
460、461、462、463‧‧‧相位偵測邏輯電路
500‧‧‧數位迴路濾波器
510‧‧‧加總電路
520‧‧‧數位濾波器
530‧‧‧編碼器
K‧‧‧位元控制字
PE‧‧‧第一中間信號
FPE‧‧‧第二中間信號
UP[0]、DN[0]‧‧‧相位信號
H(z)‧‧‧轉換函數
601-604‧‧‧延遲元件
610、800‧‧‧數位偏移控制電路
620‧‧‧4級環式振盪器
700‧‧‧延遲元件
710‧‧‧差分遲延電路
801-804、900‧‧‧電流模式數位對類比轉換器(DAC)
M7‧‧‧第一NMOS電晶體
M8-M11‧‧‧電流鏡NMOS電晶體
811、812、1000‧‧‧電流鏡
901、902‧‧‧DAC元件
IIN‧‧‧輸入端
IOUT‧‧‧輸出端
VSS‧‧‧固定電位節點
第1A圖說明習知的時脈資料回復(CDR)電路的功能圖。
第1B圖說明習知的相位偵測器電路的示意圖。
第1C圖說明以C語言撰寫的二進制相位偵測器演算法。
第1D圖說明圖1C之二進制相位偵測器的時序圖。
第2圖說明四倍時間交錯式的CDR電路之功能方塊示意圖。
第3A圖說明四倍時間交錯式的CDR電路之第一實施例的功能圖。
第3B圖說明四倍時間交錯式的CDR電路之第二實施例的功能圖。
第4圖說明圖3A或3B之四倍時間交錯式的數位CDR電路的時序圖。
第5圖說明四倍時間交錯式偵測器。
第6圖說明數位迴路濾波器的功能區塊圖。
第7圖說明數位控制振盪器(DCO)的示意圖。
第8圖說明延遲元件(delay cell)的示意圖。
第9圖說明數位控制偏移電路的示意圖。
第10圖說明電流模式數位對類比轉換器的示意圖。
第11圖說明電流鏡(mirror)電路的示意圖。
200‧‧‧時間交錯式時脈資料回復電路
201‧‧‧時間交錯式相位偵測器
203‧‧‧頻率控制電路
205‧‧‧控制振盪器
UP[3：0]、DN[3：0]‧‧‧相位信號
D[3：0]‧‧‧二進位資料流
CLK[7：0]‧‧‧8相位時脈(回復時脈)
VIN‧‧‧電壓信號

Claims (25)

  1. 一種時間交錯式時脈資料回復電路，其中該電路具有一時間交錯式的架構，該電路包含：一時間交錯式相位偵測器，用以接收一輸入信號與複數個時脈信號，並用以依據該複數個時脈信號以偵測出該輸入信號的不同資料轉換點，以輸出M位元資料與N個相位信號，其中M與N為大於1的整數；一頻率控制電路，耦接到該時間交錯式相位偵測器，用以接收該N個相位信號，並依據該N個相位信號產生一控制信號；以及一控制振盪器，耦接到該頻率控制電路，受該控制信號的控制以產生該複數時脈信號。
  2. 如請求項1所述之電路，其中該時間交錯式相位偵測器電路更包含：複數個取樣資料正反器，用以接收該複數個時脈信號以及該輸入信號，並根據該複數個時脈信號來取樣該輸入信號，以產生複數個第一數位信號；複數個同步資料正反器，用以接收該複數個第一數位信號，並輸出複數個第二數位信號及該M位元資料；以及複數個相位偵測邏輯電路，用以接收該複數個第二數位信號與該M位元資料，並輸出該N個相位信號。
  3. 如請求項1所述之電路，其中該頻率控制電路更包含：複數個數位濾波器，用以接收該N個相位信號，並產生該控制信號；其中，該控制信號係為一數位信號。
  4. 如請求項3所述之電路，其中該控制振盪器更包含：一偏移控制電路，用以接收該控制信號，根據該控制信號判斷該複數個時脈信號偏移量，並據以輸出複數個偏移信號；以及複數延遲單元，用以接收該複數個偏移信號，根據該複數個偏移信號調整該複數個時脈信號之時序，並據以輸出經調整後之該複數個時脈信號。
  5. 如請求項1所述之電路，其中該頻率控制電路更包含：複數個電荷泵，用以接收該N個相位信號，根據該N個相位信號分別輸出複數個電流信號；一加總電路，用以接收並加總該複數個電流信號，並產生一電流加總信號；以及一濾波器，用以接收該電流加總信號，並據以產生該控制信號。
  6. 如請求項5所述之電路，其中該控制振盪器可為一電壓控制振盪器。
  7. 如請求項1所述之電路，其中該輸入信號的資料速率(data rate)係快於該時脈信號的頻率。
  8. 一種時間交錯式時脈資料回復電路，其中該電路包含：一時間交錯式相位偵測器，用以接收一輸入信號與複數個時脈信號，依據該複數個時脈信號以偵測出該輸入信號的不同資料轉換點，並據以輸出一資料信號與複數組相位信號；複數個偵測電路，耦接到該時間交錯式相位偵測器，其中，每一偵測電路用以接收該複數組相位信號的其中一組，並產生相對應的一偵測 信號；以及一調整電路，耦接到該複數個偵測電路，用以接收該複數個偵測信號，並產生該複數個時脈信號。
  9. 如請求項8所述之電路，其中該輸入信號的資料速率(data rate)係快於該時脈信號的頻率。
  10. 如請求項8所述之電路，其中該時間交錯相位偵測器更包含：複數個取樣資料正反器，用以接收該複數個時脈信號，並根據該複數個時脈信號來取樣該輸入信號，以產生複數個第一數位信號；複數個同步資料正反器，用以接收該複數個第一數位信號，並輸出複數個第二數位信號及該資料信號；以及複數個相位偵測器邏輯電路，用以接收該複數個第二數位信號及該資料信號，並輸出該複數個相位信號。
  11. 如請求項8所述之電路，其中該複數個偵測電路係為複數個數位濾波器，每一該數位濾波器用以分別接收相對應之該相位信號，並據以產生相對應的該偵測信號，該偵測信號係為一數位信號。
  12. 如請求項11所述之電路，其中該調整電路可為一數位控制振盪器，該數位控制振盪器更包含：一偏移控制電路，用以接收該複數個偵測信號，根據該複數個偵測信號判斷該複數個時脈信號偏移量，並據以產生複數個偏移信號；以及複數個延遲單元，用以接收該複數個偏移信號，根據該複數個偏移信號調整該複數個時脈信號之時序，並據以輸出經調整後之該複數個時 脈信號。
  13. 如請求項8所述之電路，其中該複數個偵測電路係為複數個電荷泵。
  14. 如請求項13所述之電路，其中該調整電路更包含：一加總器，用以加總該複數個偵測信號，並產生一電流加總信號；一低通濾波器，用以接收該電流加總信號，並據以產生一控制信號；以及一電壓控制振盪器，用以接收該控制信號，並據以產生該複數個時脈信號。
  15. 如請求項8所述之電路，其中該偵測信號為一類比電流信號。
  16. 一種時間交錯式時脈資料回復方法，該方法包含：接收一輸入信號及複數個時脈信號；依據該複數個時脈信號以偵測該輸入信號的不同的資料轉換點，並據以產生複數個相位信號；依據該複數個相位信號以產生一控制信號；以及依據該控制信號以產生該複數個時脈信號。
  17. 如請求項16所述之方法，其中產生該控制信號之該步驟更包含：提供複數個電荷泵，用以接收該複數個相位信號，並轉換該複數個相位信號為複數個第一電流信號；加總該複數個第一電流信號以產生一加總電流；以及濾波該加總電流以產生該控制信號。
  18. 如請求項17所述之方法，其中該振盪器為一電壓控制振盪器。
  19. 如請求項16所述之方法，其中產生該控制信號之該步驟更包含：提供複數個數位濾波器，用以接受該複數個相位信號，並產生該控制信號；其中，該控制信號包含有複數個偵測信號，且該複數個偵測信號為數位信號。
  20. 如請求項19所述之方法，其中該振盪器為一數位控制振盪器。
  21. 如請求項16所述之方法，其中該輸入信號的資料速率(data rate)係快於該時脈信號的頻率。
  22. 一種時間交錯式時脈資料回復方法，該方法包含：在控制信號的控制之下，使用一受控制的振盪器產生N個時脈信號，其中N是大於1的整數；使用該N個時脈信號取樣一輸入信號，而以產生複數個中間邏輯信號；在該N個時脈信號中選擇相對應的時脈信號以形成複數個同步時脈：依據該複數個同步時脈對該複數個中間邏輯信號進行取樣以產生複數組同步邏輯信號；分別將該複數組同步邏輯信號映射成複數個相位信號；以及依據該複數個相位信號以產生該控制信號。
  23. 如請求項22所述之方法，其中各組同步邏輯信號係包含3同步邏輯信號，以同步該複數個同步時脈的其中一個。
  24. 如請求項22所述之方法，其中該方法係依據該複數個時脈信號以偵測出該輸入信號的不同資料轉換點。
  25. 如請求項22所述之方法，其中該輸入信號的資料速率(data rate)係快於該時脈信號的頻率。
TW097135022A 2007-09-14 2008-09-12 時間交錯式時脈資料回復電路及方法 TWI385927B (zh)

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