JP5305935B2 - デジタルフェーズロックドループ回路 - Google Patents

Description

本発明は、デジタルフェーズロックドループ回路に関する。

完全デジタルフェーズロックドループ（以下、ＡＤ（ALL Digital）ＰＬＬと称す）回路には特許文献１に開示されている発明がある。図１１に特許文献１の回路を簡略化し、同様の動作を行うことができるＡＤＰＬＬ回路の構成を示す。図１１に示すＡＤＰＬＬ回路１０は、ＴＤＣ回路（Time-to-Digital Converter）１と、ＤＣＯ（Digitally-Controlled-Oscillator）回路７と、ＦＦ（Flip-Flop）回路２と、アキュムレータ３、４と、位相差演算回路６と、正規化処理回路５と、デジタルフィルタ９とを有する。

以下にＡＤＰＬＬ回路１０の動作を簡単に示す。まず、リファレンスクロックＦＲＥＦが、ＴＤＣ回路１のクロック入力端子と、ＦＦ回路２のデータ入力端子に入力される。また、ＦＦ回路２のクロック入力端子には、ＤＣＯ回路７から出力された出力クロックＣＫＶが入力される。よって、出力クロックＣＫＶに応じてタイミング調整されたリファレンスクロックＦＲＥＦが、クロックＣＫＲとしてラッチ回路のクロック端子とアキュムレータ３に入力される。アキュムレータ３では、クロックＣＫＲが入力されるごとに逓倍設定値をアキュムレートしていく。また、アキュムレータ４では、出力クロックＣＫＶが入力されるごとに１ずつアキュムレートしていく。

ＴＤＣ回路１は、リファレンスクロックＦＲＥＦのタイミングで、リファレンスクロックＦＲＥＦと出力クロックＣＫＶの位相差分をデジタルデータで出力する。このデジタルデータは、リファレンスクロックＦＲＥＦと出力クロックＣＫＶの位相差分をＴＤＣ回路１が有する遅延素子の個数で示される。図１２にＴＤＣ回路１の回路構成を示す。ＴＤＣ回路１は、Ｌ個の遅延素子と、Ｌ個のＦＦ回路と、エッジ検出器とを有する。図１３にＴＤＣ回路１の動作を示すタイミングチャートを示す。なお、遅延素子数Ｌは「１０」とする。図１３に示すように、出力クロックＣＫＶをＬ個の遅延素子で徐々に遅延させたクロック信号Ｄ（０）〜Ｄ（Ｌ−１）を、時刻ｔ１に、リファレンスクロックＦＲＥＦの立ち上がりエッジで一斉にサンプリングしている。図１３に示す例では、サンプリングデータＱ［０：９］（Ｌ＝１０）として「００１１１１００００」の値を得る。このサンプリングデータＱ［０：９］の「０」から「１」へ値が変化する箇所、「１」から「０」へ値が変化する箇所を検出することで、遅延した出力クロックＣＫＶの立ち上がりエッジと、立ち下がりエッジとの間隔を遅延素子の段数で表すことができる。つまり、「０」から「１」へ値が変化する箇所Ｑ［２］が立ち下がりエッジの情報、「１」から「０」へ値が変化する箇所Ｑ［６］が立ち上がりエッジの情報となる。エッジ検出器は、この情報をデジタルデータＴＤＣ＿ＦＡＬＬ、ＴＤＣ＿ＲＩＳＥとして出力する。

位相差演算回路６は、このデジタルデータＴＤＣ＿ＦＡＬＬ、ＴＤＣ＿ＲＩＳＥに応じて出力クロックＣＫＶの１周期を算出する。この算出方法を図１４、図１５の模式図を用いて説明する。図１４は、リファレンスクロックＦＲＥＦに対して出力クロックＣＫＶの位相がΦだけ進んでいる場合を示す。図１５は、リファレンスクロックＦＲＥＦに対して出力クロックＣＫＶの位相がΦだけ遅れている場合を示す。図１４、図１５中に示すようにリファレンスクロックＦＲＥＦの立ち上がりエッジに対する出力クロックＣＫＶの立ち上がりエッジの期間ΔＴｒとリファレンスクロックＦＲＥＦの立ち上がりエッジに対する出力クロックＣＫＶの立ち下がりエッジの期間ΔＴｆの差が出力クロックＣＫＶの半周期となる。ＡＤＰＬＬ回路１０は、このΔＴｒ、ΔＴｆを上記遅延素子の段数として検出している。

つまり、（ＴＤＣ＿ＲＩＳＥ−ＴＤＣ＿ＦＡＬＬ）を出力クロックＣＫＶの半周期として検出する。そして、１周期を（ＴＤＣ＿ＲＩＳＥ−ＴＤＣ＿ＦＡＬＬ）の２倍の値として算出する。そして、その算出結果を利用して、リファレンスクロックＦＲＥＦと出力クロックＣＫＶの位相差分である遅延段数を正規化する。正規化された位相差は以下のような式で表すことができる。
位相差＝ＴＤＣ＿ＲＩＳＥ／（２×（｜ＴＤＣ＿ＲＩＳＥ−ＴＤＣ＿ＦＡＬＬ｜））
この式により、ＴＤＣ回路１で遅延素子の個数で表していた位相差を出力クロックＣＫＶの１周期に対する割合に変換することができる。

位相誤差検出回路６では、上記アキュムレータ３、４のアキュムレート値、位相差演算回路６からの出力クロックＣＫＶの１周期以内の位相差の値をデジタル処理する。つまり、（リファレンスクロックＦＲＥＦのアキュムレート値）−（出力クロックＣＫＶのアキュムレート値）−（位相差分の値）をデジタル処理し、位相誤差データとする。この位相誤差データをデジタルフィルタ９で平滑化する。このデジタルフィルタ９の出力に応じてＤＣＯ回路７が出力する出力クロックＣＫＶの発振周波数が調整される。よって、上述した回路構成のフィードバックループによりリファレンスクロックＦＲＥＦと出力クロックＣＫＶの位相誤差が０になるよう調整され、安定した周波数の出力クロックＣＫＶを得ることできる。

特開２００２−７６８８６号公報

しかし、特許文献１にかかるＡＤＰＬＬ回路１０では、出力クロックＣＫＶのデューティ比が正しく５０％になることが前提としてシステムが構成されている。つまり、出力クロックＣＫＶのデューティ比が５０％でなく、例えば−５％分デューティが劣化しているとすると、（｜ＴＤＣ＿ＲＩＳＥ−ＴＤＣ＿ＦＡＬＬ｜）は１クロックに対して４５％の検出結果となる。よって、この検出結果を２倍しても１周期の９０％分の値となってしまう。この値に応じて正規化した場合、最終的に導き出される位相誤差に大きな影響を与えてしまう。

本発明は、第１のクロックをカウントする第１のカウンタと、第２のクロックを所定の数で分周した第３のクロックをカウントする第２のカウンタと、前記第３のクロックを順次遅延させ、その順次遅延させたクロックと前記第１のクロックを比較した第１の比較結果と、前記第１のクロックを順次遅延させ、その順次遅延させたクロックと前記第３のクロックを比較した第２の比較結果と、に応じて前記第１のクロックと前記第３のクロックの相対的な位相差を検出する第１の位相検出器と、前記第２のクロックの周期を測定する第２の位相検出器と、前記第２の位相検出器の検出結果により前記第１の位相検出器の検出結果を正規化した値と、前記第１のカウンタ及び前記第２のカウンタのカウント値と、に応じて前記第１のクロックと第３のクロックとの位相差を演算する位相誤差演算部と、前記位相誤差演算部の演算結果に応じて前記第２のクロックを出力するデジタル制御発振器と、を有するデジタルフェーズロックドループ回路である。

本発明にかかるデジタルフェーズロックドループ回路は、前記第３のクロックを順次遅延させ、その順次遅延させたクロックと前記第１のクロックを比較した第１の比較結果と、前記第１のクロックを順次遅延させ、その順次遅延させたクロックと前記第３のクロックを比較した第２の比較結果と、に応じて前記第１のクロックと前記第３のクロックの相対的な位相差を検出する。このことにより、第１のクロック、もしくは第３のクロックがデューティ比の劣化を有していても、正確に第１のクロックと第３のクロックの相対的な位相差を検出できる。

本発明にかかるデジタルフェーズロックドループ回路は、出力クロック信号と入力リファレンスクロック信号の位相検出における誤差発生要因を改善することができる。

実施の形態にかかるＡＤＰＬＬ回路の構成である。 実施の形態にかかるＡＤＰＬＬ回路の動作を説明するグラフである。 実施の形態にかかるＡＤＰＬＬ回路の動作を説明するグラフである。 実施の形態にかかるＴＤＣ回路の構成である。 実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。 実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。 実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。 従来技術のＴＤＣ回路の問題点を説明する模式図である。 実施の形態にかかるＴＤＣレプリカ回路の構成である。 実施の形態にかかるＴＤＣレプリカ回路の動作を説明するタイミングチャートである。 従来技術のＡＤＰＬＬ回路の構成である。 従来技術のＴＤＣ回路の構成である。 従来技術のＴＤＣ回路の動作を説明するタイミングチャートである。 従来技術のＴＤＣ回路の動作を説明する模式図である。 従来技術のＴＤＣ回路の動作を説明する模式図である。

発明の実施の形態

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる完全デジタルフェーズロックドループ（以下、ＡＤＰＬＬと称す）回路１００の構成の一例を示す。図１に示すように、ＡＤＰＬＬ回路１００は、カウンタ１０１、１０２と、ＴＤＣ（Time-to-Digital Converter）回路１０３と、ＴＤＣレプリカ回路１０４と、分周回路１０５と、位相誤差演算回路１０６と、デジタルフィルタ１０７と、ＤＣＯ（Digitally-Controlled-Oscillator）回路１０８と、加算回路１０９と、リファレンスクロック入力端子１１０と、出力クロック出力端子１１１とを有する。

リファレンスクロック入力端子１１０はリファレンスクロック信号ＦＲ（第１のクロック）を入力する。カウンタ１０１（第１のカウンタ）は、リファレンスクロックＦＲ信号が入力されるごとに逓倍設定値をカウントする。例えば、１０逓倍の設定であれば、カウンタ１０１は、リファレンスクロック信号ＦＲの１クロックが入力される度に、１０ずつカウントアップしていく。そして、そのカウント値ＰＦＲＣを位相誤差演算回路１０６に出力する。

分周回路１０５は、ＤＣＯ回路１０８が出力する出力クロック信号ＦＯ（第２のクロック）を上記逓倍設定値と等しい値で分周し出力する。その所定の値に分周されたクロックをフィードバッククロック信号ＦＤ（第３のクロック）とする。例えば、分周回路１０５が入力クロック信号を１／１０に分周する機能を有する場合、１００ＭＨｚの出力クロックＦＯが入力されると、クロック周波数が１０ＭＨｚのフィードバッククロック信号ＦＤを出力する。カウンタ１０２（第２のカウンタ）は、この分周回路１０５が出力するフィードバッククロック信号ＦＤをカウントする。そして、そのカウント値ＰＦＤＣ１を加算回路１０９に出力する。

更に、分周回路１０５は、上述したフィードバッククロック信号ＦＤの１周期以内の出力クロック信号ＦＯのクロックをカウントし、そのカウント値ＰＦＤＣ２を加算回路１０９に出力する。ここで例えば、分周回路１０５が入力クロック信号を１／１０に分周する機能を有する場合を考える。この場合、カウンタ１０２は、出力クロック信号ＦＯのクロック数が１０毎で１カウントし、そのカウント値をＰＦＤＣ１として出力する。そして、分周回路１０５は、フィードバッククロック信号ＦＤの１周期以内の出力クロック信号ＦＯのクロックカウント値０〜９をカウント値ＰＦＤＣ２として出力する。つまり、１０分周設定である本例では、カウンタ１０２は、出力クロック信号ＦＯのクロック数の１０の桁、分周回路１０５は、１の桁をカウントしていることになる。

加算回路１０９は、カウンタ１０２からのカウント値ＰＦＤＣ１と、分周回路１０５からのカウント値ＰＦＤＣ２とを加算してカウント値ＰＦＤＣとして、位相誤差演算回路１０６に出力する。

ここで、図２、図３のグラフを用いて、カウント値ＰＦＲＣとＰＦＤＣの関係を説明する。まず、図２は、カウント値ＰＦＤＣと、出力クロック信号ＦＯのクロック数との関係を示すグラフである。カウント値ＰＦＤＣは、出力クロックＦＯのクロック数に比例して増加する。次に、図３は、カウント値ＰＦＲＣと、クロック信号ＦＲのクロック数との関係を示すグラフである。なお、本例では、１０逓倍の場合とし、カウンタ１０１が１つの入力クロックに対して逓倍設定値、つまり１０をカウントする場合を考える。よって、カウント値ＰＦＲＣは、リファレンスクロック信号ＦＲのクロック数の１０倍に比例した値で増加する。よって、このカウント値ＰＦＲＣとＰＦＤＣのカウント数に１の差があれば、リファレンスクロック信号ＦＲと出力クロック信号ＦＯとの間にＦＯ１クロック内の位相差が生じていることになる。

ＴＤＣ回路１０３（第１の位相検出器）は、上記カウンタ１０１、１０２では測定できないリファレンスクロック信号ＦＲと、フィードバッククロック信号ＦＤとの、出力クロックＦＯ１クロック以内の位相差を測定し、その測定結果をデジタルデータの位相差検出信号ＰＴＤＣとして出力する。また、リファレンスクロック信号ＦＲの位相に対するフィードバッククロック信号ＦＤの位相の進み遅れを位相極性信号ＰＴＤＣ＿ＳＩＧＮとして出力する。

図４にＴＤＣ回路１０３の回路構成を示す。図４に示すように、ＴＤＣ回路１０３は、複数のフリップフロップ回路と、複数の遅延素子と、複数のインバータと、複数のＡＮＤ回路と、比較選択回路２０１と、バイナリ化エンコーダ２０２とを有する。

ＴＤＣ回路１０３は、遅延素子を２ｎ＋２個（ｎ：正の整数）有する。この複数の遅延素子のうち、フィードバッククロック信号ＦＤを順次遅延させる遅延素子はｎ＋１個ある。この遅延素子をそれぞれＢＰ１〜ＢＰｎ＋１とする。この遅延素子ＢＰ１〜ＢＰｎ＋１が、順次遅延させていくフィードバッククロック信号ＦＤをそれぞれＦＤ１〜ＦＤｎ＋１とする。また、複数の遅延素子のうち、リファレンスクロック信号ＦＲを順次遅延させる遅延素子はｎ＋１個ある。この遅延素子をそれぞれＢＮ１〜ＢＮｎ＋１とする。この遅延素子ＢＮ１〜ＢＮｎ＋１が、順次遅延させていくクロック信号ＦＲをそれぞれＦＲ１〜ＦＲｎ＋１とする。なお、遅延素子ＢＰ１〜ＢＰｎ＋１、ＢＮ１〜ＢＮｎ＋１は入力信号に対して同様の遅延を生じさせるものとする。以下、フィードバッククロック信号ＦＤを遅延させたクロック信号ＦＤ１〜ＦＤｎ＋１、リファレンスクロック信号ＦＲを遅延させたクロック信号ＦＲ１〜ＦＲｎ＋１を遅延クロック信号と称す。

更に、ＴＤＣ回路１０３は、フリップフロップ回路を２ｎ＋３個有する。この複数のフリップフロップ回路のうち、遅延クロック信号ＦＤ１〜ＦＤｎ＋１を入力データ端子に入力し、リファレンスクロック信号をクロック端子に入力するフリップフロップ回路をそれぞれＦＦＰ１〜ＦＦＰｎ＋１とする。また、複数のフリップフロップ回路のうち、フィードバッククロック信号ＦＤを入力データ端子に入力し、遅延クロック信号ＦＲ１〜ＦＲｎ＋１をクロック端子に入力するフリップフロップ回路をそれぞれＦＦＮ１〜ＦＦＮｎ＋１とする。また、遅延しないフィードバッククロック信号ＦＤを入力データ端子に、遅延しないリファレンスクロック信号をクロック端子に入力するフリップフロップ回路をＦＦ０とする。

フリップフロップ回路ＦＦＮ１〜ＦＦＮｎ＋１の出力データ端子から出力される信号をそれぞれＰＤＮ１〜ＰＤＮｎ＋１、フリップフロップ回路ＦＦ０の出力データ端子から出力される信号をＰＤ０、フリップフロップ回路ＦＦＰ１〜ＦＦＰｎ＋１の出力データ端子から出力される信号をそれぞれＰＤＰ１〜ＰＤＰｎ＋１とする。以下、これらの信号ＰＤＮ１〜ＰＤＮｎ＋１、ＰＤＰ１〜ＰＤＰｎ＋１をサンプリング信号と称す。

ＴＤＣ回路１０３は、インバータ素子を２ｎ＋２個有する。この複数のインバータ素子のうち、サンプリング信号ＰＤＮ１〜ＰＤＮｎが入力されるインバータ素子をそれぞれＩＶＮ１〜ＩＶＮｎとする。そして、インバータ素子ＩＶＮ１〜ＩＶＮｎが出力する信号をそれぞれＰＤＮＢ１〜ＰＤＮＢｎとする。また、複数のインバータ素子のうち、サンプリング信号ＰＤＰ１〜ＰＤＰｎ＋１が入力されるインバータ素子をそれぞれＩＶＰ１〜ＩＶＰｎ＋１とする。そして、インバータ素子ＩＶＰ１〜ＩＶＰｎが出力する信号をそれぞれＰＤＮＢ１〜ＰＤＮＢｎとする。更に、信号ＰＤ０が入力されるインバータ素子をＩＶ０とし、インバータ素子ＩＶ０が出力する信号をＰＤＢ０とする。

ＴＤＣ回路１０３は、ＡＮＤ回路を２ｎ＋２個有する。各ＡＮＤ回路は２つの入力の積を演算し、演算結果を出力する。この複数のＡＮＤ回路のうち、ｎ＋１個をＡＮＤＮ１〜ＡＮＤＮｎ＋１、更に残りのｎ＋１個をＡＮＤＰ１〜ＡＮＤＰｎ＋１とする。

ＡＮＤ回路ＡＮＤＮ１は、サンプリング信号ＰＤＮ１と信号ＰＤＢ０を入力し、演算結果を信号ＮＥＧ［ｎ］として出力する。ＡＮＤ回路ＡＮＤＮ２は、サンプリング信号ＰＤＮ２と信号ＰＤＮＢ１を入力し、演算結果を信号ＮＥＧ［ｎ−１］として出力する。ＡＮＤ回路ＡＮＤＮ３は、サンプリング信号ＰＤＮ３と信号ＰＤＮＢ２を入力し、演算結果を信号ＮＥＧ［ｎ−２］として出力する。以下、同様な構成を繰り返し、最終的にＡＮＤ回路ＡＮＤＮｎ＋１は、サンプリング信号ＰＤＮｎ＋１と信号ＰＤＮＢｎを入力し、演算結果を信号ＮＥＧ［０］として出力する。

一方、ＡＮＤ回路ＡＮＤＰ１は、サンプリング信号ＰＤ０と信号ＰＤＰＢ１を入力し、演算結果を信号ＰＯＳ［ｎ］として出力する。ＡＮＤ回路ＡＮＤＰ２は、サンプリング信号ＰＤＰ１と信号ＰＤＰＢ２を入力し、演算結果を信号ＰＯＳ［ｎ−１］として出力する。ＡＮＤ回路ＡＮＤＰ３は、サンプリング信号ＰＤＰ２と信号ＰＤＰＢ３を入力し、演算結果を信号ＰＯＳ［ｎ−２］として出力する。以下、同様な構成を繰り返し、最終的にＡＮＤ回路ＡＮＤＰｎ＋１は、サンプリング信号ＰＤＰｎと信号ＰＤＰＢｎ＋１を入力し、演算結果を信号ＰＯＳ［０］として出力する。以下、信号ＮＥＧ［ｎ］〜ＮＥＧ［０］、ＰＯＳ［ｎ］〜ＰＯＳ［０］をエッジ抽出信号と称す。

比較選択回路２０１は、上記エッジ抽出信号ＮＥＧ［ｎ］〜ＮＥＧ［０］をバス化し、そのバスにより送信されるエッジ抽出信号ＮＥＧ［ｎ：０］と、上記エッジ抽出信号ＰＯＳ［ｎ］〜ＰＯＳ［０］をバス化し、そのバスにより送信されるエッジ抽出信号ＰＯＳ［ｎ：０］とを入力する。比較選択回路２０１は、エッジ抽出信号ＮＥＧ［ｎ：０］と、ＰＯＳ［ｎ：０］とを比較する。後述する図５〜図７で説明するが、信号ＮＥＧ［ｎ：０］とＰＯＳ［ｎ：０］は、リファレンスクロック信号ＦＲの立ち上がりエッジを基準としたフィードバッククロック信号ＦＤの立ち上がりエッジの位相差情報を有している。この信号ＮＥＧ［ｎ：０］と、ＰＯＳ［ｎ：０］とを比較することで、リファレンスクロック信号ＦＲに対して、フィードバッククロック信号ＦＤの位相の進み遅れを判定することができる。エッジ抽出信号ＮＥＧ［ｎ：０］とＰＯＳ［ｎ：０］のどちらかの信号に「１」の値があるかを判定し、例えばＰＯＳ［ｎ：０］に「１」がある場合、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮを出力し、且つ信号エッジ抽出ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。反対にエッジ抽出信号ＮＥＧ［ｎ：０］側に「１」の値がある場合、ロウレベルの信号ＰＴＤＣ＿ＳＩＧＮを出力し、且つエッジ抽出信号ＮＥＧ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。

バイナリ化エンコーダ２０２は、比較選択回路２０１からの信号ＴＤＣ［ｎ：０］に応じて、デジタルデータを生成し、そのデジタルデータを位相差検出信号ＰＴＤＣとして出力する。

以下、上述したＴＤＣ回路１０３の動作について、図面を参照しながら詳細に説明する。図５〜図７にＴＤＣ回路１０３の動作を説明するタイミングチャートを示す。図５は、リファレンスクロック信号ＦＲに対してフィードバッククロック信号ＦＤの位相が遅れている場合の一例を示している。図６は、リファレンスクロック信号ＦＲに対してフィードバッククロック信号ＦＤが同相の場合を示している。図７は、リファレンスクロック信号ＦＲに対してフィードバッククロック信号ＦＤの位相が進んでいる場合の一例を示している。

図５では、フィードバッククロック信号ＦＤの位相が、リファレンスクロック信号ＦＲの位相に対して期間Ｔ１遅れている。図５に示すように、リファレンスクロック信号ＦＲが時刻ｔ１にハイレベルに立ち上がるが、この立ち上がりエッジに対して、フィードバッククロック信号ＦＤの立ち上がりエッジが期間Ｔ１遅れている。このため、時刻ｔ１にリファレンスクロック信号ＦＲ、時刻ｔ２に遅延クロック信号ＦＲ１がハイレベルに立ち上がってもフリップフロップＦＦＮ１〜ＦＦＮｎ＋１、ＦＦ０、ＦＦＰ１〜ＦＦＰｎ＋１が出力する全てのサンプリング信号ＰＤＮ１〜ＰＮＰｎ＋１、ＰＤ０、ＰＤＰ１〜ＰＤＰｎ＋１は、全てロウレベルとなる。

時刻ｔ３にフィードバッククロック信号ＦＤがハイレベルに立ち上がる。このフィードバッククロック信号ＦＤの位相は、遅延クロック信号ＦＲ２より進んでいるため、時刻ｔ４の遅延クロック信号ＦＲ２の立ち上がりエッジに応じてサンプリング信号ＰＤＮ２がハイレベルに立ち上がる。以降、遅延クロック信号ＦＲ３〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ３〜ＰＤＮｎ＋１がハイレベルに立ち上がる。

このことからエッジ抽出信号ＮＥＧ［ｎ−１］のみが、時刻ｔ４にハイレベルに立ち上がる、つまりＡＮＤ回路ＡＮＤＮ２の出力値が「１」となる。その他のエッジ抽出信号は、ＡＮＤ回路のどちらか一方の入力端子にロウレベル、つまり「０」の値が入力されるため、ロウレベル（出力値「０」）となる。更に、比較選択回路２０１は、ＮＥＧ［ｎ−１］が「１」の値を有するため、ロウレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＮＥＧ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲの位相に対して、フィードバッククロック信号ＦＤの位相が遅延素子で３段分遅延を有していると判断し、「３」の値を位相差検出信号ＰＴＤＣとして出力する。

図６では、リファレンスクロック信号ＦＲとフィードバッククロック信号ＦＤの位相差がない。図６に示すように、リファレンスクロック信号ＦＲとフィードバッククロック信号ＦＤの立ち上がりエッジが時刻ｔ１でほぼ同時にハイレベルに立ち上がっている。つまり、本例では、この２つのクロック信号に位相差がない場合を想定している。この場合、時刻ｔ１にサンプリング信号ＰＤ０がハイレベルに立ち上がる。以降、遅延クロック信号ＦＲ１〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ１〜ＰＤＮｎ＋１がハイレベルに立ち上がる。一方、サンプリング信号ＰＰＤＰ１〜ＰＤＰｎ＋１は、全てロウレベルとなる。

このことからエッジ抽出信号ＰＯＳ［ｎ］のみが、時刻ｔ１にハイレベルに立ち上がる、つまりＡＮＤ回路ＡＮＤＰ１の出力値が「１」となる。その他のエッジ抽出信号は、ＡＮＤ回路のどちらか一方の入力端子にロウレベル、つまり「０」の値が入力されるため、ロウレベル（出力値「０」）となる。更に、比較選択回路２０１は、ＰＯＳ［ｎ］が「１」の値を有するため、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲの位相に対して、フィードバッククロック信号ＦＤの位相が遅延を有していないと判断し、「１」の値を位相差検出信号ＰＴＤＣとして出力する。

図７では、リファレンスクロック信号ＦＲの位相がフィードバッククロック信号ＦＤの位相に対して期間Ｔ２遅れている。このため、時刻ｔ１にフィードバッククロック信号ＦＤ、時刻ｔ２に遅延クロックＦＤ１がハイレベルに立ち上がってもフリップフロップＦＦＮ１〜ＦＦＮｎ＋１、ＦＦ０、ＦＦＰ１〜ＦＦＰｎ＋１からのサンプリング信号ＰＤＮ１、ＰＤ０、ＰＤＰ１〜ＰＤＰｎ＋１は、全てロウレベルとなる。時刻ｔ３にリファレンスクロック信号ＦＲがハイレベルに立ち上がる。このため、時刻ｔ３に、フリップフロップＦＦ０、ＦＦＰ１が出力するそれぞれのサンプリング信号ＰＤ０、ＰＤＰ１がハイレベルとなる。以降、遅延クロック信号ＦＲ１〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ１〜ＰＤＮｎ＋１がハイレベルに立ち上がる。

このことからエッジ抽出信号ＰＯＳ［ｎ−１］のみが、時刻ｔ３にハイレベルに立ち上がる、つまりＡＮＤ回路ＡＮＤＰ２の出力値が「１」となる。その他のエッジ抽出信号は、ＡＮＤ回路のどちらか一方の入力端子にロウレベル、つまり「０」の値が入力されるため、ロウレベル（出力値「０」）となる。更に、比較選択回路２０１は、ＰＯＳ［ｎ−１］が「１」の値を有するため、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲの位相に対して、フィードバッククロック信号ＦＤの位相が遅延素子で２段分進んでいると判断し、「２」の値を位相差検出信号ＰＴＤＣとして出力する。なお、上述したＮＥＧ［ｎ：０］、ＰＯＳ［ｎ：０］を第１の比較結果、第２の比較結果とする。

このように、ＴＤＣ回路１０３は、クロック信号としてリファレンスクロック信号、データ信号としてフィードバッククロック信号ＦＤを用い、それぞれの信号を遅延させる回路を持たせている。そして、それぞれ遅延させたリファレンスクロック信号とフィードバッククロック信号ＦＤを比較し、その第１の比較結果と第２の比較結果に応じて、リファレンスクロック信号に対するフィードバッククロック信号ＦＤの遅れ進みを測定する。

従来のＡＤＰＬＬ回路１０のＴＤＣ回路１では、（ＴＤＣ＿ＲＩＳＥ−ＴＤＣ＿ＦＡＬＬ）の演算結果の値の正・負によって、位相差Φの算出方法を切り替えている。なお、これ以降、特に必要としない限り、ＴＤＣ＿ＲＩＳＥとΔＴｒ、及び、ＴＤＣ＿ＦＡＬＬとΔＴｆは、同じ意味のものとして記載する。例えば、図１５に示すように、リファレンスクロックＦＲＥＦに対して出力クロックＣＫＶの位相が遅れている場合、ΔＴｒ−ΔＴｆ＞０となる。この場合の位相差Φは、Φ＝１−ΔＴｒ／（２×（ΔＴｒ−ΔＴｆ））で算出される。逆に、図１４に示すように、リファレンスクロックＦＲＥＦに対して出力クロックＣＫＶの位相が進んでいる場合、ΔＴｒ−ΔＴｆ＜０となる。この場合の位相差Φは、Φ＝−ΔＴｒ／（２×（ΔＴｆ−ΔＴｒ））で算出される。

しかし、この方式では、出力クロック信号のデューティ比に依存して誤差が発生する可能性がある。図８（ａ）、図８（ｂ）に、従来のＡＤＰＬＬ回路１０において、リファレンスクロックＦＲＥＦの位相に対して出力クロックＣＫＶの位相が遅れている場合（ΔＴｒ−ΔＴｆ＞０）の模式図を示す。図８（ａ）は出力クロックＣＫＶのデューティ比が劣化せず５０％の場合、図８（ｂ）は出力クロックＣＫＶのデューティ比が劣化している場合である。まず、図８（ａ）のようにデューティ比が劣化していなければ、（ΔＴｒ−ΔＴｆ）は正の値となる。よって、位相差は、Φ１＝１−ΔＴｒ／（２×（ΔＴｒ−ΔＴｆ））として算出される。しかし、図８（ｂ）に示すように、デューティが劣化して、リファレンスクロックＦＲＥＦの立ち上がりエッジが、出力クロックＣＫＶの立ち下がりエッジのより前にあると、本来（ΔＴｒ−ΔＴｆ）の値が正となるはずが負となってしまう。このため、図８（ｂ）のように出力クロックＣＫＶのデューティ比が劣化している場合、位相差は、Φ２＝−ΔＴｒ／（２×（ΔＴｆ−ΔＴｒ））として算出される。結果として、出力クロックＣＫＶのリファレンスクロックＦＲＥＦに対する位相の進み遅れを誤判定し、本来求めたい位相差Φ１ではなく、位相差Φ２を算出してしまう問題が発生する。

また、ＡＤＰＬＬ回路１０のＴＤＣ回路１では、（｜ΔＴｒ−ΔＴｆ｜）が出力クロックＣＫＶの半周期となることを前提としている。よって、（２×（｜ΔＴｒ−ΔＴｆ｜））を１周期Ｔとして、この値から位相差の正規化を行っている。しかし、図８（ｂ）のように出力クロックＣＫＶのデューティ比が劣化している場合、正規化の前提となる（｜ΔＴｒ−ΔＴｆ｜）が正しく半周期とはならない。このため、正規化に用いられる周期Ｔの値に誤差が生じ、正しい位相差の算出が不可能となる。このように、ＡＤＰＬＬ回路１０は、出力クロックＣＫＶのデューティ比の劣化により様々な誤作動を起こす可能性がある。

しかし、本実施の形態のＴＤＣ回路１０３では、リファレンスクロック信号ＦＲと出力クロック信号ＦＯに応じたフィードバッククロック信号ＦＤを直接比較しているため、デューティ比に依存せず、位相差を測定できる。また、本実施の形態のＴＤＣ回路１０３では、周期性のないクロック信号の位相差を測定する場合であっても、問題なく最も近いエッジ間の位相差を求めることができる。

ＴＤＣレプリカ回路１０４（第２の位相検出器）は、出力クロック信号ＦＯの１周期を測定する。その測定結果をデジタルデータのＦＯ周期信号ＰＴＤＣ＿ＲＥＰとして出力する。図９にＴＤＣレプリカ回路１０４の回路構成を示す。図９に示すように、ＴＤＣレプリカ回路１０４は、複数のフリップフロップ回路と、複数の遅延素子と、複数のインバータと、複数のＡＮＤ回路と、バイナリ化エンコーダ３０１と、移動平均回路３０２とを有する。なお、ＴＤＣレプリカ回路１０４が備える遅延素子は、ＴＤＣ回路１０３のものと同様の遅延特性を有する。

ＴＤＣレプリカ回路１０４は、遅延素子をｍ＋１個（ｍ：正の整数）有する。この遅延素子をそれぞれＢＯ１〜ＢＯｍ＋１とする。この遅延素子ＢＯ１〜ＢＯｍ＋１が、順次遅延させていく出力クロック信号ＦＯをそれぞれＦＯ１〜ＦＯｍ＋１とする。以下、フィードバッククロック信号ＦＤを遅延させたクロック信号ＦＯ１〜ＦＯｍ＋１を遅延クロック信号と称す。

更に、ＴＤＣレプリカ回路１０４は、フリップフロップ回路をｍ＋１個有する。この複数のフリップフロップ回路それぞれＦＦ１〜ＦＦｍ＋１とする。フリップフロップ回路ＦＦ１〜ＦＦｍ＋１は、それぞれ入力データ端子に遅延クロック信号ＦＯ１〜ＦＯｍ＋１を入力する。また、フリップフロップ回路ＦＦ１〜ＦＦｍ＋１は、それぞれクロック端子に出力クロック信号ＦＯを入力する。そして、フリップフロップ回路ＦＦ１〜ＦＦｍ＋１の出力データ端子から出力される信号をそれぞれＦＯＰ１〜ＦＯＰｍ＋１とする。以下、これらの信号ＦＯＰ１〜ＦＯＰｍ＋１をサンプリング信号と称す。

ＴＤＣレプリカ回路１０４は、インバータ素子をｍ個有する。この複数のインバータ素子をそれぞれＩＶＯ２〜ＩＶＯｍ＋１とする。インバータ素子ＩＶＯ２〜ＩＶＯｍ＋１は、それぞれサンプリング信号ＦＯＰ２〜ＦＯＰｍ＋１を入力する。そして、インバータ素子ＩＶＯ２〜ＩＶＯｍ＋１が出力する信号をそれぞれＦＯＰＢ２〜ＦＯＰＢｍ＋１とする。

ＴＤＣレプリカ回路１０４は、ＡＮＤ回路をｍ個有する。この複数のＡＮＤ回路をＡＮＤ１〜ＡＮＤｍとする。ＡＮＤ回路ＡＮＤ１は、サンプリング信号ＦＯＰ１と信号ＦＯＰＢ２を入力し、演算結果を信号ＦＯＷ［ｍ−１］として出力する。ＡＮＤ回路ＡＮＤ２は、サンプリング信号ＦＯＰ２と信号ＦＯＰＢ３を入力し、演算結果を信号ＦＯＷ［ｍ−２］として出力する。ＡＮＤ回路ＡＮＤ３は、サンプリング信号ＦＯＰ２と信号ＦＯＰＢ３を入力し、演算結果を信号ＦＯＷ［ｍ−３］として出力する。以下、同様な構成を繰り返し、最終的にＡＮＤ回路ＡＮＤｍは、サンプリング信号ＦＯＰｍと信号ＦＯＰＢｍ＋１を入力し、演算結果を信号ＦＯＷ［０］として出力する。以下、信号ＦＯＷ［ｍ−１］〜ＦＯＷ［０］をエッジ抽出信号と称す。なお、ＴＤＣレプリカ回路１０４にて用いた数値「ｍ」と、ＴＤＣ回路１０３にて用いた数値「ｎ」は共に正の整数であり、ｎ＞ｍの関係であるものとする。また、上記エッジ抽出信号ＦＯＷ［ｍ−１］〜ＦＯＷ［０］は、バス化されエッジ抽出信号ＦＯＷ［ｍ−１：０］として、バイナリ化エンコーダ３０１に入力される。

バイナリ化エンコーダ３０１は、上記エッジ抽出信号ＦＯＷ［ｍ−１：０］に応じて、デジタルデータＦＯＷ＿ＢＩＮを生成し、そのデジタルデータＦＯＷ＿ＢＩＮを移動平均回路３０２へ出力する。

移動平均回路３０２は、データＦＯＷ＿ＢＩＮを所定の数移動平均し、ＦＯ周期信号ＰＴＤＣ＿ＲＥＰとして出力する。例えば、直近のデータＦＯＷ＿ＢＩＮを１０個記憶しておき、その１０個のデータの平均値をＰＴＤＣ＿ＲＥＰとする。このことにより、ノイズ等によってデータＦＯＷ＿ＢＩＮの値がずれることがあっても、そのずれを平均化により吸収することができ、より正確な出力クロック信号ＦＯの１周期を測定することができる。

以下、上述したＴＤＣレプリカ回路１０４の動作について、図面を参照しながら詳細に説明する。図１０にＴＤＣレプリカ回路１０４の動作を説明するタイミングチャートを示す。図１０に示すように、時刻ｔ１に出力クロック信号ＦＯがハイレベルに立ち上がる。時刻ｔ２に出力クロック信号ＦＯから所定の遅延をもって遅延クロック信号ＦＯ１がハイレベルに立ち上がる。以降同様にして、遅延クロック信号ＦＯ２〜ＦＯｍが、それぞれ前段のクロック信号から所定の遅延をもってハイレベルに立ち上がる。最終的に時刻ｔ３に遅延クロック信号ＦＯｍ＋１がハイレベルに立ち上がる。

ここで、図１０に示すように、時刻ｔ１に遅延クロック信号ＦＯｍ−１の１周期前の立ち上がりエッジがほぼ同相となっている。なお、出力クロック信号ＦＯの立ち上がりエッジに対して、ハイレベルの遅延クロック信号ＦＯｋ〜ＦＯｍ−１（０＜ｋ＜ｍ−１）がフリップフロップの入力データ端子に入力される。このため、それらのフリップフロップ出力であるサンプリング信号ＦＯＰｋ〜ＦＯＰｍ−１が時刻ｔ１でハイレベルに立ち上がる。しかし、サンプリング信号ＦＯＰｍはロウレベルであるため、ＡＮＤ回路ＡＮＤｍ−１の出力値が「１」となる。結果としてエッジ検出信号ＦＯＷ［１］だけが時刻ｔ１にハイレベルに立ち上がる。その他のエッジ抽出信号は、ＡＮＤ回路のどちらか一方の入力端子にロウレベル、つまり「０」の値が入力されるため、ロウレベル（出力値「０」）となる。

バイナリ化エンコーダ３０１は、エッジ検出信号ＦＯＷ［ｍ−１：０］（バス化後）に応じて、デジタルデータＦＯＷ＿ＢＩＮを出力する。図１０の例の場合、データＦＯＷ＿ＢＩＮの値は、遅延素子の（ｍ−ＦＯＷ＿ＢＩＮ）段分が出力クロック信号ＦＯの１周期にあたるとして、「ｍ−１」が、デジタルデータＦＯＷ＿ＢＩＮの値として出力される。その後、上述した移動平均回路３０２により、データＦＯＷ＿ＢＩＮの値が所定の数で移動平均され、デジタルデータのＦＯ周期信号ＰＴＤＣ＿ＲＥＰとして出力する。

このように、ＴＤＣレプリカ回路１０４は、クロック信号として出力クロック信号ＦＯ、データ信号として出力クロック信号ＦＯを順次遅延させる回路を持たせている。そして、遅延クロック信号ＦＯ１〜ＦＯｍ＋１を用い、出力クロック信号ＦＯの１周期を遅延素子の段数として検出し、その値を元にＦＯ周期信号ＰＴＤＣ＿ＲＥＰを生成する。このＴＤＣレプリカ回路１０４は、出力クロック信号ＦＯのクロックの立ち上がりエッジから次の周期の立ち上がりエッジを測定している。このため、ＴＤＣレプリカ回路１０４は、出力クロック信号ＦＯがデューティ比の劣化を有していても、その影響を受けずに正確な出力クロック信号ＦＯ１周期が測定可能である。

位相誤差演算回路１０６（位相誤差演算部）は、カウント値ＰＦＲＣ（リファレンスクロック信号ＦＲの位相データ）、ＰＦＤＣ（フィードバッククロック信号ＦＤの位相データ）と、位相差検出信号ＰＴＤＣと、位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＦＯ周期信号ＰＴＤＣ＿ＲＥＰを入力する。位相誤差演算回路１０６は、上記信号の各値と位相極性信号ＰＴＤＣ＿ＳＩＧＮに応じて（ＰＦＲＣ−（ＰＦＤＣ＋（ＰＴＤＣ／ＰＴＤＣ＿ＲＥＰ）））を演算する。そして、この演算結果に応じてリファレンスクロック信号ＦＲに対するフィードバッククロック信号ＦＤの位相誤差データを得る。なお、この演算式の（ＰＴＤＣ／ＰＴＤＣ＿ＲＥＰ）部分は、位相差検出信号ＰＴＤＣの値を出力クロック信号ＦＯ１周期分の値で正規化している。また、この部分の極性は位相極性信号ＰＴＤＣ＿ＳＩＧＮによって決まる。この演算により、位相誤差演算回路１０６は、出力クロック信号ＦＯの１周期以内の位相差を導くことができる。位相誤差演算回路１０６は、その位相誤差データの値をデジタルデータの位相誤差信号ＰＥＲＲとして出力する。

デジタルフィルタ１０７は、入力した位相誤差信号ＰＥＲＲを任意の帯域でフィルタリングして、そのフィルタリングデータに応じてデジタル制御発振回路１０８の制御コードＤＣＷを出力する。

デジタル制御発振（ＤＣＯ）回路１０８（デジタル制御発振器）は、入力した制御コードＤＣＷに応じた発振周波数で出力クロック信号ＦＯを生成し、出力する。出力クロック出力端子１１１は、ＤＣＯ回路１０８からの出力クロック信号ＦＯを外部回路（不図示）へ出力する端子である。

以上のような構成を有する本実施の形態のＡＤＰＬＬ回路１００は、リファレンスクロック信号とフィードバッククロック信号の微小な位相誤差を検出することができる。更に、ＡＤＰＬＬ回路１００は、この検出結果に応じて、詳細なリファレンスクロック信号と出力クロック信号の位相の合わせ込みができ、安定した逓倍出力クロック信号の出力が可能となる。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１００ ＡＤＰＬＬ回路
１０１、１０２ カウンタ
１０３ ＴＤＣ回路
１０４ ＴＤＣレプリカ回路
１０５ 分周回路
１０６ 位相誤差演算回路
１０７ デジタルフィルタ
１０８ ＤＣＯ回路
１０９ 加算回路
１１０ 入力端子
１１１ 出力端子

Claims (9)

1. 第１のクロックをカウントする第１のカウンタと、
   第２のクロックを所定の数で分周した第３のクロックをカウントする第２のカウンタと、
   前記第３のクロックを順次遅延させ、その順次遅延させたクロックと前記第１のクロックを比較した第１の比較結果と、更に前記第１のクロックを順次遅延させ、その順次遅延させたクロックと前記第３のクロックを比較した第２の比較結果と、に応じて前記第１のクロックと前記第３のクロックの相対的な位相差を検出する第１の位相検出器と、
   前記第２のクロックの周期を測定する第２の位相検出器と、
   前記第２の位相検出器の検出結果により前記第１の位相検出器の検出結果を正規化した値と、前記第１のカウンタ及び前記第２のカウンタのカウント値とに応じて前記第１のクロックと第３のクロックとの位相差を演算する位相誤差演算部と、
   前記位相誤差演算部の演算結果に応じて前記第２のクロックを出力するデジタル制御発振器と、
   を有するデジタルフェーズロックドループ回路。
2. 前記第１の位相検出器は、
   前記第３のクロックを順次遅延する複数の第１の遅延素子と、
   前記複数の第１の遅延素子によって順次遅延された複数のクロックを、それぞれ前記第１のクロックに応じてラッチする複数の第１のフリップフロップと、
   前記第１のクロックを遅延する複数の第２の遅延素子と、
   前記第３のクロックを、それぞれ前記複数の第２の遅延素子によって順次遅延された複数のクロックに応じてラッチする複数の第２のフリップフロップと、を有する
   請求項１に記載のデジタルフェーズロックドループ回路。
3. 前記第１の比較結果は前記複数の第１のフリップフロップの出力データに応じて導かれ、前記第２の比較結果は前記複数の第２のフリップフロップの出力データに応じて導かれる
   請求項２に記載のデジタルフェーズロックドループ回路。
4. 前記第１の位相検出器は、
   前記第１の比較結果として、前記第１のクロックの位相に対する前記第３のクロックの位相の遅れを前記第２の遅延素子の段数の値として生成し、
   前記第２の比較結果として、前記第１のクロックの位相に対する前記第３のクロックの位相の進みを前記第１の遅延素子の段数の値として生成する
   請求項２または請求項３に記載のデジタルフェーズロックドループ回路。
5. 前記第１の位相検出器は、比較回路を有し、
   前記比較回路は、
   前記第１の比較結果と、前記第２の比較結果に応じて、前記第１のクロックの位相に対する前記第３のクロックの位相の進み遅れを示す極性データを生成し、前記極性データを前記位相誤差演算部に出力する
   請求項１〜請求項４のいずれか１項に記載のデジタルフェーズロックドループ回路。
6. 前記第２の位相検出器は、
   前記第２のクロックを遅延する複数の第３の遅延素子と、
   前記複数の第３の遅延素子によって順次遅延された複数のクロックを、それぞれ前記第２のクロックでラッチする複数の第３のフリップフロップと、を有する
   請求項１〜請求項５のいずれか１項に記載のデジタルフェーズロックドループ回路。
7. 前記第２の位相検出器は、
   前記複数の第３のフリップフロップの出力データに応じて前記第２のクロック周期を測定する
   請求項６に記載のデジタルフェーズロックドループ回路。
8. 前記第２の位相検出器は、
   前記第２のクロック周期を、前記複数の第３の遅延素子の段数の値として生成する
   請求項６または請求項７に記載のデジタルフェーズロックドループ回路。
9. 前記位相誤差演算部は、
   前記第１の位相検出器の生成する値を前記第２の位相検出器の生成する値で除算して前記正規化を行う
   請求項８に記載のデジタルフェーズロックドループ回路。

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