JP5305935B2 - デジタルフェーズロックドループ回路 - Google Patents

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    • H03L2207/50All digital phase-locked loop

Description

本発明は、デジタルフェーズロックドループ回路に関する。

完全デジタルフェーズロックドループ(以下、AD(ALL Digital)PLLと称す)回路には特許文献1に開示されている発明がある。図11に特許文献1の回路を簡略化し、同様の動作を行うことができるADPLL回路の構成を示す。図11に示すADPLL回路10は、TDC回路(Time-to-Digital Converter)1と、DCO(Digitally-Controlled-Oscillator)回路7と、FF(Flip-Flop)回路2と、アキュムレータ3、4と、位相差演算回路6と、正規化処理回路5と、デジタルフィルタ9とを有する。

以下にADPLL回路10の動作を簡単に示す。まず、リファレンスクロックFREFが、TDC回路1のクロック入力端子と、FF回路2のデータ入力端子に入力される。また、FF回路2のクロック入力端子には、DCO回路7から出力された出力クロックCKVが入力される。よって、出力クロックCKVに応じてタイミング調整されたリファレンスクロックFREFが、クロックCKRとしてラッチ回路のクロック端子とアキュムレータ3に入力される。アキュムレータ3では、クロックCKRが入力されるごとに逓倍設定値をアキュムレートしていく。また、アキュムレータ4では、出力クロックCKVが入力されるごとに1ずつアキュムレートしていく。

TDC回路1は、リファレンスクロックFREFのタイミングで、リファレンスクロックFREFと出力クロックCKVの位相差分をデジタルデータで出力する。このデジタルデータは、リファレンスクロックFREFと出力クロックCKVの位相差分をTDC回路1が有する遅延素子の個数で示される。図12にTDC回路1の回路構成を示す。TDC回路1は、L個の遅延素子と、L個のFF回路と、エッジ検出器とを有する。図13にTDC回路1の動作を示すタイミングチャートを示す。なお、遅延素子数Lは「10」とする。図13に示すように、出力クロックCKVをL個の遅延素子で徐々に遅延させたクロック信号D(0)〜D(L−1)を、時刻t1に、リファレンスクロックFREFの立ち上がりエッジで一斉にサンプリングしている。図13に示す例では、サンプリングデータQ[0:9](L=10)として「0011110000」の値を得る。このサンプリングデータQ[0:9]の「0」から「1」へ値が変化する箇所、「1」から「0」へ値が変化する箇所を検出することで、遅延した出力クロックCKVの立ち上がりエッジと、立ち下がりエッジとの間隔を遅延素子の段数で表すことができる。つまり、「0」から「1」へ値が変化する箇所Q[2]が立ち下がりエッジの情報、「1」から「0」へ値が変化する箇所Q[6]が立ち上がりエッジの情報となる。エッジ検出器は、この情報をデジタルデータTDC_FALL、TDC_RISEとして出力する。

位相差演算回路6は、このデジタルデータTDC_FALL、TDC_RISEに応じて出力クロックCKVの1周期を算出する。この算出方法を図14、図15の模式図を用いて説明する。図14は、リファレンスクロックFREFに対して出力クロックCKVの位相がΦだけ進んでいる場合を示す。図15は、リファレンスクロックFREFに対して出力クロックCKVの位相がΦだけ遅れている場合を示す。図14、図15中に示すようにリファレンスクロックFREFの立ち上がりエッジに対する出力クロックCKVの立ち上がりエッジの期間ΔTrとリファレンスクロックFREFの立ち上がりエッジに対する出力クロックCKVの立ち下がりエッジの期間ΔTfの差が出力クロックCKVの半周期となる。ADPLL回路10は、このΔTr、ΔTfを上記遅延素子の段数として検出している。

つまり、(TDC_RISE−TDC_FALL)を出力クロックCKVの半周期として検出する。そして、1周期を(TDC_RISE−TDC_FALL)の2倍の値として算出する。そして、その算出結果を利用して、リファレンスクロックFREFと出力クロックCKVの位相差分である遅延段数を正規化する。正規化された位相差は以下のような式で表すことができる。
位相差=TDC_RISE/(2×(|TDC_RISE−TDC_FALL|))
この式により、TDC回路1で遅延素子の個数で表していた位相差を出力クロックCKVの1周期に対する割合に変換することができる。

位相誤差検出回路6では、上記アキュムレータ3、4のアキュムレート値、位相差演算回路6からの出力クロックCKVの1周期以内の位相差の値をデジタル処理する。つまり、(リファレンスクロックFREFのアキュムレート値)−(出力クロックCKVのアキュムレート値)−(位相差分の値)をデジタル処理し、位相誤差データとする。この位相誤差データをデジタルフィルタ9で平滑化する。このデジタルフィルタ9の出力に応じてDCO回路7が出力する出力クロックCKVの発振周波数が調整される。よって、上述した回路構成のフィードバックループによりリファレンスクロックFREFと出力クロックCKVの位相誤差が0になるよう調整され、安定した周波数の出力クロックCKVを得ることできる。

特開2002−76886号公報

しかし、特許文献1にかかるADPLL回路10では、出力クロックCKVのデューティ比が正しく50%になることが前提としてシステムが構成されている。つまり、出力クロックCKVのデューティ比が50%でなく、例えば−5%分デューティが劣化しているとすると、(|TDC_RISE−TDC_FALL|)は1クロックに対して45%の検出結果となる。よって、この検出結果を2倍しても1周期の90%分の値となってしまう。この値に応じて正規化した場合、最終的に導き出される位相誤差に大きな影響を与えてしまう。

本発明は、第1のクロックをカウントする第1のカウンタと、第2のクロックを所定の数で分周した第3のクロックをカウントする第2のカウンタと、前記第3のクロックを順次遅延させ、その順次遅延させたクロックと前記第1のクロックを比較した第1の比較結果と、前記第1のクロックを順次遅延させ、その順次遅延させたクロックと前記第3のクロックを比較した第2の比較結果と、に応じて前記第1のクロックと前記第3のクロックの相対的な位相差を検出する第1の位相検出器と、前記第2のクロックの周期を測定する第2の位相検出器と、前記第2の位相検出器の検出結果により前記第1の位相検出器の検出結果を正規化した値と、前記第1のカウンタ及び前記第2のカウンタのカウント値と、に応じて前記第1のクロックと第3のクロックとの位相差を演算する位相誤差演算部と、前記位相誤差演算部の演算結果に応じて前記第2のクロックを出力するデジタル制御発振器と、を有するデジタルフェーズロックドループ回路である。

本発明にかかるデジタルフェーズロックドループ回路は、前記第3のクロックを順次遅延させ、その順次遅延させたクロックと前記第1のクロックを比較した第1の比較結果と、前記第1のクロックを順次遅延させ、その順次遅延させたクロックと前記第3のクロックを比較した第2の比較結果と、に応じて前記第1のクロックと前記第3のクロックの相対的な位相差を検出する。このことにより、第1のクロック、もしくは第3のクロックがデューティ比の劣化を有していても、正確に第1のクロックと第3のクロックの相対的な位相差を検出できる。

本発明にかかるデジタルフェーズロックドループ回路は、出力クロック信号と入力リファレンスクロック信号の位相検出における誤差発生要因を改善することができる。

実施の形態にかかるADPLL回路の構成である。 実施の形態にかかるADPLL回路の動作を説明するグラフである。 実施の形態にかかるADPLL回路の動作を説明するグラフである。 実施の形態にかかるTDC回路の構成である。 実施の形態にかかるTDC回路の動作を説明するタイミングチャートである。 実施の形態にかかるTDC回路の動作を説明するタイミングチャートである。 実施の形態にかかるTDC回路の動作を説明するタイミングチャートである。 従来技術のTDC回路の問題点を説明する模式図である。 実施の形態にかかるTDCレプリカ回路の構成である。 実施の形態にかかるTDCレプリカ回路の動作を説明するタイミングチャートである。 従来技術のADPLL回路の構成である。 従来技術のTDC回路の構成である。 従来技術のTDC回路の動作を説明するタイミングチャートである。 従来技術のTDC回路の動作を説明する模式図である。 従来技術のTDC回路の動作を説明する模式図である。

発明の実施の形態

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1に本実施の形態にかかる完全デジタルフェーズロックドループ(以下、ADPLLと称す)回路100の構成の一例を示す。図1に示すように、ADPLL回路100は、カウンタ101、102と、TDC(Time-to-Digital Converter)回路103と、TDCレプリカ回路104と、分周回路105と、位相誤差演算回路106と、デジタルフィルタ107と、DCO(Digitally-Controlled-Oscillator)回路108と、加算回路109と、リファレンスクロック入力端子110と、出力クロック出力端子111とを有する。

リファレンスクロック入力端子110はリファレンスクロック信号FR(第1のクロック)を入力する。カウンタ101(第1のカウンタ)は、リファレンスクロックFR信号が入力されるごとに逓倍設定値をカウントする。例えば、10逓倍の設定であれば、カウンタ101は、リファレンスクロック信号FRの1クロックが入力される度に、10ずつカウントアップしていく。そして、そのカウント値PFRCを位相誤差演算回路106に出力する。

分周回路105は、DCO回路108が出力する出力クロック信号FO(第2のクロック)を上記逓倍設定値と等しい値で分周し出力する。その所定の値に分周されたクロックをフィードバッククロック信号FD(第3のクロック)とする。例えば、分周回路105が入力クロック信号を1/10に分周する機能を有する場合、100MHzの出力クロックFOが入力されると、クロック周波数が10MHzのフィードバッククロック信号FDを出力する。カウンタ102(第2のカウンタ)は、この分周回路105が出力するフィードバッククロック信号FDをカウントする。そして、そのカウント値PFDC1を加算回路109に出力する。

更に、分周回路105は、上述したフィードバッククロック信号FDの1周期以内の出力クロック信号FOのクロックをカウントし、そのカウント値PFDC2を加算回路109に出力する。ここで例えば、分周回路105が入力クロック信号を1/10に分周する機能を有する場合を考える。この場合、カウンタ102は、出力クロック信号FOのクロック数が10毎で1カウントし、そのカウント値をPFDC1として出力する。そして、分周回路105は、フィードバッククロック信号FDの1周期以内の出力クロック信号FOのクロックカウント値0〜9をカウント値PFDC2として出力する。つまり、10分周設定である本例では、カウンタ102は、出力クロック信号FOのクロック数の10の桁、分周回路105は、1の桁をカウントしていることになる。

加算回路109は、カウンタ102からのカウント値PFDC1と、分周回路105からのカウント値PFDC2とを加算してカウント値PFDCとして、位相誤差演算回路106に出力する。

ここで、図2、図3のグラフを用いて、カウント値PFRCとPFDCの関係を説明する。まず、図2は、カウント値PFDCと、出力クロック信号FOのクロック数との関係を示すグラフである。カウント値PFDCは、出力クロックFOのクロック数に比例して増加する。次に、図3は、カウント値PFRCと、クロック信号FRのクロック数との関係を示すグラフである。なお、本例では、10逓倍の場合とし、カウンタ101が1つの入力クロックに対して逓倍設定値、つまり10をカウントする場合を考える。よって、カウント値PFRCは、リファレンスクロック信号FRのクロック数の10倍に比例した値で増加する。よって、このカウント値PFRCとPFDCのカウント数に1の差があれば、リファレンスクロック信号FRと出力クロック信号FOとの間にFO1クロック内の位相差が生じていることになる。

TDC回路103(第1の位相検出器)は、上記カウンタ101、102では測定できないリファレンスクロック信号FRと、フィードバッククロック信号FDとの、出力クロックFO1クロック以内の位相差を測定し、その測定結果をデジタルデータの位相差検出信号PTDCとして出力する。また、リファレンスクロック信号FRの位相に対するフィードバッククロック信号FDの位相の進み遅れを位相極性信号PTDC_SIGNとして出力する。

図4にTDC回路103の回路構成を示す。図4に示すように、TDC回路103は、複数のフリップフロップ回路と、複数の遅延素子と、複数のインバータと、複数のAND回路と、比較選択回路201と、バイナリ化エンコーダ202とを有する。

TDC回路103は、遅延素子を2n+2個(n:正の整数)有する。この複数の遅延素子のうち、フィードバッククロック信号FDを順次遅延させる遅延素子はn+1個ある。この遅延素子をそれぞれBP1〜BPn+1とする。この遅延素子BP1〜BPn+1が、順次遅延させていくフィードバッククロック信号FDをそれぞれFD1〜FDn+1とする。また、複数の遅延素子のうち、リファレンスクロック信号FRを順次遅延させる遅延素子はn+1個ある。この遅延素子をそれぞれBN1〜BNn+1とする。この遅延素子BN1〜BNn+1が、順次遅延させていくクロック信号FRをそれぞれFR1〜FRn+1とする。なお、遅延素子BP1〜BPn+1、BN1〜BNn+1は入力信号に対して同様の遅延を生じさせるものとする。以下、フィードバッククロック信号FDを遅延させたクロック信号FD1〜FDn+1、リファレンスクロック信号FRを遅延させたクロック信号FR1〜FRn+1を遅延クロック信号と称す。

更に、TDC回路103は、フリップフロップ回路を2n+3個有する。この複数のフリップフロップ回路のうち、遅延クロック信号FD1〜FDn+1を入力データ端子に入力し、リファレンスクロック信号をクロック端子に入力するフリップフロップ回路をそれぞれFFP1〜FFPn+1とする。また、複数のフリップフロップ回路のうち、フィードバッククロック信号FDを入力データ端子に入力し、遅延クロック信号FR1〜FRn+1をクロック端子に入力するフリップフロップ回路をそれぞれFFN1〜FFNn+1とする。また、遅延しないフィードバッククロック信号FDを入力データ端子に、遅延しないリファレンスクロック信号をクロック端子に入力するフリップフロップ回路をFF0とする。

フリップフロップ回路FFN1〜FFNn+1の出力データ端子から出力される信号をそれぞれPDN1〜PDNn+1、フリップフロップ回路FF0の出力データ端子から出力される信号をPD0、フリップフロップ回路FFP1〜FFPn+1の出力データ端子から出力される信号をそれぞれPDP1〜PDPn+1とする。以下、これらの信号PDN1〜PDNn+1、PDP1〜PDPn+1をサンプリング信号と称す。

TDC回路103は、インバータ素子を2n+2個有する。この複数のインバータ素子のうち、サンプリング信号PDN1〜PDNnが入力されるインバータ素子をそれぞれIVN1〜IVNnとする。そして、インバータ素子IVN1〜IVNnが出力する信号をそれぞれPDNB1〜PDNBnとする。また、複数のインバータ素子のうち、サンプリング信号PDP1〜PDPn+1が入力されるインバータ素子をそれぞれIVP1〜IVPn+1とする。そして、インバータ素子IVP1〜IVPnが出力する信号をそれぞれPDNB1〜PDNBnとする。更に、信号PD0が入力されるインバータ素子をIV0とし、インバータ素子IV0が出力する信号をPDB0とする。

TDC回路103は、AND回路を2n+2個有する。各AND回路は2つの入力の積を演算し、演算結果を出力する。この複数のAND回路のうち、n+1個をANDN1〜ANDNn+1、更に残りのn+1個をANDP1〜ANDPn+1とする。

AND回路ANDN1は、サンプリング信号PDN1と信号PDB0を入力し、演算結果を信号NEG[n]として出力する。AND回路ANDN2は、サンプリング信号PDN2と信号PDNB1を入力し、演算結果を信号NEG[n−1]として出力する。AND回路ANDN3は、サンプリング信号PDN3と信号PDNB2を入力し、演算結果を信号NEG[n−2]として出力する。以下、同様な構成を繰り返し、最終的にAND回路ANDNn+1は、サンプリング信号PDNn+1と信号PDNBnを入力し、演算結果を信号NEG[0]として出力する。

一方、AND回路ANDP1は、サンプリング信号PD0と信号PDPB1を入力し、演算結果を信号POS[n]として出力する。AND回路ANDP2は、サンプリング信号PDP1と信号PDPB2を入力し、演算結果を信号POS[n−1]として出力する。AND回路ANDP3は、サンプリング信号PDP2と信号PDPB3を入力し、演算結果を信号POS[n−2]として出力する。以下、同様な構成を繰り返し、最終的にAND回路ANDPn+1は、サンプリング信号PDPnと信号PDPBn+1を入力し、演算結果を信号POS[0]として出力する。以下、信号NEG[n]〜NEG[0]、POS[n]〜POS[0]をエッジ抽出信号と称す。

比較選択回路201は、上記エッジ抽出信号NEG[n]〜NEG[0]をバス化し、そのバスにより送信されるエッジ抽出信号NEG[n:0]と、上記エッジ抽出信号POS[n]〜POS[0]をバス化し、そのバスにより送信されるエッジ抽出信号POS[n:0]とを入力する。比較選択回路201は、エッジ抽出信号NEG[n:0]と、POS[n:0]とを比較する。後述する図5〜図7で説明するが、信号NEG[n:0]とPOS[n:0]は、リファレンスクロック信号FRの立ち上がりエッジを基準としたフィードバッククロック信号FDの立ち上がりエッジの位相差情報を有している。この信号NEG[n:0]と、POS[n:0]とを比較することで、リファレンスクロック信号FRに対して、フィードバッククロック信号FDの位相の進み遅れを判定することができる。エッジ抽出信号NEG[n:0]とPOS[n:0]のどちらかの信号に「1」の値があるかを判定し、例えばPOS[n:0]に「1」がある場合、ハイレベルの位相極性信号PTDC_SIGNを出力し、且つ信号エッジ抽出POS[n:0]を信号TDC[n:0]として出力する。反対にエッジ抽出信号NEG[n:0]側に「1」の値がある場合、ロウレベルの信号PTDC_SIGNを出力し、且つエッジ抽出信号NEG[n:0]を信号TDC[n:0]として出力する。

バイナリ化エンコーダ202は、比較選択回路201からの信号TDC[n:0]に応じて、デジタルデータを生成し、そのデジタルデータを位相差検出信号PTDCとして出力する。

以下、上述したTDC回路103の動作について、図面を参照しながら詳細に説明する。図5〜図7にTDC回路103の動作を説明するタイミングチャートを示す。図5は、リファレンスクロック信号FRに対してフィードバッククロック信号FDの位相が遅れている場合の一例を示している。図6は、リファレンスクロック信号FRに対してフィードバッククロック信号FDが同相の場合を示している。図7は、リファレンスクロック信号FRに対してフィードバッククロック信号FDの位相が進んでいる場合の一例を示している。

図5では、フィードバッククロック信号FDの位相が、リファレンスクロック信号FRの位相に対して期間T1遅れている。図5に示すように、リファレンスクロック信号FRが時刻t1にハイレベルに立ち上がるが、この立ち上がりエッジに対して、フィードバッククロック信号FDの立ち上がりエッジが期間T1遅れている。このため、時刻t1にリファレンスクロック信号FR、時刻t2に遅延クロック信号FR1がハイレベルに立ち上がってもフリップフロップFFN1〜FFNn+1、FF0、FFP1〜FFPn+1が出力する全てのサンプリング信号PDN1〜PNPn+1、PD0、PDP1〜PDPn+1は、全てロウレベルとなる。

時刻t3にフィードバッククロック信号FDがハイレベルに立ち上がる。このフィードバッククロック信号FDの位相は、遅延クロック信号FR2より進んでいるため、時刻t4の遅延クロック信号FR2の立ち上がりエッジに応じてサンプリング信号PDN2がハイレベルに立ち上がる。以降、遅延クロック信号FR3〜FRn+1の立ち上がりエッジに応じて信号PDN3〜PDNn+1がハイレベルに立ち上がる。

このことからエッジ抽出信号NEG[n−1]のみが、時刻t4にハイレベルに立ち上がる、つまりAND回路ANDN2の出力値が「1」となる。その他のエッジ抽出信号は、AND回路のどちらか一方の入力端子にロウレベル、つまり「0」の値が入力されるため、ロウレベル(出力値「0」)となる。更に、比較選択回路201は、NEG[n−1]が「1」の値を有するため、ロウレベルの位相極性信号PTDC_SIGNと、NEG[n:0]を信号TDC[n:0]として出力する。バイナリ化エンコーダ202は、この信号TDC[n:0]に応じて、リファレンスクロック信号FRの位相に対して、フィードバッククロック信号FDの位相が遅延素子で3段分遅延を有していると判断し、「3」の値を位相差検出信号PTDCとして出力する。

図6では、リファレンスクロック信号FRとフィードバッククロック信号FDの位相差がない。図6に示すように、リファレンスクロック信号FRとフィードバッククロック信号FDの立ち上がりエッジが時刻t1でほぼ同時にハイレベルに立ち上がっている。つまり、本例では、この2つのクロック信号に位相差がない場合を想定している。この場合、時刻t1にサンプリング信号PD0がハイレベルに立ち上がる。以降、遅延クロック信号FR1〜FRn+1の立ち上がりエッジに応じて信号PDN1〜PDNn+1がハイレベルに立ち上がる。一方、サンプリング信号PPDP1〜PDPn+1は、全てロウレベルとなる。

このことからエッジ抽出信号POS[n]のみが、時刻t1にハイレベルに立ち上がる、つまりAND回路ANDP1の出力値が「1」となる。その他のエッジ抽出信号は、AND回路のどちらか一方の入力端子にロウレベル、つまり「0」の値が入力されるため、ロウレベル(出力値「0」)となる。更に、比較選択回路201は、POS[n]が「1」の値を有するため、ハイレベルの位相極性信号PTDC_SIGNと、POS[n:0]を信号TDC[n:0]として出力する。バイナリ化エンコーダ202は、この信号TDC[n:0]に応じて、リファレンスクロック信号FRの位相に対して、フィードバッククロック信号FDの位相が遅延を有していないと判断し、「1」の値を位相差検出信号PTDCとして出力する。

図7では、リファレンスクロック信号FRの位相がフィードバッククロック信号FDの位相に対して期間T2遅れている。このため、時刻t1にフィードバッククロック信号FD、時刻t2に遅延クロックFD1がハイレベルに立ち上がってもフリップフロップFFN1〜FFNn+1、FF0、FFP1〜FFPn+1からのサンプリング信号PDN1、PD0、PDP1〜PDPn+1は、全てロウレベルとなる。時刻t3にリファレンスクロック信号FRがハイレベルに立ち上がる。このため、時刻t3に、フリップフロップFF0、FFP1が出力するそれぞれのサンプリング信号PD0、PDP1がハイレベルとなる。以降、遅延クロック信号FR1〜FRn+1の立ち上がりエッジに応じて信号PDN1〜PDNn+1がハイレベルに立ち上がる。

このことからエッジ抽出信号POS[n−1]のみが、時刻t3にハイレベルに立ち上がる、つまりAND回路ANDP2の出力値が「1」となる。その他のエッジ抽出信号は、AND回路のどちらか一方の入力端子にロウレベル、つまり「0」の値が入力されるため、ロウレベル(出力値「0」)となる。更に、比較選択回路201は、POS[n−1]が「1」の値を有するため、ハイレベルの位相極性信号PTDC_SIGNと、POS[n:0]を信号TDC[n:0]として出力する。バイナリ化エンコーダ202は、この信号TDC[n:0]に応じて、リファレンスクロック信号FRの位相に対して、フィードバッククロック信号FDの位相が遅延素子で2段分進んでいると判断し、「2」の値を位相差検出信号PTDCとして出力する。なお、上述したNEG[n:0]、POS[n:0]を第1の比較結果、第2の比較結果とする。

このように、TDC回路103は、クロック信号としてリファレンスクロック信号、データ信号としてフィードバッククロック信号FDを用い、それぞれの信号を遅延させる回路を持たせている。そして、それぞれ遅延させたリファレンスクロック信号とフィードバッククロック信号FDを比較し、その第1の比較結果と第2の比較結果に応じて、リファレンスクロック信号に対するフィードバッククロック信号FDの遅れ進みを測定する。

従来のADPLL回路10のTDC回路1では、(TDC_RISE−TDC_FALL)の演算結果の値の正・負によって、位相差Φの算出方法を切り替えている。なお、これ以降、特に必要としない限り、TDC_RISEとΔTr、及び、TDC_FALLとΔTfは、同じ意味のものとして記載する。例えば、図15に示すように、リファレンスクロックFREFに対して出力クロックCKVの位相が遅れている場合、ΔTr−ΔTf>0となる。この場合の位相差Φは、Φ=1−ΔTr/(2×(ΔTr−ΔTf))で算出される。逆に、図14に示すように、リファレンスクロックFREFに対して出力クロックCKVの位相が進んでいる場合、ΔTr−ΔTf<0となる。この場合の位相差Φは、Φ=−ΔTr/(2×(ΔTf−ΔTr))で算出される。

しかし、この方式では、出力クロック信号のデューティ比に依存して誤差が発生する可能性がある。図8(a)、図8(b)に、従来のADPLL回路10において、リファレンスクロックFREFの位相に対して出力クロックCKVの位相が遅れている場合(ΔTr−ΔTf>0)の模式図を示す。図8(a)は出力クロックCKVのデューティ比が劣化せず50%の場合、図8(b)は出力クロックCKVのデューティ比が劣化している場合である。まず、図8(a)のようにデューティ比が劣化していなければ、(ΔTr−ΔTf)は正の値となる。よって、位相差は、Φ1=1−ΔTr/(2×(ΔTr−ΔTf))として算出される。しかし、図8(b)に示すように、デューティが劣化して、リファレンスクロックFREFの立ち上がりエッジが、出力クロックCKVの立ち下がりエッジのより前にあると、本来(ΔTr−ΔTf)の値が正となるはずが負となってしまう。このため、図8(b)のように出力クロックCKVのデューティ比が劣化している場合、位相差は、Φ2=−ΔTr/(2×(ΔTf−ΔTr))として算出される。結果として、出力クロックCKVのリファレンスクロックFREFに対する位相の進み遅れを誤判定し、本来求めたい位相差Φ1ではなく、位相差Φ2を算出してしまう問題が発生する。

また、ADPLL回路10のTDC回路1では、(|ΔTr−ΔTf|)が出力クロックCKVの半周期となることを前提としている。よって、(2×(|ΔTr−ΔTf|))を1周期Tとして、この値から位相差の正規化を行っている。しかし、図8(b)のように出力クロックCKVのデューティ比が劣化している場合、正規化の前提となる(|ΔTr−ΔTf|)が正しく半周期とはならない。このため、正規化に用いられる周期Tの値に誤差が生じ、正しい位相差の算出が不可能となる。このように、ADPLL回路10は、出力クロックCKVのデューティ比の劣化により様々な誤作動を起こす可能性がある。

しかし、本実施の形態のTDC回路103では、リファレンスクロック信号FRと出力クロック信号FOに応じたフィードバッククロック信号FDを直接比較しているため、デューティ比に依存せず、位相差を測定できる。また、本実施の形態のTDC回路103では、周期性のないクロック信号の位相差を測定する場合であっても、問題なく最も近いエッジ間の位相差を求めることができる。

TDCレプリカ回路104(第2の位相検出器)は、出力クロック信号FOの1周期を測定する。その測定結果をデジタルデータのFO周期信号PTDC_REPとして出力する。図9にTDCレプリカ回路104の回路構成を示す。図9に示すように、TDCレプリカ回路104は、複数のフリップフロップ回路と、複数の遅延素子と、複数のインバータと、複数のAND回路と、バイナリ化エンコーダ301と、移動平均回路302とを有する。なお、TDCレプリカ回路104が備える遅延素子は、TDC回路103のものと同様の遅延特性を有する。

TDCレプリカ回路104は、遅延素子をm+1個(m:正の整数)有する。この遅延素子をそれぞれBO1〜BOm+1とする。この遅延素子BO1〜BOm+1が、順次遅延させていく出力クロック信号FOをそれぞれFO1〜FOm+1とする。以下、フィードバッククロック信号FDを遅延させたクロック信号FO1〜FOm+1を遅延クロック信号と称す。

更に、TDCレプリカ回路104は、フリップフロップ回路をm+1個有する。この複数のフリップフロップ回路それぞれFF1〜FFm+1とする。フリップフロップ回路FF1〜FFm+1は、それぞれ入力データ端子に遅延クロック信号FO1〜FOm+1を入力する。また、フリップフロップ回路FF1〜FFm+1は、それぞれクロック端子に出力クロック信号FOを入力する。そして、フリップフロップ回路FF1〜FFm+1の出力データ端子から出力される信号をそれぞれFOP1〜FOPm+1とする。以下、これらの信号FOP1〜FOPm+1をサンプリング信号と称す。

TDCレプリカ回路104は、インバータ素子をm個有する。この複数のインバータ素子をそれぞれIVO2〜IVOm+1とする。インバータ素子IVO2〜IVOm+1は、それぞれサンプリング信号FOP2〜FOPm+1を入力する。そして、インバータ素子IVO2〜IVOm+1が出力する信号をそれぞれFOPB2〜FOPBm+1とする。

TDCレプリカ回路104は、AND回路をm個有する。この複数のAND回路をAND1〜ANDmとする。AND回路AND1は、サンプリング信号FOP1と信号FOPB2を入力し、演算結果を信号FOW[m−1]として出力する。AND回路AND2は、サンプリング信号FOP2と信号FOPB3を入力し、演算結果を信号FOW[m−2]として出力する。AND回路AND3は、サンプリング信号FOP2と信号FOPB3を入力し、演算結果を信号FOW[m−3]として出力する。以下、同様な構成を繰り返し、最終的にAND回路ANDmは、サンプリング信号FOPmと信号FOPBm+1を入力し、演算結果を信号FOW[0]として出力する。以下、信号FOW[m−1]〜FOW[0]をエッジ抽出信号と称す。なお、TDCレプリカ回路104にて用いた数値「m」と、TDC回路103にて用いた数値「n」は共に正の整数であり、n>mの関係であるものとする。また、上記エッジ抽出信号FOW[m−1]〜FOW[0]は、バス化されエッジ抽出信号FOW[m−1:0]として、バイナリ化エンコーダ301に入力される。

バイナリ化エンコーダ301は、上記エッジ抽出信号FOW[m−1:0]に応じて、デジタルデータFOW_BINを生成し、そのデジタルデータFOW_BINを移動平均回路302へ出力する。

移動平均回路302は、データFOW_BINを所定の数移動平均し、FO周期信号PTDC_REPとして出力する。例えば、直近のデータFOW_BINを10個記憶しておき、その10個のデータの平均値をPTDC_REPとする。このことにより、ノイズ等によってデータFOW_BINの値がずれることがあっても、そのずれを平均化により吸収することができ、より正確な出力クロック信号FOの1周期を測定することができる。

以下、上述したTDCレプリカ回路104の動作について、図面を参照しながら詳細に説明する。図10にTDCレプリカ回路104の動作を説明するタイミングチャートを示す。図10に示すように、時刻t1に出力クロック信号FOがハイレベルに立ち上がる。時刻t2に出力クロック信号FOから所定の遅延をもって遅延クロック信号FO1がハイレベルに立ち上がる。以降同様にして、遅延クロック信号FO2〜FOmが、それぞれ前段のクロック信号から所定の遅延をもってハイレベルに立ち上がる。最終的に時刻t3に遅延クロック信号FOm+1がハイレベルに立ち上がる。

ここで、図10に示すように、時刻t1に遅延クロック信号FOm−1の1周期前の立ち上がりエッジがほぼ同相となっている。なお、出力クロック信号FOの立ち上がりエッジに対して、ハイレベルの遅延クロック信号FOk〜FOm−1(0<k<m−1)がフリップフロップの入力データ端子に入力される。このため、それらのフリップフロップ出力であるサンプリング信号FOPk〜FOPm−1が時刻t1でハイレベルに立ち上がる。しかし、サンプリング信号FOPmはロウレベルであるため、AND回路ANDm−1の出力値が「1」となる。結果としてエッジ検出信号FOW[1]だけが時刻t1にハイレベルに立ち上がる。その他のエッジ抽出信号は、AND回路のどちらか一方の入力端子にロウレベル、つまり「0」の値が入力されるため、ロウレベル(出力値「0」)となる。

バイナリ化エンコーダ301は、エッジ検出信号FOW[m−1:0](バス化後)に応じて、デジタルデータFOW_BINを出力する。図10の例の場合、データFOW_BINの値は、遅延素子の(m−FOW_BIN)段分が出力クロック信号FOの1周期にあたるとして、「m−1」が、デジタルデータFOW_BINの値として出力される。その後、上述した移動平均回路302により、データFOW_BINの値が所定の数で移動平均され、デジタルデータのFO周期信号PTDC_REPとして出力する。

このように、TDCレプリカ回路104は、クロック信号として出力クロック信号FO、データ信号として出力クロック信号FOを順次遅延させる回路を持たせている。そして、遅延クロック信号FO1〜FOm+1を用い、出力クロック信号FOの1周期を遅延素子の段数として検出し、その値を元にFO周期信号PTDC_REPを生成する。このTDCレプリカ回路104は、出力クロック信号FOのクロックの立ち上がりエッジから次の周期の立ち上がりエッジを測定している。このため、TDCレプリカ回路104は、出力クロック信号FOがデューティ比の劣化を有していても、その影響を受けずに正確な出力クロック信号FO1周期が測定可能である。

位相誤差演算回路106(位相誤差演算部)は、カウント値PFRC(リファレンスクロック信号FRの位相データ)、PFDC(フィードバッククロック信号FDの位相データ)と、位相差検出信号PTDCと、位相極性信号PTDC_SIGNと、FO周期信号PTDC_REPを入力する。位相誤差演算回路106は、上記信号の各値と位相極性信号PTDC_SIGNに応じて(PFRC−(PFDC+(PTDC/PTDC_REP)))を演算する。そして、この演算結果に応じてリファレンスクロック信号FRに対するフィードバッククロック信号FDの位相誤差データを得る。なお、この演算式の(PTDC/PTDC_REP)部分は、位相差検出信号PTDCの値を出力クロック信号FO1周期分の値で正規化している。また、この部分の極性は位相極性信号PTDC_SIGNによって決まる。この演算により、位相誤差演算回路106は、出力クロック信号FOの1周期以内の位相差を導くことができる。位相誤差演算回路106は、その位相誤差データの値をデジタルデータの位相誤差信号PERRとして出力する。

デジタルフィルタ107は、入力した位相誤差信号PERRを任意の帯域でフィルタリングして、そのフィルタリングデータに応じてデジタル制御発振回路108の制御コードDCWを出力する。

デジタル制御発振(DCO)回路108(デジタル制御発振器)は、入力した制御コードDCWに応じた発振周波数で出力クロック信号FOを生成し、出力する。出力クロック出力端子111は、DCO回路108からの出力クロック信号FOを外部回路(不図示)へ出力する端子である。

以上のような構成を有する本実施の形態のADPLL回路100は、リファレンスクロック信号とフィードバッククロック信号の微小な位相誤差を検出することができる。更に、ADPLL回路100は、この検出結果に応じて、詳細なリファレンスクロック信号と出力クロック信号の位相の合わせ込みができ、安定した逓倍出力クロック信号の出力が可能となる。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

100 ADPLL回路
101、102 カウンタ
103 TDC回路
104 TDCレプリカ回路
105 分周回路
106 位相誤差演算回路
107 デジタルフィルタ
108 DCO回路
109 加算回路
110 入力端子
111 出力端子

Claims (9)

  1. 第1のクロックをカウントする第1のカウンタと、
    第2のクロックを所定の数で分周した第3のクロックをカウントする第2のカウンタと、
    前記第3のクロックを順次遅延させ、その順次遅延させたクロックと前記第1のクロックを比較した第1の比較結果と、更に前記第1のクロックを順次遅延させ、その順次遅延させたクロックと前記第3のクロックを比較した第2の比較結果と、に応じて前記第1のクロックと前記第3のクロックの相対的な位相差を検出する第1の位相検出器と、
    前記第2のクロックの周期を測定する第2の位相検出器と、
    前記第2の位相検出器の検出結果により前記第1の位相検出器の検出結果を正規化した値と、前記第1のカウンタ及び前記第2のカウンタのカウント値とに応じて前記第1のクロックと第3のクロックとの位相差を演算する位相誤差演算部と、
    前記位相誤差演算部の演算結果に応じて前記第2のクロックを出力するデジタル制御発振器と、
    を有するデジタルフェーズロックドループ回路。
  2. 前記第1の位相検出器は、
    前記第3のクロックを順次遅延する複数の第1の遅延素子と、
    前記複数の第1の遅延素子によって順次遅延された複数のクロックを、それぞれ前記第1のクロックに応じてラッチする複数の第1のフリップフロップと、
    前記第1のクロックを遅延する複数の第2の遅延素子と、
    前記第3のクロックを、それぞれ前記複数の第2の遅延素子によって順次遅延された複数のクロックに応じてラッチする複数の第2のフリップフロップと、を有する
    請求項1に記載のデジタルフェーズロックドループ回路。
  3. 前記第1の比較結果は前記複数の第1のフリップフロップの出力データに応じて導かれ、前記第2の比較結果は前記複数の第2のフリップフロップの出力データに応じて導かれる
    請求項2に記載のデジタルフェーズロックドループ回路。
  4. 前記第1の位相検出器は、
    前記第1の比較結果として、前記第1のクロックの位相に対する前記第3のクロックの位相の遅れを前記第2の遅延素子の段数の値として生成し、
    前記第2の比較結果として、前記第1のクロックの位相に対する前記第3のクロックの位相の進みを前記第1の遅延素子の段数の値として生成する
    請求項2または請求項3に記載のデジタルフェーズロックドループ回路。
  5. 前記第1の位相検出器は、比較回路を有し、
    前記比較回路は、
    前記第1の比較結果と、前記第2の比較結果に応じて、前記第1のクロックの位相に対する前記第3のクロックの位相の進み遅れを示す極性データを生成し、前記極性データを前記位相誤差演算部に出力する
    請求項1〜請求項4のいずれか1項に記載のデジタルフェーズロックドループ回路。
  6. 前記第2の位相検出器は、
    前記第2のクロックを遅延する複数の第3の遅延素子と、
    記複数の第の遅延素子によって順次遅延された複数のクロックを、それぞれ前記第2のクロックでラッチする複数の第3のフリップフロップと、を有する
    請求項1〜請求項5のいずれか1項に記載のデジタルフェーズロックドループ回路。
  7. 前記第2の位相検出器は、
    前記複数の第3のフリップフロップの出力データに応じて前記第2のクロック周期を測定する
    請求項6に記載のデジタルフェーズロックドループ回路。
  8. 前記第2の位相検出器は、
    前記第2のクロック周期を、前記複数の第3の遅延素子の段数の値として生成する
    請求項6または請求項7に記載のデジタルフェーズロックドループ回路。
  9. 前記位相誤差演算部は、
    前記第1の位相検出器の生成する値を前記第2の位相検出器の生成する値で除算して前記正規化を行う
    請求項8に記載のデジタルフェーズロックドループ回路。
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