JP6844368B2 - 時間デジタル変換器 - Google Patents
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Description
また、特許文献2には、逐次比較近似TDCと、バーニア型TDCとを用いた2ステップ方式のTDCが開示されている。この2ステップ方式のTDCでは、初段の逐次比較近似TDCにおいて、2つの信号、すなわち、クロック1とクロック2との知りたい位相差の整数部分を検出する。次に、次段のバーニア型TDCにおいて、クロック1とクロック2との知りたい位相差の小数部分を検出する。そして、前記検出した位相差の整数部分と小数部分とを結合(加算)し時間デジタル値として出力する。
また、特許文献2に記載のTDC装置では、バーニア型TDCにおける課題に加え、逐次比較近似TDCの動作のための繰り返しパルスが必要となる。また、2ステップ方式であるため回路構成が複雑になる。
本発明の目的は、2つの信号の周波数差および測定時間範囲に制約がなく、測定時間を一定にすることができ、測定精度の高い時間デジタル変換器を提供することにある。
本発明の時間デジタル変換器は、第1の信号を基準にして第2の信号をカウントし、第1のカウント値を生成する第1のカウンター部と、
前記第1のカウント値に対し、時間経過に基づいて重み付けを行う重み付け部と、を有し、
前記重み付け部により重み付けされた前記第1のカウント値を積算して積算値を求め、前記第1の信号の時間イベントと前記第2の信号の時間イベントとの時間間隔に対応する時間デジタル値を求める演算部を備えることを特徴とする。
この発明によれば、第1の信号と第2の信号の位相の逆転にかかわらず測定を続けることにより、測定時間を一定にすることができる。
また、第1のカウント値に対し、時間経過に基づいて重み付けを行うことにより、絶対時間を求めることができるため、測定時間範囲に制約が無く、さらに、第1の信号、第2の信号について、バーニア型TDCのような周波数の制約も無い。
また、素子のばらつきによらずノイズシェープ機能が発揮されること(ノイズシェープ効果)により、測定精度を向上させることができる。また、素子が一様に使用されることから、素子のばらつきによる影響は平均化されるため、素子のばらつきを補正せずとも測定精度を向上させることができる。
これにより、被測定信号の第1の変化点と被測定信号の第2の変化点との時間間隔に対応する時間デジタル値を求めることができる。
前記第2の信号の時間イベントは、前記被測定信号の前記変化点に同期することが好ましい。
これにより、被測定信号の変化点のタイミングに対応するタイムスタンプを示す時間デジタル値を求めることができる。
前記演算部は、前記第1の信号の時間イベントと前記第2の信号の第1の時間イベントとの時間間隔に対応する第1の時間デジタル値と、前記第1の信号の時間イベントと前記第2の信号の第2の時間イベントとの時間間隔に対応する第2の時間デジタル値と、を求め、前記第1の時間デジタル値と前記第2の時間デジタル値との差に基づいて前記時間デジタル値を求めることが好ましい。
これにより、適確に時間デジタル値を求めることができる。
これにより、測定精度を向上させることができる。
前記演算部は、前記検量線データに基づいて、前記積算値を前記時間デジタル値に変換することが好ましい。
これにより、容易かつ適確に積算値を時間デジタル値に変換することができる。
これにより、容易かつ適確に、第1のカウント値に対して重み付けを行うことができる。
これにより、量子化誤差(量子化雑音)を分散させることができ、測定精度を向上させることができる。
前記演算部は、前記周波数比に基づいて、前記積算値を補正することが好ましい。
これにより、測定精度を向上させることができる。
<第1実施形態>
図1は、本発明の時間デジタル変換器の第1実施形態を示すブロック図である。図2は、図1に示す時間デジタル変換器の発振部を示すブロック図である。図3は、図1に示す時間デジタル変換器の演算部を示すブロック図である。図4は、図1に示す時間デジタル変換器の動作を説明するためのタイミングチャートである。図5は、図1に示す時間デジタル変換器の原理を説明するためのタイミングチャートである。図6は、図1に示す時間デジタル変換器の原理を説明するための表である。図7は、図1に示す時間デジタル変換器の原理を説明するためのタイミングチャートである。図8は、図1に示す時間デジタル変換器の原理を説明するための表である。図9は、検量線データの1例を示すグラフである。
なお、以下の説明では、信号のレベルが「ロー(Low)」の場合を「0」、信号のレベルが「ハイ(High)」の場合を「1」とも言う。
時間デジタル変換器1は、第1の信号の1例であるパルス信号P1を基準にして第2の信号の1例であるパルス信号P2をカウントし、カウント値(第1のカウント値)を生成するカウンター部2(第1のカウンター部)と、カウント値(第1のカウント値)に対し、時間経過に基づいて重み付けを行う重み付け部の1例であるカウンター51(第2のカウンター部)および乗算器58とを有する演算部5を備えている(図3参照)。そして、演算部5は、カウンター51および乗算器58(重み付け部)により重み付けされたカウント値(第1のカウント値)を積算して積算値を求め、パルス信号P1(第1の信号)の時間イベント(立ち上がりエッジ)とパルス信号P2(第2の信号)の時間イベント(立ち上がりエッジ)との時間間隔(被測定信号Xのパルス幅)に対応する時間デジタル値を求める。本実施形態では、カウンター51および乗算器58により重み付け部が構成される。
時間イベントとは、信号(例えば、パルス信号)の立ち上がりまたは立ち上がりエッジ、信号の立ち下がりまたは立ち下がりエッジ等の信号の変化点、信号と所定の閾値との交点等を言う。また、被測定信号とは、パルス幅等の時間間隔を計測する対象となる信号である。また、時間デジタル値とは、時間(秒等)に対応するデジタル値であり、1例を挙げると、5p秒の場合は、例えば、「10841198」等で表される。
また、カウンター51のカウント値に対し、時間経過に基づいて重み付けを行うことにより、絶対時間を求めることができるため、測定時間範囲に制約が無く、さらに、第1の信号、第2の信号について、バーニア型TDCのような周波数の制約も無い。
また、時間デジタル変換器1の回路素子のばらつきによらずノイズシェープ機能が発揮されること(ノイズシェープ効果)により、測定精度を向上させることができる。また、回路素子が一様に使用されることから、回路素子のばらつきによる影響は平均化されるため、回路素子のばらつきを補正せずとも測定精度を向上させることができる。
この時間デジタル変換器1では、制御部31の出力側(後段)に、発振部41が接続されている。同様に、制御部32の出力側に、発振部42が接続されている。また、制御部31および発振部41と、制御部32および発振部42とは、並列に接続されている。そして、発振部41、42の出力側に、演算部5が接続されている。また、被測定信号Xは、制御部31、32に入力される。
図2に示すように、発振部41は、論理積回路411と、インバーター412(位相反転回路)とを備えている。論理積回路411とインバーター412は、信号を遅延させる遅延素子(遅延回路)として機能する。
この発振部41では、論理積回路411の出力側に、インバーター412が接続され、インバーター412の出力端子は、論理積回路411の一方の入力端子に接続されている。また、制御部31から出力される制御信号C1は、論理積回路411の他方の入力端子に入力される。
図3に示すように、演算部5は、カウンター部2と、カウンター51と、乗算器58と、ラッチ59と、加算器52と、ラッチ53と、スケーリングを行うスケーリング部54とを備えている。スケーリング部54は、後述する検量線データ等の各種の情報を記憶する記憶部541を有している。なお、加算器52およびラッチ53により、積分器が構成される。また、カウンター部2は、パルス信号P1(第1の信号)を基準にしてパルス信号P2(第2の信号)をカウントし、カウント値(第1のカウント値)を生成する第1のカウンター部の1例である。また、カウンター51は、パルス信号P1(第1の信号)またはパルス信号P2(第2の信号)をカウントし、カウント値(第2のカウント値)を生成する第2のカウンター部の1例である。本実施形態では、カウンター51は、パルス信号P1をカウントし、カウント値を生成する。また、カウンター51および乗算器58は、カウント値(第1のカウント値)に対し、時間経過に基づいて重み付けを行う重み付け部の1例である。カウンター51から出力される出力データが第2のカウント値であり、以下、この出力データを「カウンター51から出力されたカウント値」、「パルス信号P1のカウント値」または「カウント値」等と言う。また、カウンター51としては、例えば、アップカウンター等を用いることができる。また、ラッチ53、59としては、それぞれ、本実施形態では、Dラッチが用いられている。
また、ラッチ59の出力端子は、加算器52の一方の入力端子に接続され、加算器52の出力端子は、ラッチ53の入力端子に接続されている。また、ラッチ53の出力端子は、スケーリング部54の入力端子および加算器52の他方の入力端子に接続されている。
また、発振部41から出力されるパルス信号P1は、カウンター部2の第1ラッチ22のクロック入力端子および第2ラッチ23のクロック入力端子と、カウンター51の入力端子と、ラッチ59のクロック入力端子と、ラッチ53のクロック入力端子とに入力される。
また、発振部42から出力されるパルス信号P2は、カウンター部2のカウンター21の入力端子に入力される。
図1に示すように、被測定信号Xは、制御部31、32に入力される。制御部31は、被測定信号Xの立ち上がりエッジに同期して、制御信号C1を「1」にして出力する(図1、図4参照)。図2に示すように、制御信号C1は、発振部41の論理積回路411の入力端子に入力される。
カウンター部2は、前述したように動作し、パルス信号P2のカウント値(第1のカウント値)を出力する。このカウント値は、パルス信号P1を基準にしてパルス信号P2をカウントしたカウント値であり、乗算器58の一方の入力端子に入力される。
また、カウンター51は、パルス信号P1の立ち上がりエッジをカウントし、そのカウント値(第2のカウント値)を出力する。このカウント値は、カウンター部2から出力されるパルス信号P2のカウント値の重み付けに用いられる値であり、乗算器58の他方の入力端子に入力される。
ラッチ59は、パルス信号P1の立ち上がりエッジに同期して重み付けされたカウント値をラッチし、その重み付けされたカウント値を出力する。この重み付けされたカウント値は、加算器52の一方の入力端子に入力される。
図9には、検量線データ(回帰直線)の1例が示されている。図9中のプロット点は、実測点であり、その実測点に基づいて、図9中の直線で示される検量線データが求められる。測定条件は、パルス信号P1の周波数を26MHz、パルス信号P2の周波数を20116944.1Hzとした。また、制御部32は、パルス信号P2のパルス数が4096個となったときのパルス信号P2の立ち下がりのタイミングで制御信号C2を「0」にし、パルス信号P2の出力を停止させた。また、制御部31は、制御部32の制御信号C2が「0」になったのを受け、パルス信号P1の立ち下がりのタイミングで制御信号C1を「0」にし、パルス信号P1の出力を停止させた。また、被測定信号Xのパルス幅を6p秒から100p秒の間で変化させたときの積算値を、各パルス幅においてそれぞれ5回ずつ測定し、実測点としてプロットした。
スケーリング部54は、検量線データに基づいて、積算値を被測定信号Xのパルス幅に相当する時間デジタル値(時間間隔)に変換し、その時間デジタル値を出力する。
ここでは、図5および図6に示す第1の構成例と、図7および図8に示す第2の構成例とに基づいて、ラッチ53から出力される積算値が、制御信号C1の立ち上がりエッジと制御信号C2の立ち上がりエッジとの時間間隔Tに対応する値であることを説明する。
第1の構成例では、図5に示すように、制御信号C1、制御信号C2、パルス信号P1、パルス信号P2が規定され、カウンター51からパルス信号P1のカウント値が出力され、カウンター部2からパルス信号P1を基準としたパルス信号P2のカウント値が出力されたとする。この場合は、パルス信号P1の立ち上がりエッジの番号(パルス信号P1のカウント値a)、パルス信号P1を基準としたパルス信号P2のカウント値b、カウント値bの積算値、カウント値aとカウント値bとの乗算値(a・b)は、それぞれ、図6に示すようになる。そして、カウント値bの積算値が12になったタイミングまでのa・bの積算値、すなわち、重み付けされたパルス信号P2のカウント値の積算値は、「96」である。
時間間隔Tの長い第2の構成例の方が、時間間隔Tの短い第1の構成例よりも積算値が大きくなり、積算値と時間間隔Tとが対応することが判る。時間デジタル変換器1では、この対応関係から、積算値に基づいて時間間隔Tを求めることができる。
また、カウンター部2から出力されるパルス信号P2のカウント値に対し、時間経過に基づいて重み付けを行うことにより、絶対時間を求めることができるため、測定時間範囲に制約が無く、さらに、パルス信号P1、パルス信号P2について、バーニア型TDCのような周波数の制約も無い。
また、時間デジタル変換器1の回路素子のばらつきによらずノイズシェープ機能が発揮されること(ノイズシェープ効果)により、測定精度を向上させることができる。また、回路素子が一様に使用されることから、回路素子のばらつきによる影響は平均化されるため、回路素子のばらつきを補正せずとも測定精度を向上させることができる。
また、比較的簡易な回路構成で、時間デジタル変換器1を実現することが可能である。
また、スケーリング部54を省略することも可能である。この場合は、ラッチ53から出力された積算値を時間デジタル値とする。これは、他の実施形態でも同様である。
<第1実施形態の第1変形例>
図10は、本発明の時間デジタル変換器の第1実施形態の第1変形例における演算部を示すブロック図である。図11は、図10に示す時間デジタル変換器の動作の流れを示すフローチャートである。図12および図13は、それぞれ、図10に示す時間デジタル変換器の原理を説明するための表である。
以下、第1実施形態の第1変形例について、前述した第1実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
この演算部5では、カウンター51の出力端子は、加算器52の一方の入力端子に接続され、加算器52の出力端子は、ラッチ53の入力端子に接続されている。
また、ラッチ53の出力端子は、スケーリング部54の入力端子および加算器52の他方の入力端子に接続されている。
また、発振部41から出力されるパルス信号P1は、カウンター51に入力され、発振部42から出力されるパルス信号P2は、ラッチ53のクロック入力端子に入力される。
図10に示すように、パルス信号P1は、カウンター51に入力され、パルス信号P2は、ラッチ53のクロック入力端子に入力される。
カウンター51は、パルス信号P1の立ち上がりエッジをカウントし、そのカウント値を出力する。このカウント値は、加算器52の一方の入力端子に入力される。
ここで、ラッチ53は、パルス信号P2の立ち上がりエッジに同期してラッチ動作を行うので、カウンター51から出力されたカウント値がすべて積算されるわけではなく、パルス信号P2の立ち上がりエッジに同期したタイミングでのみ積算される。これは、パルス信号P1を基準にしてパルス信号P2をカウントしたカウント値に対し、時間経過に基づいて重み付けを行ったことと等価である。
ラッチ53から出力された積算値は、スケーリング部54に入力される。スケーリング部54は、積算値に対して所定のスケーリングを行って時間デジタル値を求め、その時間デジタル値を出力する。
図11に示すように、まず、演算部5は、積算値として、初期値を格納する(ステップS101)。
次いで、パルス信号P2の立ち上がりエッジに同期してパルス信号P1のカウント値を積算し、積算値を求める(ステップS102)。
一方、ステップS103において、所定の回数に達したと判断した場合は、積算値に対してスケーリングを行って時間デジタル値を求め(ステップS104)、その時間デジタル値を出力する(ステップS105)。
図12に示すように、構成例1では、パルス信号P2の立ち上がりエッジの番号1から番号12までのカウント値の積算値は、「96」である。また、図13に示すように、構成例2では、パルス信号P2の立ち上がりエッジの番号1から番号12までのカウント値の積算値は、「105」である。このように、第1変形例でも第1実施形態と同様の結果を得ることができる。
以上のような第1変形例によっても、前述した第1実施形態と同様の効果を発揮することができる。
図14は、本発明の時間デジタル変換器の第1実施形態の第2変形例における演算部を示すブロック図である。
以下、第1実施形態の第2変形例について、前述した第1実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第2変形例の時間デジタル変換器1では、第1の信号は基準信号(パルス信号P1)であり、第1の信号(パルス信号P1)の時間イベント(立ち上がりエッジ)は、被測定信号Xの変化点(立ち上がりエッジ)とは独立して設定される。そして、第2の信号(パルス信号P2)の時間イベント(立ち上がりエッジ)は、被測定信号Xの変化点(立ち上がりエッジ)に同期する。これにより、被測定信号Xの立ち上がりエッジのタイミングに対応するタイムスタンプを示す時間デジタル値を求めることができる。以下、詳細に説明する。
また、基準発振部7は、被測定信号Xとは無関係にパルス信号P1を生成し、出力する。例えば、常に、パルス信号P1を生成し、出力する。このような構成により、パルス信号P2の立ち上がりエッジのタイミング、すなわち、被測定信号Xの立ち上がりエッジのタイミングに対応するタイムスタンプを示す時間デジタル値を求めることができる。
以上のような第2変形例によっても、前述した第1実施形態と同様の効果を発揮することができる。
ここで、以降の実施形態については、この第1実施形態を基に説明する場合、そのうちの第1変形例を基に説明するが、第1実施形態のうちの最初に説明した基本例、最後に説明した第2変形例にも適用することができる。
図15は、本発明の時間デジタル変換器の第2実施形態における演算部を示すブロック図である。図16は、検量線データの1例を示すグラフである。
以下、第2実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第2実施形態は、主として、演算部5の構成が第1実施形態と異なること以外は第1実施形態と同様である。
また、複数の加算器52およびラッチ53は、並列に接続されている。また、カウンター51の出力端子は、各加算器52の一方の入力端子に接続されている。また、各ラッチ53の出力端子は、加算器55の入力端子に接続され、加算器55の出力端子は、ラッチ50の入力端子に接続され、ラッチ50の出力端子は、スケーリング部54の入力端子に接続されている。
また、パルス信号P1は、カウンター51に入力され、パルス信号P2は、所定のラッチ53のクロック入力端子、初段のバッファー56およびラッチ50のクロック入力端子に入力される。
パルス信号P1、P2が演算部5に入力されるまでは、第1実施形態と同様である。
図15に示すように、パルス信号P1は、カウンター51に入力される。また、パルス信号P2は、複数のラッチ53のうちの所定のラッチ53のクロック入力端子と、複数のバッファー56のうちの初段のバッファー56に入力される。そして、パルス信号P2は、バッファー56で遅延され、別のラッチ53のクロック入力端子および次段のバッファー56に入力され、以下、同様に、パルス信号P2は、バッファー56でさらに遅延され、別のラッチ53のクロック入力端子および次段のバッファー56に入力される。このようにして、各ラッチ53のクロック入力端子には、周波数が同一で位相の異なるパルス信号P2が入力される。
スケーリング部54は、積算値の総和に対して所定のスケーリングを行って時間デジタル値を求め、その時間デジタル値を出力する。この時間デジタル値は、被測定信号Xのパルス幅に対応する値である。
また、第2実施形態の時間デジタル変換器1では、第1実施形態に比べ、分解能が向上し、測定精度を向上させることができる。
また、第2実施形態では、パルス信号P1の周波数がパルス信号P2の周波数よりも高い場合に、より高い測定精度が得られる。
なお、第2実施形態は、第3〜第7実施形態にも適用することができる。
図17は、本発明の時間デジタル変換器の第3実施形態を示すブロック図である。図18は、図17に示す時間デジタル変換器の動作を説明するためのタイミングチャートである。図19は、実験的に測定を行った結果を示すグラフである。
以下、第3実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
また、基準発振部7から出力される基準発振信号P0は、演算部501のカウンター51および演算部502のカウンター51(図3参照)に入力される。
また、発振部41から出力されるパルス信号P1は、演算部501のラッチ53のクロック入力端子(図3参照)に入力される。
また、発振部42から出力されるパルス信号P2は、演算部502のラッチ53のクロック入力端子(図3参照)に入力される。
図17に示すように、被測定信号X1は、制御部31に入力され、被測定信号X2は、制御部32に入力される。制御部31、32、発振部41、42の動作は、第1実施形態と同様であり、発振部41からパルス信号P1が出力され、発振部42からパルス信号P2が出力される。
また、基準発振部7では、基準発振信号P0が生成され、出力される。この基準発振信号P0は、演算部501のカウンター51および演算部502のカウンター51(図3参照)に入力される。
なお、図19に示される積算値は、演算部501で求めた積算値(スケーリング前の値)と、演算部502で求めた積算値(スケーリング前の値)との差である。
また、第3実施形態では、後述する第3実施形態の変形例と比較すると、2つの被測定信号X1、X2を用いているので、被測定信号X1、X2のパルス幅よりも短い時間間隔も測定することができる。
図20は、本発明の時間デジタル変換器の第3実施形態の変形例の動作を説明するためのタイミングチャートである。
以下、第3実施形態の変形例について、前述した第3実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
以上のような変形例によっても、前述した第3実施形態と同様の効果を発揮することができる。
図21は、本発明の時間デジタル変換器の第4実施形態を示すブロック図である。
以下、第4実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第4実施形態は、主として、制御部、発振部および演算部の組をn個有すること以外は第3実施形態と同様である。
以上のような第4実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
図22は、本発明の時間デジタル変換器の第5実施形態における演算部を示すブロック図である。
以下、第5実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第5実施形態は、主として、演算部5に入力されるパルス信号P1、P2の関係が第2実施形態と異なること以外は第2実施形態と同様である。
また、第5実施形態の時間デジタル変換器1では、第1実施形態に比べ、分解能が向上し、測定精度を向上させることができる。
また、第5実施形態では、パルス信号P2の周波数がパルス信号P1の周波数よりも高い場合に、より高い測定精度が得られる。
なお、第5実施形態は、第1〜第4、第6、第7実施形態にも適用することができる。
図23、図24および図25は、それぞれ、本発明の時間デジタル変換器の第6実施形態において実験的に測定を行った結果を示すグラフである。
以下、第6実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。また、第6実施形態では、第3実施形態を基本回路として用いた場合を例に挙げ、図17を参照して説明する。
時間デジタル変換器1では、第1の信号(基準発振信号P0)と第2の信号(パルス信号P1、P2)の少なくとも一方は、ジッターを有する。これにより、量子化誤差(量子化雑音)を分散させることができ、測定精度を向上させることができる。以下、具体的に説明する。
なお、パルス信号P1のジッターの大きさと、パルス信号P2のジッターの大きさとは、同一でもよく、また、異なっていてもよい。
また、基準発振部7から出力される基準発振信号P0は、ジッターを有していてもよく、また、ジッターを有していなくてもよいが、ジッターを有する場合、そのジッターは、パルス信号P1、P2のジッターよりも小さいことが好ましい。
しかし、図23、図24および図25に示す実験結果から判るように、適切な大きさのジッターを加えることで、量子化誤差が拡散し、精度の良い時間デジタル値が得られることが判る。
なお、第6実施形態は、第1〜第5、第8実施形態にも適用することができる。
また、第5実施形態では、パルス信号P2の周波数がパルス信号P1の周波数よりも高い場合に、より高い測定精度が得られる。
図26は、本発明の時間デジタル変換器の第7実施形態における演算部を示すブロック図である。図27および図28は、それぞれ、図26に示す時間デジタル変換器における補正を説明するためのグラフである。
以下、第7実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第7実施形態は、主として、演算部5の構成が第2実施形態と異なること以外は第2実施形態と同様である。
時間デジタル変換器1では、第1の信号(パルス信号P1)と第2の信号(パルス信号P2)の周波数比を検出(計測)する周波数比計測部6を有している。そして、演算部5は、前記周波数比に基づいて、前記積算値を補正する。これにより、測定精度を向上させることができる。以下、具体的に説明する。
この周波数比計測部6は、ラッチ60と、ラッチ61と、減算器62と、ローパスフィルター63(フィルター)とを備えている。周波数比計測部6のローパスフィルターを除く部分と、カウンター51とで、データストリーム構成のFDSMが構成される。また、ラッチ60、61としては、それぞれ、本実施形態では、Dラッチが用いられている。また、ローパスフィルター63としては、特に限定されず、例えば、一般的なローパスフィルターや、ラグリードフィルター、ラグフィルター、移動平均フィルター等が挙げられ、これらを組み合わせて用いてもよい。また、フィルターとしては、ローパスフィルター63に限らず、他の機能を有するフィルターを用いてもよい。
周波数比計測部6では、ラッチ60は、パルス信号P2の立ち上がりエッジに同期して、カウンター51から出力されたカウント値をラッチし、出力する。ラッチ60から出力されたカウント値は、ラッチ61の入力端子と、減算器62のプラス側の入力端子とに入力される。
ラッチ61は、パルス信号P2の立ち上がりエッジに同期して、ラッチ60から出力されたカウント値をラッチし、出力する。ラッチ61から出力されたカウント値は、減算器62のマイナス側の入力端子に入力される。
ローパスフィルター63から出力された信号は、パルス信号P1とパルス信号P2との周波数比に対応する値を示す信号であり、スケーリング部54に入力され、補正に利用される。
ここでは、パルス信号P2のパルス間隔を基準とするパルス信号P1のカウント値を求めることでパルス信号P2とパルス信号P1との周波数比を計測する例を示したが、パルス信号P1のパルス間隔を基準とするパルス信号P2のカウント値を求めることでパルス信号P1とパルス信号P2との周波数比を計測する構成としても良い。
なお、第7実施形態は、第1〜第6、第8実施形態にも適用することができる。
図29は、本発明の時間デジタル変換器の第8実施形態における演算部を示すブロック図である。
以下、第8実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図29に示すように、第8実施形態の時間デジタル変換器1の演算部5は、複数のカウンター部2と、複数のインバーター81と、加算器55と、カウンター51と、ラッチ812、83と、乗算器58と、加算器52と、ラッチ53と、スケーリング部54とを備えている。カウンター部2としては、本実施形態では、第1実施形態と同様に、データストリーム構成のFDSMが用いられている。また、ラッチ82、83としては、それぞれ、本実施形態では、Dラッチが用いられている。
また、加算器55の出力端子は、ラッチ82の入力端子に接続され、ラッチ82の出力端子は、乗算器58の一方の入力端子に接続されている。
また、カウンター51の出力端子は、ラッチ83の入力端子に接続され、ラッチ83の出力端子は、乗算器58の他方の入力端子に接続されている。
また、乗算器58の出力端子は、加算器52の一方の入力端子に接続され、加算器52の出力端子は、スケーリング部54の入力端子およびラッチ53の入力端子に接続されている。また、ラッチ53の出力端子は、加算器52の他方の入力端子に接続されている。
また、パルス信号P1は、各カウンター部2の第1ラッチ22のクロック入力端子および第2ラッチ23のクロック入力端子と、カウンター51の入力端子と、ラッチ82のクロック入力端子と、ラッチ83のクロック入力端子と、ラッチ53のクロック入力端子とに入力される。
また、パルス信号P2は、所定のカウンター部2のカウンター21の入力端子と、初段のインバーター81の入力端子とに入力される。
パルス信号P1、P2が演算部5に入力されるまでは、第1実施形態と同様である。
図29に示すように、パルス信号P1は、各カウンター部2の第1ラッチ22のクロック入力端子および第2ラッチ23のクロック入力端子と、カウンター51の入力端子と、ラッチ82のクロック入力端子と、ラッチ83のクロック入力端子と、ラッチ53のクロック入力端子とに入力される。
また、パルス信号P2は、複数のカウンター部2のカウンター21のうちの所定のカウンター部2のカウンター21の入力端子と、複数のインバーター81のうちの初段のインバーター81の入力端子に入力される。そして、パルス信号P2は、インバーター81で遅延され、別のカウンター部2のカウンター21の入力端子および次段のインバーター81の入力端子に入力され、以下、同様に、パルス信号P2は、インバーター81でさらに遅延され、別のカウンター部2のカウンター21の入力端子および次段のインバーター81の入力端子に入力される。このようにして、各カウンター部2のカウンター21の入力端子には、周波数が同一で位相の異なるパルス信号P2が入力される。
加算器55は、各カウンター部2から出力されたパルス信号P2のカウント値を加算し、パルス信号P2のカウント値の総和を求める。
このパルス信号P2のカウント値の総和は、ラッチ82に入力される。ラッチ82は、パルス信号P1の立ち上がりエッジに同期してパルス信号P2のカウント値の総和をラッチし、出力する。ラッチ50から出力されるパルス信号P2のカウント値の総和は、乗算器58の一方の入力端子に入力される。
以上のような第8実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、第8実施形態の時間デジタル変換器1では、第1実施形態に比べ、分解能が向上し、測定精度を向上させることができる。すなわち、第2実施形態と同等の測定精度が得られる。
そして、第8実施形態の時間デジタル変換器1では、第2実施形態に比べ、積算を行う回路が1つあればよいので、回路規模を小さくすることができ、また、消費電力を低減することができる。
<第8実施形態の第1変形例>
図30は、本発明の時間デジタル変換器の第8実施形態の第1変形例における演算部を示すブロック図である。
以下、第8実施形態の第1変形例について、前述した第8実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
以上のような第1変形例によっても、前述した第8実施形態と同様の効果を発揮することができる。
図31は、本発明の時間デジタル変換器の第8実施形態の第2変形例における演算部を示すブロック図である。
以下、第8実施形態の第2変形例について、前述した第8実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
すなわち、各カウンター部2は、それぞれ、パルス信号P1の立ち上がりエッジに同期してパルス信号P2をラッチして第1データd1を出力する第1ラッチ22と、パルス信号P1の立ち上がりエッジに同期して第1データd1をラッチして第2データd2を出力する第2ラッチ23と、第1データd1と第2データd2の排他的論理和を演算して出力データOUTを生成する排他的論理和回路25とを備える。また、第1ラッチ22および第2ラッチ23は、例えばDフリップフロップ回路等で構成される。
以上のような第2変形例によっても、前述した第8実施形態と同様の効果を発揮することができる。
また、本発明は、前記各実施形態のうちの、任意の2以上の構成(特徴)を組み合わせたものであってもよい。
Claims (9)
- 第1の信号を基準にして第2の信号をカウントし、第1のカウント値を生成する第1のカウンター部と、
前記第1のカウント値に対し、時間経過に基づいて重み付けを行う重み付け部と、を有し、
前記重み付け部により重み付けされた前記第1のカウント値を積算して積算値を求め、前記第1の信号の時間イベントと前記第2の信号の時間イベントとの時間間隔に対応する時間デジタル値を求める演算部を備えることを特徴とする時間デジタル変換器。 - 前記第1の信号の時間イベントは、被測定信号の第1の変化点に同期し、前記第2の信号の時間イベントは、前記被測定信号の第2の変化点に同期する請求項1に記載の時間デジタル変換器。
- 前記第1の信号は基準信号であり、前記第1の信号の時間イベントは、被測定信号の変化点とは独立して設定され、
前記第2の信号の時間イベントは、前記被測定信号の前記変化点に同期する請求項1に記載の時間デジタル変換器。 - 前記第2の信号の時間イベントは、被測定信号の第1の変化点に同期する第1の時間イベントと、前記被測定信号の第2の変化点に同期する第2の時間イベントと、を有し、
前記演算部は、前記第1の信号の時間イベントと前記第2の信号の第1の時間イベントとの時間間隔に対応する第1の時間デジタル値と、前記第1の信号の時間イベントと前記第2の信号の第2の時間イベントとの時間間隔に対応する第2の時間デジタル値と、を求め、前記第1の時間デジタル値と前記第2の時間デジタル値との差に基づいて前記時間デジタル値を求める請求項1に記載の時間デジタル変換器。 - 前記第1の信号または前記第2の信号は、前記時間間隔よりも長い時間生成され、前記時間デジタル値を求めるために用いられる請求項1ないし4のいずれか1項に記載の時間デジタル変換器。
- 前記積算値と前記時間デジタル値との関係を表す検量線データを記憶する記憶部を有し、
前記演算部は、前記検量線データに基づいて、前記積算値を前記時間デジタル値に変換する請求項1ないし5のいずれか1項に記載の時間デジタル変換器。 - 前記重み付け部は、前記第1の信号または前記第2の信号をカウントし、第2のカウント値を生成する第2のカウンター部を有し、前記第1のカウント値と前記第2のカウント値とを乗算することにより前記第1のカウント値に対して重み付けを行う請求項1ないし6のいずれか1項に記載の時間デジタル変換器。
- 前記第1の信号と前記第2の信号の少なくとも一方は、ジッターを有する請求項1ないし7のいずれか1項に記載の時間デジタル変換器。
- 前記第1の信号と前記第2の信号の周波数比を検出する周波数比計測部を有し、
前記演算部は、前記周波数比に基づいて、前記積算値を補正する請求項1ないし8のいずれか1項に記載の時間デジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017060204A JP6844368B2 (ja) | 2017-03-24 | 2017-03-24 | 時間デジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017060204A JP6844368B2 (ja) | 2017-03-24 | 2017-03-24 | 時間デジタル変換器 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021020525A Division JP7044184B2 (ja) | 2021-02-12 | 2021-02-12 | 時間デジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018163030A JP2018163030A (ja) | 2018-10-18 |
JP6844368B2 true JP6844368B2 (ja) | 2021-03-17 |
Family
ID=63860054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017060204A Active JP6844368B2 (ja) | 2017-03-24 | 2017-03-24 | 時間デジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6844368B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7043959B2 (ja) | 2018-04-27 | 2022-03-30 | セイコーエプソン株式会社 | カウント値生成回路、物理量センサーモジュール及び構造物監視装置 |
JP7322483B2 (ja) * | 2019-04-15 | 2023-08-08 | セイコーエプソン株式会社 | 時間デジタル変換器、及びa/d変換回路 |
JP7322482B2 (ja) | 2019-04-15 | 2023-08-08 | セイコーエプソン株式会社 | 時間デジタル変換器、及びa/d変換回路 |
JP7404743B2 (ja) * | 2019-09-30 | 2023-12-26 | セイコーエプソン株式会社 | A/d変換回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0743406A (ja) * | 1993-07-29 | 1995-02-14 | Canon Inc | パルス位相測定装置 |
JP2002111485A (ja) * | 2000-09-29 | 2002-04-12 | Matsushita Electric Ind Co Ltd | デジタル位相比較器 |
WO2013121698A1 (ja) * | 2012-02-15 | 2013-08-22 | パナソニック株式会社 | 時間積分器およびδς型時間デジタル変換器 |
JP5616948B2 (ja) * | 2012-02-16 | 2014-10-29 | 株式会社半導体理工学研究センター | マルチビットのデルタシグマ型タイムデジタイザ回路及びその校正方法 |
US9515668B2 (en) * | 2013-05-31 | 2016-12-06 | The Regents Of The University Of Michigan | Automatically placed-and-routed ADPLL with PWM-based DCO resolution enhancement |
JP6452943B2 (ja) * | 2014-02-27 | 2019-01-16 | 株式会社メガチップス | 周波数比較器 |
JP6387676B2 (ja) * | 2014-05-15 | 2018-09-12 | セイコーエプソン株式会社 | アイドルトーン分散装置及び周波数計測装置 |
-
2017
- 2017-03-24 JP JP2017060204A patent/JP6844368B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018163030A (ja) | 2018-10-18 |
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