JP7322483B2 - 時間デジタル変換器、及びａ／ｄ変換回路 - Google Patents

Description

本発明は、時間デジタル変換器、及びＡ／Ｄ変換回路に関する。

特許文献１には、周期が測定される時間間隔を表す入力パルス信号が供給され、供給される入力パルス信号の終了においてリング発振器の状態がラッチされ、測定される時間間隔の長さに対する「粗」値が高周波数カウンターで記録されたカウント値から得られ、リング発振器の周期フラクションの「細密」値がラッチされた値から得られる時間間隔測定回路（時間デジタル変換器）が開示されている。この時間間隔測定回路では、この「粗」値と「細密」値とを合成することで、リング発振器の遷移状態を取得している。

特開平８－２９７１７７号公報

しかしながら、特許文献１に記載の時間間隔測定回路では、測定される時間間隔の長さに対する「粗」値を取得するための高周波数カウンターと、リング発振器の周期フラクションの「細密」値を得るためのリング発振器とが、独立して動作する。そのため、遷移状態を取得するタイミングより、高周波数カウンターで取得するカウント値と、リング発振器の発振とのばらつきに起因して、誤った状態情報（遷移状態）を取得するおそれがあり、改善の余地があった。

本発明に係る時間デジタル変換器の一態様は、
基準信号とトリガー信号とが入力され、前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器であって、
内部状態を示す状態情報を出力し、前記内部状態が遷移する状態遷移を前記トリガー信号に基づいて開始する状態遷移部と、
前記基準信号に同期して、前記状態遷移部から前記状態情報を取得し保持する遷移状態取得部と、
前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、
を備え、
前記状態遷移部は、複数の遅延素子が接続された多段遅延線、論理回路、及びステートマシンを有し、
前記状態情報は、前記ステートマシンから出力されるカウント情報と、前記多段遅延線から出力される伝播情報とで表現され、
前記状態遷移の前後における前記状態情報のハミング距離は、１であり、
前記内部状態が第１内部状態から第２内部状態に遷移してから、再度、前記第１内部状態に遷移するまでの時間は、前記遷移状態取得部が保持する前記状態情報を更新する時間の間隔よりも長い。

前記時間デジタル変換器の一態様において、
前記状態遷移部は、
前記遷移回数が、上限値に基づく回数を超えた場合、前記状態遷移を停止してもよい。

前記時間デジタル変換器の一態様において、
前記演算部は、
前記状態情報に基づいて状態遷移回数を演算し、
時間経過に基づいて前記状態遷移回数に重み付けし、
重み付けされた前記状態遷移回数を積算することで前記時間デジタル値を算出し出力してもよい。

前記時間デジタル変換器の一態様において、
複数の前記遅延素子のそれぞれの遅延量を用いて、前記状態遷移回数を補正してもよい。

前記時間デジタル変換器の一態様において、
複数の前記トリガー信号が入力され、
複数の前記トリガー信号の内の第１トリガー信号の時間イベントに対応する第１時間デジタル値と、複数の前記トリガー信号の内の第２トリガー信号の時間イベントに対応する第２時間デジタル値との差分から前記時間デジタル値を生成してもよい。

本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する。

本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する。

第１実施形態の時間デジタル変換器の構成例を示すブロック図。 状態遷移部、及び遷移状態取得部の構成例を示す図。 タイミング制御回路の構成の一例を示す図。 ＬＵＴａ１２１の真理値表の一例を示す図。 ＬＵＴｂ１２２、及びＬＵＴｃ１２３の真理値表の一例を示す図。 伝播情報Ｄ、及びカウント情報ｑの一例を示す図。 カウント情報ｑに含まれるカウント値ｑ０，ｑ１と、多段遅延線の伝播回数との関係を示す図。 遷移状態取得部の動作を説明するための図。 状態遷移部の内部状態が、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部が取得した状態情報が更新される周期の時間との関係について説明するための図。 演算部の構成例を示す図。 計数部の構成例を示す図。 計数値保持部、及び積算部の構成例を示す図。 変形例の時間デジタル変換器における計数部の構成の一例を示す図。 遷移回数に対応する補正遷移回数の算出方法の一例を示す図。 変形例の効果を説明するため試験構成を示す図。 本変形例に示す補正を実施していない場合における、時間デジタル値ＴＤａと時間デジタル値ＴＤｂとの関係を示す図。 本変形例に示す補正を実施した場合における時間デジタル値ＴＤａと時間デジタル値ＴＤｂとの関係を示す図。 時間デジタル変換器の第２実施形態の構成を示す図。 時間デジタル変換器の第２実施形態における演算部の構成を示す図。 時間デジタル変換器の第３実施形態の構成を示す図。 時間デジタル変換器の第３実施形態における演算部の構成を示す図。 Ａ／Ｄ変換回路の第１実施形態の構成を示す図。 Ａ／Ｄ変換回路の第１実施形態における各種信号の波形の一例を示す図。 Ａ／Ｄ変換回路の第１実施形態の変形例を示す図。 Ａ／Ｄ変換回路の第２実施形態の構成を示す図。 Ａ／Ｄ変換回路の第２実施形態における各種信号の波形の一例を示す図。 Ａ／Ｄ変換回路の第２実施形態の変形例を示す図。

以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

なお、以下の説明において、各信号の論理レベルがハイレベルであることを単に「Ｈレベル」、又は“１”と称し、各信号の論理レベルがローレベルであることを単に「Ｌレベル」、又は“０”と称する場合がある。

１．時間デジタル変換器の構成
１．１ 第１実施形態
［時間デジタル変換器の構成］
図１は、第１実施形態の時間デジタル変換器１の構成例を示すブロック図である。図１に示すように、時間デジタル変換器１は、状態遷移部１０、遷移状態取得部２０、及び演算部３０を備える。また、時間デジタル変換器１には、基準クロック信号ＣＬＫとトリガー信号ＴＲＧとが入力される。そして、時間デジタル変換器１は、基準クロック信号ＣＬＫに対するトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸを生成し出力する。ここで、基準クロック信号ＣＬＫが基準信号の一例である。

状態遷移部１０には、トリガー信号ＴＲＧが入力される。そして、状態遷移部１０に入力されるトリガー信号ＴＲＧの論理レベルに基づいて、状態遷移部１０の内部状態が遷移する。換言すれば、状態遷移部１０は、トリガー信号ＴＲＧに基づいて、内部状態が遷移する状態遷移を開始する。そして、状態遷移部１０は、内部状態を示す状態情報として伝播情報Ｄ、及びカウント情報ｑを出力する。ここで、本実施形態における時間デジタル変換器１では、状態遷移部１０が出力する伝播情報Ｄは、信号Ｄ０～Ｄ６を含む７ビットの
情報を含むとして説明する。そのため、以下の説明では、伝播情報Ｄを伝播情報Ｄ［６，０］と称する場合がある。また、状態遷移部１０が出力するカウント情報ｑは、カウント値ｑ０，ｑ１の２ビットの情報を含むとして説明する。そのため、以下の説明では、カウント情報ｑをカウント情報ｑ［１，０］と称する場合がある。なお、伝播情報Ｄ、及びカウント情報ｑは、上述のビット数に限られるものではなく、状態遷移部１０が出力する情報量に応じて、異なるビット数であってもよい。

遷移状態取得部２０は、基準クロック信号ＣＬＫに同期して、状態遷移部１０から状態情報として出力される伝播情報Ｄ、及びカウント情報ｑを取得し、伝播情報Ｓ、及びカウント情報Ｑとして保持する。そして、伝播情報Ｓ、及びカウント情報Ｑは、基準クロック信号ＣＬＫに同期して遷移状態取得部２０から出力される。

ここで、伝播情報Ｄと伝播情報Ｓとは、同じ情報を含む。したがって、遷移状態取得部２０が、信号Ｄ０～Ｄ６の７ビットの伝播情報Ｄ［６，０］を取得した場合、遷移状態取得部２０は、信号Ｓ０～Ｓ６の７ビットの伝播情報Ｓを保持する。そのため、以下の説明では、伝播情報Ｄ［６，０］に対応する伝播情報Ｓを伝播情報Ｓ［６，０］と称する場合がある。

また同様に、カウント情報ｑとカウント情報Ｑとは、同じ情報を含む。したがって、遷移状態取得部２０が、カウント値ｑ０，ｑ１の２ビットのカウント情報ｑ［１，０］を取得した場合、遷移状態取得部２０は、カウント値Ｑ０，Ｑ１の２ビットのカウント情報Ｑを保持する。そのため、以下の説明では、カウント情報ｑ［１，０］に対応するカウント情報Ｑをカウント情報Ｑ［１，０］と称する場合がある。

演算部３０には、遷移状態取得部２０から出力された伝播情報Ｄとカウント情報Ｑとが入力される。そして、演算部３０は、遷移状態取得部２０が取得した伝播情報Ｓ、及びカウント情報ｑを含む状態情報に基づいて、状態遷移部１０における内部状態の遷移回数に応じた時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸを算出し出力する。

ここで、遷移状態取得部２０が取得する伝播情報Ｄが本実施形態における伝播情報の一例である。また、伝播情報Ｄを基準クロック信号ＣＬＫに同期したタイミングで取得することで得られる伝播情報Ｓも広義の上での伝播情報の一例である。同様に、遷移状態取得部２０が取得するカウント情報ｑが本実施形態におけるカウント情報の一例である。また、カウント情報ｑを基準クロック信号ＣＬＫに同期したタイミングで取得することで得られるカウント情報Ｑも広義の上でのカウント情報の一例である。そして、状態遷移部１０が出力する伝播情報Ｄとカウント情報ｑとを含む情報が状態情報の一例であり、同様に、遷移状態取得部２０が出力する伝播情報Ｓとカウント情報Ｑとを含む情報が状態情報の他の一例である。

［状態遷移部及び遷移状態取得部の構成］
まず、図２を用いて、状態遷移部１０、及び遷移状態取得部２０の構成について説明する。図２は、状態遷移部１０、及び遷移状態取得部２０の構成例を示す図である。図２に示すように、状態遷移部１０は、タイミング制御回路１１、ステートマシン１２、及び多段遅延線１３を有する回路である。

多段遅延線１３は、バッファー素子やインバーター素子等で構成される複数の遅延素子１５を有する。多段遅延線１３は、入力端から最終段の出力端に至る信号経路に、複数の遅延素子１５がチェーン状に接続された遅延線であって、１つの入力端と複数段の出力端とを有する。このような多段遅延線１３は、タップ付き遅延線（ＴＤＬ：Tapped Delay Line）とも呼ばれる。本実施形態の時間デジタル変換器１が有する多段遅延線１３では、
複数の遅延素子１５として、６個の遅延素子１５－１～１５－６を有する。そして、多段遅延線１３は、遅延素子１５－１～１５－６が、多段遅延線１３の入力端から出力端に向かい、遅延素子１５－１～１５－６の順にチェーン状に接続されることで構成される。

多段遅延線１３を構成するチェーンの先頭にある遅延素子１５－１の入力端は、多段遅延線１３の入力端となる。また、チェーンを構成する遅延素子１５－１～１５－６の各々の入力端、及びチェーンの最後尾にある遅延素子１５－６の出力端が、多段遅延線１３の各段の出力端となる。すなわち、チェーンの先頭にある遅延素子１５－１の入力端は、多段遅延線１３の初段の出力端でもあり、チェーンの最後尾にある遅延素子１５－６の出力端は、多段遅延線１３の最終段の出力端である。したがって、多段遅延線１３の最終段を除く各段の出力端からは、遅延素子１５－１～１５－６の各々に入力される信号が出力され、多段遅延線１３の最終段の出力端からは、チェーンの最後尾にある遅延素子１５－６から出力される信号が出力される。

なお、以下の説明において、遅延素子１５－１～１５－６の各々の入力端に位置する多段遅延線１３の出力端から出力される信号が、多段遅延線１３の入力端側から順に、信号Ｄ０～Ｄ５に相当し、遅延素子１５－６の出力端に位置する多段遅延線１３の出力端から出力される信号が信号Ｄ６に相当する。換言すれば、多段遅延線１３は、入力された信号を遅延素子１５－１～１５－６を介して伝播する共に、多段遅延線１３の入力端から最終段の出力端に至る信号経路に設けられた複数段の出力端から、伝播情報Ｄ［６、０］として信号Ｄ０～Ｄ６を出力する。

以上のように構成された多段遅延線１３では、多段遅延線１３の入力端に入力された信号の論理レベルは、遅延素子１５で規定される遅延時間が経過することに伴って、順次後段の遅延素子１５の入力端に伝播される。具体的には、多段遅延線１３の入力端に、Ｈレベルの信号が入力された場合、信号Ｄ０の論理レベルがＨレベルとなる。そして、信号Ｄ０の論理レベルがＨレベルとなった後、遅延素子１５－１で規定される遅延時間が経過すると、信号Ｄ１の論理レベルがＨレベルに変化する。そして、信号Ｄ１の論理レベルがＨレベルとなった後、遅延素子１５－２で規定される遅延時間が経過すると、信号Ｄ２の論理レベルがＨレベルに変化する。すなわち、信号Ｄｉ（ｉは０～５の何れか）の論理レベルがＨレベルに変化した後、遅延素子１５－ｉ＋１で規定される遅延時間が経過すると、信号Ｄｉ＋１の論理レベルがＨレベルに変化し、同様に、信号Ｄｉの論理レベルがＬレベルに変化した後、遅延素子１５－ｉ＋１で規定される遅延時間が経過すると、信号Ｄｉ＋１の論理レベルがＬレベルに変化する。

すなわち、多段遅延線１３は、入力される信号の論理レベルを遅延素子１５の遅延時間に応じて、逐次後段の遅延素子１５に伝播する。これにより、多段遅延線１３の状態が遷移する。すなわち、多段遅延線１３の状態が遷移することで、状態遷移部１０の内部状態が遷移する。この場合において、多段遅延線１３の各出力端から出力される信号Ｄ０～Ｄ６が、状態遷移部１０の内部状態の一部を示す。

タイミング制御回路１１は、多段遅延線１３の入力端と電気的に接続されるように設けられている。そして、タイミング制御回路１１は、トリガー信号ＴＲＧの論理レベルに基づいて、状態遷移部１０における状態遷移の開始タイミングを制御する。なお、以下の説明では、タイミング制御回路１１には、多段遅延線１３の入力端から信号Ｄ０が入力されるとして説明を行うが、タイミング制御回路１１には、多段遅延線１３から信号Ｄ１～Ｄ５のいずれが入力されてもよい。

図３は、タイミング制御回路１１の構成の一例を示す図である。具体的には、タイミング制御回路１１は、排他的論理和回路１１１、カウンター１１２、及びデコーダー１１３
を有する。また、タイミング制御回路１１には、トリガー信号ＴＲＧと、多段遅延線１３から出力される信号Ｄ０と、が入力される。

カウンター１１２には、信号Ｄ０が入力される。カウンター１１２は、信号Ｄ０の立ち上がりエッジをカウントする。そして、カウンター１１２は、当該カウントのカウント値をデコーダー１１３に出力する。また、デコーダー１１３には、カウンター１１２によるカウント値の上限を規定する制限回数値ＬＣも入力される。そして、デコーダー１１３は、カウンター１１２によるカウント値と、制限回数値ＬＣとに基づいて、制御信号ＳＳの論理ベルを変更する。なお、カウンター１１２は、例えば信号Ｄ０の立ち下がりエッジをカウントしてもよく、また、立ち上がりエッジ、及び立ち下がりエッジの双方をカウントしてもよい。

排他的論理和回路１１１には、トリガー信号ＴＲＧと制御信号ＳＳとが入力される。排他的論理和回路１１１は、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが同じ場合、出力するイネーブル信号ＥＮをＬレベルとし、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが異なる場合、イネーブル信号ＥＮをＨレベルとする。ここで、タイミング制御回路１１が本実施形態における論理回路の一例である。

図２に戻り、ステートマシン１２は、タイミング制御回路１１と多段遅延線１３との間で伝播される信号経路上に設けられる。そして、ステートマシン１２は、入力される信号に基づいて、多段遅延線１３に入力される信号の論理レベルを決定すると共に、カウント情報ｑ［１，０］を出力する。

具体的は、ステートマシン１２は、ＬＵＴ（Lookup table）ａ１２１、ＬＵＴｂ１２２、及びＬＵＴｃ１２３を有する。ＬＵＴａ１２１には、イネーブル信号ＥＮ、カウント値ｑ１、及びカウント値ｑ０が入力される。また、ＬＵＴｂ１２２、及びＬＵＴｃ１２３のそれぞれには、信号Ｄ６、カウント値ｑ１、及びカウント値ｑ０が入力される。そして、ＬＵＴａ１２１は、入力されるイネーブル信号ＥＮ、カウント値ｑ１、及びカウント値ｑ０の論理レベルに応じた論理レベルの信号Ｄ０を出力し、ＬＵＴｂ１２２は、入力される信号Ｄ６、カウント値ｑ１、及びカウント値ｑ０の論理レベルに応じた論理レベルのカウント値ｑ１を出力し、ＬＵＴｃ１２３は、入力される信号Ｄ６、カウント値ｑ１、及びカウント値ｑ０の論理レベルに応じた論理レベルのカウント値ｑ０を出力する。

図４は、ＬＵＴａ１２１の真理値表の一例を示す図である。なお、図４では、各信号がＨレベルの場合を“１”と示し、Ｌレベルの場合を“０”と示している。

図４に示すように、ＬＵＴａ１２１は、入力されるイネーブル信号ＥＮ、カウント値ｑ１、及びカウント値ｑ０の論理レベルに応じて図４に記載の内容に従う論理レベルの信号を出力する。例えば、イネーブル信号ＥＮ、カウント値ｑ１、及びカウント値ｑ０の論理レベルが、Ｌレベル、Ｌレベル、Ｌレベルの場合、ＬＵＴａ１２１は、現在の信号Ｄ０の論理レベルを継続して出力する。また、イネーブル信号ＥＮ、カウント値ｑ１、及びカウント値ｑ０の論理レベルが、Ｈレベル、Ｌレベル、Ｌレベルの場合、ＬＵＴａ１２１は、信号Ｄ０をＨレベルとする。また、イネーブル信号ＥＮ、カウント値ｑ１、及びカウント値ｑ０の論理レベルが、Ｈレベル、Ｈレベル、Ｌレベルの場合、ＬＵＴａ１２１は、信号Ｄ０をＬレベルとする。

図５は、ＬＵＴｂ１２２、及びＬＵＴｃ１２３の真理値表の一例を示す図である。なお、図５では、各信号がＨレベルの場合を“１”と示し、Ｌレベルの場合を“０”と示している。

図５に示すように、ＬＵＴｂ１２２、及びＬＵＴｃ１２３のそれぞれは、入力される信号Ｄ６、カウント値ｑ１、及びカウント値ｑ０の論理レベル応じて図５に記載の内容に従う論理レベルの信号を出力する。例えば、信号Ｄ６、カウント値ｑ１、及びカウント値ｑ０の論理レベルが、Ｈレベル、Ｌレベル、Ｈレベルの場合、ＬＵＴｂ１２２は、カウント値ｑ１をＬレベルとし、ＬＵＴｃ１２３は、カウント値ｑ０をＨレベルとする。また、信号Ｄ６、カウント値ｑ１、及びカウント値ｑ０の論理レベルが、Ｌレベル、Ｈレベル、Ｈレベルの場合、ＬＵＴｂ１２２は、カウント値ｑ１をＨレベルとし、ＬＵＴｃ１２３は、カウント値ｑ０をＨレベルとする。ここで、カウント値ｑ１、及びカウント値ｑ２は、状態遷移部１０の状態遷移が停止した後、不図示のリセット信号により“０”にリセットされる。

以上のように構成された状態遷移部１０は、発振回路として機能する。そして、状態遷移部１０が発振を開始することで、多段遅延線１３から出力される信号Ｄ０～Ｄ６、及びカウント値ｑ０，ｑ１の状態が変化する。換言すれば、状態遷移部１０が発振を開始することで、状態遷移部１０の状態遷移が開始する。

具体的には、入力されるトリガー信号ＴＲＧがＬレベルであって、制御信号ＳＳがＬレベルである場合、排他的論理和回路１１１は、出力するイネーブル信号ＥＮをＬレベルとする。また、入力されるトリガー信号ＴＲＧがＨレベルであって、制御信号ＳＳがＨレベルである場合、排他的論理和回路１１１は、出力するイネーブル信号ＥＮをＬレベルとする。この場合において、ステートマシン１２から出力される信号Ｄ０は、Ｌレベルで安定する。すなわち、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが同じ場合、状態遷移部１０は、発振を停止する。換言すれば、状態遷移部１０の状態遷移が生じない状態で落ち着く。そして、状態遷移部１０の状態遷移が生じていないことで、カウント値ｑ１、及びカウント値ｑ２は、“０”にリセットされる。

これに対して、入力されるトリガー信号ＴＲＧがＨレベルであって、制御信号ＳＳがＬレベルである場合、又は入力されるトリガー信号ＴＲＧがＬレベルであって、制御信号ＳＳがＨレベルである場合、排他的論理和回路１１４は、出力するイネーブル信号をＨレベルとする。これにより、ＬＵＴａ１２１は、信号Ｄ０をＨレベルとする。その結果、ステートマシン１２は、入力される信号Ｄ６、カウント値ｑ１、及びカウント値ｑ０の論理レベルに応じて、図４、及び図５に示す内容で、信号Ｄ０、カウント値ｑ１、及びカウント値ｑ０の論理レベルを変化させる。そして、当該論理レベルの信号Ｄ０が、多段遅延線１３に入力されることで、多段遅延線１３で伝播される信号Ｄ０～Ｄ６の論理レベルが順次変化する。換言すれば、状態遷移部１０の内部状態が遷移する。そして、多段遅延線１３から出力される信号Ｄ６がＬＵＴｂ１２２、ＬＵＴｃ１２３に入力される。これにより、カウント値ｑ１、及びカウント値ｑ０の論理レベルが変化する。そして、カウント値ｑ１、及びカウント値ｑ０の論理レベルが変化することで、ＬＵＴａ１２１が出力する信号Ｄ０の論理レベルが変化する。ステートマシン１２が上述の動作を繰り返すことで、状態遷移部１０が、同様の動作を繰り返す。よって、状態遷移部１０は、発振回路として動作する。換言すれば、状態遷移部１０の状態遷移が、継続して実施される。

また、この場合において、カウンター１１２は、状態遷移部１０の発振動作に伴う信号Ｄ０の論理レベルの反転回数をカウントする。そして、カウンター１１２は、当該カウントに応じたカウント値をデコーダー１１３に出力する。デコーダー１１３は、カウンター１１２から出力されるカウント値と、制限回数値ＬＣとを比較する。そして、デコーダー１１３は、当該カウント値が、制限回数値ＬＣに達した場合に制御信号ＳＳの論理レベルを反転する。これにより、トリガー信号ＴＲＧと制御信号ＳＳとの論理レベルが同じとなり、イネーブル信号ＥＮがＬレベルとなる。したがって、状態遷移部１０は、発振動作を停止する。換言すれば、状態遷移部１０は、内部状態の遷移回数が、制限回数値ＬＣに基
づく回数を超えた場合に、状態遷移を停止する。このように、時間デジタル変換器１の測定対象に応じて、状態遷移部１０の状態遷移を適宜停止することが可能となり、状態遷移部１０、及び状態遷移部１０を含む時間デジタル変換器１の動作負荷、及び消費電力を低減することが可能となる。ここで、制限回数値ＬＣは、時間デジタル変換器１が用いられる構成、測定対象に応じて、適宜変更可能であってもよい。この状態遷移を停止する遷移回数を規定する制限回数値ＬＣが上限値の一例である。

遷移状態取得部２０は、多段遅延線１３が有する複数の出力端のそれぞれに対応した複数のＤフリップフロップ２１を有する。すなわち、本実施形態の時間デジタル変換器１が有する遷移状態取得部２０は、状態遷移部１０から出力される信号Ｄ０～Ｄ６のそれぞれに対応する複数のＤフリップフロップ２１として、７個のＤフリップフロップ２１－０～２１－６を有する。そして、Ｄフリップフロップ２１－０～２１－６の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、信号Ｄ０～Ｄ６の各々を取得し、信号Ｄ０～Ｄ６の各々の論理レベルに応じた信号Ｓ０～Ｓ６を保持する。

また、遷移状態取得部２０は、カウント情報ｑ［１，０］を取得し保持するためのＤフリップフロップ２２を有する。Ｄフリップフロップ２２は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、状態遷移部１０から出力されるカウント情報ｑ［１，０］を取得し、カウント情報Ｑ［１，０］として保持する。なお、上述した通り、本実施形態におけるカウント情報ｑ［１，０］は２ビットの信号である。したがって、図２においてＤフリップフロップ２２は１つのみを図示しているが、実際には、Ｄフリップフロップ２２は２個存在する。

［状態遷移部及び遷移状態取得部の動作］
ここで、状態遷移部１０、及び遷移状態取得部２０の動作について説明する。図６は、状態遷移部１０から出力される伝播情報Ｄ［６，０］、及びカウント情報ｑ［１，０］の一例を示す図である。上述の通り、状態遷移部１０が状態遷移を開始していない場合、タイミング制御回路１１は、Ｌレベルのイネーブル信号ＥＮを出力する。したがって、ステートマシン１２は、多段遅延線１３の入力端にＬレベルの信号Ｄ０を入力する。そして、信号Ｄ０の論理レベルが、多段遅延線１３の遅延素子１５－１～１５－６を介して伝播される。その結果、信号Ｄ０～Ｄ６は、いずれもＬレベルとなる。また、状態遷移部１０が状態遷移を開始していない場合、カウント値ｑ０，ｑ１をＬレベルにリセットされる。この信号Ｄ０～Ｄ６、及びカウント値ｑ０，ｑ１がいずれもＬレベルの状態を第０状態と称する。

タイミング制御回路１１に入力されるトリガー信号ＴＲＧの論理レベルが反転すると、イネーブル信号ＥＮは、Ｈレベルとなる。これにより、ＬＵＴａ１２１は、図４に記載の内容に従い、信号Ｄ０をＨレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０がＨレベル、信号Ｄ１～Ｄ６、及びカウント値ｑ０，ｑ１がＬレベルとなる第１状態に遷移する。

状態遷移部１０の内部状態が第１状態に遷移した後、遅延素子１５－１で規定される遅延時間を経過した場合、信号Ｄ０の論理レベルは、信号Ｄ１に伝播される。これにより、信号Ｄ１がＨレベルに変化する。このとき、ＬＵＴａ１２１には、Ｌレベルのカウント値ｑ１と、Ｌレベルのカウント値ｑ０とが入力されている。したがって、信号Ｄ０はＨレベルを継続する。よって、状態遷移部１０の内部状態は、信号Ｄ０，Ｄ１がＨレベル、信号Ｄ２～Ｄ６、及びカウント値ｑ０，ｑ１がＬレベルとなる第２状態に遷移する。

以降、遅延素子１５－２～１５－６のそれぞれで規定される遅延時間に応じて、信号Ｄ２～Ｄ６が、逐次Ｈレベルに変化する。このとき、ＬＵＴａ１２１から出力される信号Ｄ
０は、Ｈレベルを継続する。これにより、状態遷移部１０の内部状態は、第３状態から第７状態の順に逐次遷移する。ここで、第７状態とは、多段遅延線１３に入力されたＨレベルの信号が信号Ｄ６に伝播された状態である。

そして、状態遷移部１０の内部状態が第７状態である場合、ＬＵＴｂ１２２、ＬＵＴｃ１２３には、Ｈレベルの信号Ｄ６と、Ｌレベルのカウント値ｑ１と、Ｌレベルのカウント値ｑ０とが入力されている。したがって、ＬＵＴｂ１２２、ＬＵＴｃ１２３は、図５に記載の内容に従い、カウント値ｑ０をＨレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０～Ｄ６、及びカウント値ｑ０がＨレベル、カウント値ｑ１がＬレベルとなる第８状態に遷移する。

状態遷移部１０の内部状態が第８状態に遷移することで、ＬＵＴａ１２１には、Ｌレベルのカウント値ｑ１と、Ｈレベルのカウント値ｑ０とが入力されている。したがって、ＬＵＴａ１２１は、図４に記載の内容に従い、信号Ｄ０をＬレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０、及びカウント値ｑ１がＬレベル、信号Ｄ１～Ｄ６、及びカウント値ｑ０がＨレベルとなる第９状態に遷移する。

状態遷移部１０の内部状態が第９状態に遷移した後、遅延素子１５－１で規定される遅延時間を経過した場合、信号Ｄ０の論理レベルは、信号Ｄ１に伝播される。これにより、信号Ｄ１がＬレベルに変化する。このとき、ＬＵＴａ１２１には、Ｌレベルのカウント値ｑ１と、Ｈレベルのカウント値ｑ０とが入力されている。したがって、信号Ｄ０は、Ｌレベルを継続する。よって、状態遷移部１０の内部状態は、信号Ｄ０，Ｄ１、カウント値ｑ１がＬレベル、信号Ｄ２～Ｄ６、カウント値ｑ０がＨレベルとなる第１０状態に遷移する。

以降、遅延素子１５－２～１５－６のそれぞれで規定される遅延時間に応じて、信号Ｄ２～Ｄ６が、逐次Ｌレベルに変化する。このとき、ＬＵＴａ１２１から出力される信号Ｄ０は、Ｌレベルを継続する。これにより、状態遷移部１０の内部状態は、第１１状態から第１５状態の順に逐次遷移する。ここで、第１５状態とは、多段遅延線１３に入力されたＬレベルの信号が信号Ｄ６に伝播された状態である。

そして、状態遷移部１０の内部状態が第１５状態である場合、ＬＵＴｂ１２２、ＬＵＴｃ１２３には、Ｌレベルの信号Ｄ６と、Ｌレベルのカウント値ｑ１と、Ｈレベルのカウント値ｑ０とが入力されている。したがって、ＬＵＴｂ１２２、ＬＵＴｃ１２３は、図５に記載の内容に従い、カウント値ｑ１をＨレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０～Ｄ６がＬレベル、カウント値ｑ０，ｑ１がＨレベルとなる第１６状態に遷移する。

状態遷移部１０の内部状態が第１６状態に遷移することで、ＬＵＴａ１２１には、Ｈレベルのカウント値ｑ１と、Ｈレベルのカウント値ｑ０とが入力されている。したがって、ＬＵＴａ１２１は、図４に記載の内容に従い、信号Ｄ０をＨレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０、カウント値ｑ１、及びカウント値ｑ０がＨレベル、信号Ｄ１～Ｄ６がＬレベルとなる第１７状態に遷移する。

状態遷移部１０の内部状態が第１７状態に遷移した後、遅延素子１５－１で規定される遅延時間を経過した場合、信号Ｄ０の論理レベルは、信号Ｄ１に伝播される。これにより、信号Ｄ１がＨレベルに変化する。このとき、ＬＵＴａ１２１には、Ｈレベルのカウント値ｑ１と、Ｈレベルのカウント値ｑ０とが入力されている。したがって、信号Ｄ０はＨレベルを継続する。よって、状態遷移部１０の内部状態は、信号Ｄ０，Ｄ１、カウント値ｑ１、及びカウント値ｑ０がＨレベル、信号Ｄ２～Ｄ６がＬレベルとなる第１８状態に遷移
する。

以降、遅延素子１５－２～１５－６のそれぞれで規定される遅延時間に応じて、信号Ｄ２～Ｄ６が、逐次Ｈレベルに変化する。このとき、ＬＵＴａ１２１から出力される信号Ｄ０は、Ｈレベルを継続する。これにより、状態遷移部１０の内部状態は、第１９状態から第２３状態の順に逐次遷移する。ここで、第２３状態とは、多段遅延線１３に入力されたＨレベルの信号が信号Ｄ６に伝播された状態である。

そして、状態遷移部１０の内部状態が第２３状態である場合、ＬＵＴｂ１２２、ＬＵＴｃ１２３には、Ｈレベルの信号Ｄ６と、Ｈレベルのカウント値ｑ１と、Ｈレベルのカウント値ｑ０とが入力されている。したがって、ＬＵＴｂ１２２、ＬＵＴｃ１２３は、図５に記載の内容に従い、カウント値ｑ０をＬレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０～Ｄ６、及びカウント値ｑ１がＨレベル、カウント値ｑ０がＬレベルとなる第２４状態に遷移する。

状態遷移部１０の内部状態が第２４状態に遷移することで、ＬＵＴａ１２１には、Ｈレベルのカウント値ｑ１と、Ｌレベルのカウント値ｑ０とが入力されている。したがって、ＬＵＴａ１２１は、図４に記載の内容に従い、信号Ｄ０をＬレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０、及びカウント値ｑ０がＬレベル、信号Ｄ０～Ｄ６、及びカウント値ｑ１がＨレベルとなる第２５状態に遷移する。

状態遷移部１０の内部状態が第２５状態に遷移した後、遅延素子１５－１で規定される遅延時間を経過した場合、信号Ｄ０の論理レベルは、信号Ｄ１に伝播される。これにより、信号Ｄ１がＬレベルに変化する。このとき、ＬＵＴａ１２１には、Ｈレベルのカウント値ｑ１と、Ｌレベルのカウント値ｑ０とが入力されている。したがって、信号Ｄ０は、Ｌレベルを継続する。よって、状態遷移部１０の内部状態は、信号Ｄ０，Ｄ１、及びカウント値ｑ０がＬレベル、信号Ｄ２～Ｄ６、及びカウント値ｑ１がＨレベルとなる第２６状態に遷移する。

以降、遅延素子１５－２～１５－６のそれぞれで規定される遅延時間に応じて、信号Ｄ２～Ｄ６が、逐次Ｌレベルに変化する。このとき、ＬＵＴａ１２１から出力される信号Ｄ０は、Ｌレベルを継続する。これにより、状態遷移部１０の内部状態は、第２７状態から第３１状態の順に逐次遷移する。ここで、第３１状態とは、多段遅延線１３に入力されたＬレベルの信号が信号Ｄ６に伝播された状態である。

そして、状態遷移部１０の内部状態が第３１状態である場合、ＬＵＴｂ１２２、ＬＵＴｃ１２３には、Ｈレベルのカウント値ｑ１と、Ｌレベルのカウント値ｑ０とが入力されている。したがって、ＬＵＴｂ１２２、ＬＵＴｃ１２３は、図５に記載の内容に従い、カウント値ｑ１をＬレベルとする。よって、状態遷移部１０の内部状態は、信号Ｄ０～Ｄ６、及びカウント値ｑ０，ｑ１がＬレベルとなる第０状態に遷移する。

以降同様に、状態遷移部１０の内部状態は第０状態から第３１状態の間で状態遷移を繰り返す。

以上のように、状態遷移部１０の内部状態を示す状態情報は、ステートマシン１２からされるカウント情報ｑ［１，０］と、多段遅延線１３から出力される伝播情報Ｄ［６，０］とで表現されている。そして、状態遷移部１０の状態遷移の前後において、状態情報に含まれる信号は、１ビットのみ変化する。換言すれば、状態遷移の前後における状態情報のハミング距離は、“１”である。

状態遷移部１０に状態遷移が生じた場合における状態情報のハミング距離を１とすることで、基準クロック信号ＣＬＫが入力されるタイミングにより遷移状態取得部２０が取得する状態情報にハザード等の異常が生じるおそれを低減可能となる。

ここで、カウント情報ｑ［１，０］は、ステートマシン１２から出力される信号Ｄ０の論理レベルが、信号Ｄ６まで伝播された回数を示す。図７は、カウント情報ｑ［１，０］に含まれるカウント値ｑ０，ｑ１と、多段遅延線１３の伝播回数との関係を示す図である。なお、図７に示すカウント値［Ｄｅｃ］とは、ステートマシン１２から出力される信号Ｄ０の論理レベルが、信号Ｄ６まで伝播された回数を１０進数で表示したものである。

具体的には、図６に示すように第１状態において信号Ｄ０がＨレベルとなり、第７状態において当該Ｈレベルの信号に起因して信号Ｄ６がＨレベルとなる。この第１状態から第７状態において、カウント情報ｑ［１，０］に含まれるカウント値ｑ０，ｑ１は、Ｌ，Ｌレベルである。すなわち、第１状態から第７状態において、カウント情報ｑ［１，０］として保持される情報は、図７に示すようにステートマシン１２から出力される信号Ｄ０の論理レベルが信号Ｄ６まで伝播された回数が、０回であることを示す。

そして、第８状態においてカウント情報ｑ［１，０］に含まれるカウント値ｑ０がＨレベル、カウント値ｑ１がＬレベルとなる。その後、第９状態において信号Ｄ０がＬレベルとなり、第１５状態において当該Ｌレベルの信号に起因して信号Ｄ６がＬレベルとなる。この第８状態から第１５状態において、カウント情報ｑ［１，０］に含まれるカウント値ｑ０，ｑ１は、Ｈ，Ｌレベルである。すなわち、第８状態から第１５状態において、カウント情報ｑ［１，０］として保持される情報は、図７に示すようにステートマシン１２から出力される信号Ｄ０の論理レベルが信号Ｄ６まで伝播された回数が、１回であることを示す。

そして、第１６状態においてカウント情報ｑ［１，０］に含まれるカウント値ｑ０がＨレベル、カウント値ｑ１がＨレベルとなる。その後、第１７状態において信号Ｄ０がＨレベルとなり、第２３状態において当該Ｈレベルの信号に起因して信号Ｄ６がＨレベルとなる。この第１７状態から第２３状態において、カウント情報ｑ［１，０］に含まれるカウント値ｑ０，ｑ１は、Ｈ，Ｈレベルである。すなわち、第１６状態から第２３状態において、カウント情報ｑ［１，０］として保持される情報は、図７に示すようにステートマシン１２から出力される信号Ｄ０の論理レベルが信号Ｄ６まで伝播された回数が、２回であることを示す。

そして、第２４状態においてカウント情報ｑ［１，０］に含まれるカウント値ｑ０がＬレベル、カウント値ｑ１がＨレベルとなる。その後、第２５状態において信号Ｄ０がＬレベルとなり、第３１状態において当該Ｌレベルの信号に起因して信号Ｄ６がＬレベルとなる。この第２５状態から第３１状態において、カウント情報ｑ［１，０］に含まれるカウント値ｑ０，ｑ１は、Ｈ，Ｌレベルである。すなわち、第２４状態から第３１状態において、カウント情報ｑ［１，０］として保持される情報は、図７に示すようにステートマシン１２から出力される信号Ｄ０の論理レベルが信号Ｄ６まで伝播された回数が、３回であることを示す。

そして、第０状態においてカウント情報ｑ［１，０］に含まれるカウント値ｑ０がＬレベル、カウント値ｑ１がＬレベルとなる。すなわち、図７に示すようにステートマシン１２から出力される信号Ｄ０の論理レベルが信号Ｄ６まで伝播された回数が、リセットされる。

次に、図８を用いて遷移状態取得部２０の動作について説明する。図８は遷移状態取得
部２０の動作を説明するための図である。遷移状態取得部２０は、基準クロック信号ＣＬＫに同期して、状態遷移部１０から出力される第０状態に対応する伝播情報Ｄ［６，０］、及びカウント情報ｑ［１，０］を取得し、伝播情報Ｓ［６，０］、カウント情報Ｑ［１，０］として保持する。そして、図８に示すように、時間デジタル変換器１には、時間ｔ０においてトリガー信号ＴＲＧの論理レベルがＬレベルからＨレベルに反転する。これにより、状態遷移部１０は、状態遷移を開始する。

具体的には、トリガー信号ＴＲＧの論理レベルが反転し、時間Δｔ０を経過することで、状態遷移部１０の内部状態は、第０状態から第１状態に遷移する。状態遷移部１０の内部状態は、第１状態に遷移した後、時間Δｔ１を経過することで、信号Ｄ１がＨレベルとなる第２状態に遷移する。以降、同様に状態遷移部１０の内部状態は、第ｉ状態（ｉは１から３０のいずれか）に遷移した後、時間Δｔｉを経過することで、第ｉ＋１状態に遷移する。ここで、図８に示す時間Δｔ０～Δｔ３１は、ステートマシン１２にける信号処理に要する時間、及び遅延素子１５－１～１５－７のそれぞれに生じる遅延時間に相当する。すなわち、状態遷移部１０は、時間Δｔ０～Δｔ３１に従い、図６に示す内容で状態遷移を継続する。

遷移状態取得部２０は、時間ｔ１における基準クロック信号ＣＬＫの立ち上がりに同期して、第４状態に対応する伝播情報Ｄ［６，０］、及びカウント情報ｑ［１，０］を取得する。具体的には、遷移状態取得部２０が有するＤフリップフロップ２１－０～２１－６のそれぞれが、基準クロック信号ＣＬＫに同期して、第４状態に対応する信号Ｄ０～Ｄ６を取得し、信号Ｓ０～Ｓ６として保持し、また、Ｄフリップフロップ２２が、基準クロック信号ＣＬＫに同期して、第４状態に対応すするカウント値ｑ０，ｑ１を取得し、カウント値Ｑ０，Ｑ１として保持する。そして、遷移状態取得部２０は、保持する伝播情報Ｓ［６，０］、及びカウント情報Ｑ［１，０］を、演算部３０に出力する。

遷移状態取得部２０は、以下同様に、基準クロック信号ＣＬＫの立ち上がりに同期して、時間ｔ２，ｔ３，ｔ４，・・・と継続して、状態遷移部１０の内部状態に対応する伝播情報Ｄ［６，０］、及びカウント情報ｑ［１，０］を取得し、伝播情報Ｓ［６，０］、及びカウント情報Ｑ［１，０］として、演算部３０に出力する。

ここで、図９を用いて、状態遷移部１０の内部状態が、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部２０が取得した状態情報が更新される周期の時間との関係について説明する。図９は、状態遷移部１０の状態遷移において、同じ内部状態に遷移するまでの周期の時間と、遷移状態取得部２０が取得した状態情報が更新される周期の時間との関係を説明するための図である。

前述の通り、本実施形態における状態遷移部１０の内部状態は、第０状態、第１状態、第２状態、・・、第３１状態の順に状態遷移する。そして、状態遷移部１０の内部状態は、第３１状態まで遷移した後、再度、第０状態に遷移する。すなわち、状態遷移部の１０の内部状態は、第０状態から第３１状態までを１周期として周期的に遷移する。具体的には、図９に示すように状態遷移部１０の内部状態として第１状態に着目した場合、状態遷移部１０の内部状態は、第１状態から第２状態に遷移し、その後、時間間隔ｔ５を経過することで、第０状態から第１状態と遷移する。換言すれば、状態遷移部１０の内部状態は、第１状態から第２状態に遷移してから、再度、第１状態に遷移するまでに時間間隔ｔ５の時間を要する。

これに対して、本実施形態における遷移状態取得部２０は、基準クロック信号ＣＬＫの立ち上がりエッジを検出することで、新たな状態情報として、伝播情報Ｄ［６，０］、及びカウント情報ｑ［１，０］を取得し、伝播情報Ｓ［６，０］、及びカウント情報Ｑ［１
，０］として保持する。換言すれば、遷移状態取得部２０は、基準クロック信号ＣＬＫの周期ｔ６に従って、保持する状態情報を更新する。

ここで仮に、時間間隔ｔ５が周期ｔ６よりも短い場合、遷移状態取得部２０が保持する状態情報を更新する周期ｔ６において、状態遷移部１０の内部状態は、複数周期にわたり遷移する場合がある。そのため、状態遷移部１０は、内部状態の遷移数を計測するために、周期ｔ６の間に内部状態が遷移した周期の回数をカウントするためのカウンターを備える必要がある。しかしながら、内部状態の遷移周期が、基準クロック信号ＣＬＫの周期に対して短い場合、当該遷移周期の回数を計数するためのカウンターは、ハザードが生じるおそれを低減する等のために高速で動作する必要がある。そのため、当該カウンター、及び当該カウンターを備えた時間デジタル変換器１の構成が煩雑になるおそれがある。

そこで、本実施形態における時間デジタル変換器１では、図９に示すように、状態遷移部１０の内部状態が第１状態から第２状態に遷移してから、再度、前記第１状態に遷移するまでの時間間隔ｔ５は、遷移状態取得部２０に保持される状態情報が更新される周期ｔ６の間隔よりも長いとの構成を有する。

時間間隔ｔ５を周期ｔ６よりも長くすることで、遷移状態取得部２０が保持する状態情報を更新する周期ｔ６において、状態遷移部１０は、同じ内部状態を取りえない。したがって、状態遷移部１０は、状態遷移の周期数をカウントするためのカウンターを備える必要がない。また、仮に状態遷移部１０が、状態遷移の周期数をカウントするためのカウンターを備える場合であっても、基準クロック信号ＣＬＫに対して、状態遷移部１０の状態遷移の周期が長いため、状態遷移部１０は、高速で動作するカウンターを備える必要がない。したがって、当該カウンター、当該カウンターを有する状態遷移部１０、及び状態遷移部１０を備えた時間デジタル変換器１の構成が煩雑になるおそれを低減できる。

ここで、状態遷移部１０の内部状態である第０状態～第３１状態のいずれかが、第１内部状態の一例であり、第１内部状態に相当する第０状態～第３１状態の次に遷移する内部状態が第２内部状態の一例である。

［演算部の構成］
次に、演算部３０の構成について説明する。図１０は、演算部３０の構成例を示す図である。図１０に示すように、演算部３０は、計数部４０、計数値保持部５０、積算部６０、及び変換部７０を有する。そして、演算部３０は、伝播情報Ｓ［６，０］とカウント情報Ｑ［１，０］とを含む状態情報に基づいて状態遷移部１０における状態遷移回数を演算し、演算した状態遷移回数に対して、時間経過に基づく重み付けを行い、重み付けされた状態遷移回数を積算することで、時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸを算出し出力する。なお、演算部３０はＭＰＵ(Micro Processing Unit)やＦＰＧＡ（field-programmable gate array）等で構成できる。

図１１は、計数部４０の構成例を示す図である。計数部４０は、ＭＵＸ（multiplexer）４１、反転回路４２、カウント回路４３、加算器４６、Ｄフリップフロップ４７、減算器４８、乗算器４９、コード変換器５３、乗算器５４、カウンター５５、及び排他的論理和回路５６を有する。なお、図１１では図示の簡略化のため、Ｄフリップフロップ４７は１つのみを図示しているが、実際には加算器４６から出力されるビット数に対応する数のＤフリップフロップ４７が存在する。

排他的論理和回路５６には、カウント値Ｑ０とカウント値Ｑ１とが入力される。そして、排他的論理和回路５６は、カウント値Ｑ０とカウント値Ｑ１との論理レベルが同じである場合、出力する選択制御信号ＣＳをＬレベルとし、カウント値Ｑ０とカウント値Ｑ１と
の論理レベルが異なる場合、出力する選択制御信号ＣＳをＨレベルとする。

ＭＵＸ４１には、選択制御信号ＣＳと、伝播情報Ｓ［６，０］と、伝播情報Ｓ［６，０］の論理レベルが反転回路４２により反転された信号と、が入力される。そして、ＭＵＸ４１は、選択制御信号ＣＳの論理レベルに基づいて、伝播情報Ｓ［６，０］をカウント回路４３に出力するのか、又は論理レベルが反転された伝播情報Ｓ［６，０］をカウント回路４３に出力するのかを選択する。なお、本実施形態では、選択制御信号ＣＳがＬレベルの場合、伝播情報Ｓ［６，０］をカウント回路４３に出力し、選択制御信号ＣＳがＨレベルの場合、論理レベルが反転された伝播情報Ｓ［６，０］をカウント回路４３に出力する。

カウント回路４３は、ＭＵＸ４１から入力される信号に含まれる“０”又は“１”の数をポピュレーションカウントし、“０”～“８”のいずれかの値を有する信号を生成し、加算器４６に出力する。なお、本実施形態では、ＭＵＸ４１から入力される信号に含まれる“１”の数をポピュレーションカウントする。

コード変換器５３には、カウント情報Ｑ［１，０］が入力される。そして、コード変換器５３は、図７に示される内容に従って、入力されるカウント情報Ｑ［１，０］を対応するカウント情報［Ｄｅｃ］に変換する。その後、コード変換器５３は、カウント情報［Ｄｅｃ］に対応する２進数の信号を生成し、乗算器５４に出力する。

乗算器５４は、コード変換器５３から出力された信号に“８”を掛け合わせることで、演算結果に応じた値の信号を生成し、加算器４６に出力する。ここで、乗算器５４が演算に用いる“８”とは、カウント情報ｑ［１，０］の保持値が更新される間隔において、状態遷移部１０に生じる内部状態の状態遷移の回数に相当する。

加算器４６は、カウント回路４３から出力される信号の値と、乗算器５４から出力される信号の値と、を足し合わせて演算結果を出力する。加算器４６が出力する信号の値は、時間デジタル変換器１にトリガー信号が入力されてから、遷移状態取得部２０が、伝播情報Ｄ［６，０］を取得するまでの時間に、状態遷移部１０の内部状態が遷移した遷移回数に相当する。

複数のＤフリップフロップ４７の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器４６から出力される信号の値を取り込んで保持する。

減算器４８は、加算器４６から出力される信号の値から複数のＤフリップフロップ４７が保持している信号の値を減算し、演算結果の値を乗算器４９に出力する。ここで、減算器４８から出力される演算結果の値は、基準クロック信号ＣＬＫの直近の１周期の時間に、状態遷移部１０の内部状態が遷移した回数に相当する。なお、以下の説明において、基準クロック信号ＣＬＫの直近の１周期の時間に、状態遷移部１０の内部状態が遷移した回数を計数値と称する場合がある。

カウンター５５は、基準クロック信号ＣＬＫに同期してカウントアップするアップカウンターである。カウンター５５は、基準クロック信号ＣＬＫをカウントした結果を示す信号の値を乗算器４９に出力する。すなわち、カウンター５５は、時間デジタル変換器１にトリガー信号が入力されてからの経過時間に応じて値が増加する信号を出力する。以下の説明では、このカウンター５５が出力する信号を重み係数信号と称し、重み係数信号に含まれる値を重み係数と称する場合がある。

乗算器４９は、計数値と、重み係数とを掛け合わせることで、重付計数値ＣＮＴを算出
し、計数部４０から出力する。

ここで、本実施形態における、基準クロック信号ＣＬＫの直近の１周期の時間に状態遷移部１０の内部状態が遷移した回数である計数値が状態遷移回数の一例である。なお、本実施形態では、基準クロック信号ＣＬＫの直近の１周期の時間に状態遷移部１０の内部状態が遷移した回数に、重み係数を掛け合わせることで重付計数値ＣＮＴを算出したが、時間デジタル変換器１にトリガー信号が入力されてから、遷移状態取得部２０が伝播情報Ｄ［６，０］を取得するまでの間に、状態遷移部１０の内部状態が遷移した遷移回数に対して重み係数を掛け合わせることで、重付計数値ＣＮＴを算出してもよい。すなわち、当該遷移回数もまた、状態遷移回数に相当する。

また、図１１では、図示及び説明を省略しているが、複数のＤフリップフロップ４７、及びカウンター５５には、多段遅延線１３の状態遷移が所定の回数に達した場合や、状態遷移部１０の状態遷移が停止した場合等において、保持する値を“０”に初期化するリセット信号が入力されてもよい。

次に図１２を用いて、計数値保持部５０、及び積算部６０の構成について説明する。図１２は、計数値保持部５０、及び積算部６０の構成例を示す図である。図１２に示すように、計数値保持部５０は、Ｄフリップフロップ５１を含む。また、積算部６０は、加算器６１、及びＤフリップフロップ６２を含む。なお、図１２では図示の簡略化のため、Ｄフリップフロップ５１、及びＤフリップフロップ６２はそれぞれ１つのみ図示されているが、実際には、Ｄフリップフロップ５１、及びＤフリップフロップ６２は、取得し保持する信号のビット数に応じて複数個存在してもよい。

Ｄフリップフロップ５１は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、計数部４０から出力される重付計数値ＣＮＴを取得し、重付計数値ＤＣＮＴとして保持する。

加算器６１は、Ｄフリップフロップ５１が保持している重付計数値ＤＣＮＴと、Ｄフリップフロップ６２が保持している値と、を加算しＤフリップフロップ６２に出力する。そして、Ｄフリップフロップ６２の各々は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器６１から出力される信号の各値を取り込んで時間デジタル値ＴＤとして保持する。

なお、図１２では図示を省略するが、Ｄフリップフロップ５１、及びＤフリップフロップ６２のそれぞれには、保持する値を“０”に初期化するリセット信号が入力されてもよい。これにより、時間デジタル値ＴＤも０に初期化される。

図１０に戻り、変換部７０には、積算部６０から出力される時間デジタル値ＴＤが入力される。そして、変換部７０は、時間デジタル値ＴＤを変換することで時間デジタル値ＴＤＸを生成する。例えば、変換部７０は、時間デジタル値ＴＤに対して所定のスケーリングを行って時間デジタル値ＴＤＸを生成してもよく、また、変換部７０は、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤを時間デジタル値ＴＤＸに変換してもよい。なお、演算部３０は、変換部７０を含まなくてもよい。

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとは、非同期である。したがって、時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸは、トリガー信号ＴＲＧの時間イベントに対応するタイムスタンプとして用いられる。

そして、演算部３０により演算された時間デジタル値ＴＤ、或いは時間デジタル値ＴＤＸは、不図示の端子を介して時間デジタル変換器１から出力される。

［作用効果］
本実施形態における時間デジタル変換器１では、状態遷移部１０において状態遷移する内部状態を示す状態情報は、ステートマシン１２から出力されるカウント情報ｑと、状態遷移部１０に含まれる多段遅延線１３から出力される伝播情報Ｄとで表現され、且つ当該状態情報の状態遷移の前後におけるハミング距離が“１”である。すなわち、カウント情報ｑと伝播情報Ｄとが連動して遷移し、状態情報を表現する。したがって、カウント情報ｑに基づいて得られる状態が遷移する時間、又は伝播情報Ｄに基づいて得られる状態が遷移の時間の何れかにばらつきが生じた場合であっても、誤った状態情報を取得するおそれが低減される。

さらに、本実施形態における時間デジタル変換器１では、内部状態が第１状態から第２状態に遷移してから、再度、前記第１状態に遷移するまでの時間間隔ｔ５は、遷移状態取得部２０に保持される伝播情報Ｓ［６，０］が更新される周期ｔ６の間隔よりも長くすることで、遷移状態取得部２０が保持する伝播情報Ｓ［６，０］を更新する周期ｔ６において、状態遷移部１０は、同じ内部状態を取りえない。したがって、状態遷移部１０は、状態遷移の周期数をカウントするためのカウンターを備える必要がない。また、仮に状態遷移部１０が、状態遷移の周期数をカウントするためのカウンターを備える場合であっても、基準クロック信号ＣＬＫに対して、状態遷移部１０の状態遷移の周期が長いため、状態遷移部１０は、高速で動作するカウンターを備える必要がない。したがって、当該カウンター、当該カウンターを有する状態遷移部１０、及び状態遷移部１０を備えた時間デジタル変換器１の構成が煩雑になるおそれを低減できる。

［変形例］
以上に説明した時間デジタル変換器１において、計数部４０は、複数の遅延素子１５の遅延量、及びステートマシン１２の演算処理に伴う遅延量を用いて、状態遷移回数を補正してもよい。

図１３は、変形例の時間デジタル変換器１における計数部４０の構成の一例を示す図である。図１３に示すように、変形例における計数部４０は、加算器４６の出力側に、内部状態の遷移回数を補正するための補正回路５７を有する。そして、補正回路５７は、状態遷移部１０の内部状態の遷移回数を、当該遷移回数に対応する補正遷移回数として出力する。

具体的には、補正回路５７には、加算器４６から、状態遷移部１０の内部状態の遷移回数に対応する６ビットの信号が入力される。そして、補正回路５７は、入力された状態遷移部１０の遷移回数に対応する６ビットの信号を、対応する９ビットの補正遷移回数を示す信号に変換して出力する。ここで、補正遷移回数を示す信号は、例えば時間デジタル変換器１の製造工程において、不図示の記憶部に記憶されている。そして、補正回路５７に、状態遷移部１０の遷移回数に対応する信号が入力されることで、補正回路５７は、当該信号に対応する補正遷移回数を示す信号を記憶部から読み出す。なお、加算器４６から入力される遷移回数に対応する信号のビット数、及び補正遷移回数を示す信号のビット数は、一例であり、これに限るものではない。

ここで、遷移回数に対応する補正遷移回数の算出方法の一例について図１４を用いて説明する。図１４は、遷移回数に対応する補正遷移回数の算出方法の一例を示す図である。補正遷移回数を算出するにあたり、まず、状態遷移部１０の状態遷移における内部状態の
頻度を計測する。具体的には、状態遷移部１０の状態遷移を開始させる。そして、状態遷移部１０の状態遷移の実行中の任意のタイミングで遷移状態取得部２０に保持されている伝播情報Ｄ［６，０］、及びカウント情報Ｑ［１，０］を繰り返し取得する。そして、繰り返し取得された伝播情報Ｄ［６，０］、及びカウント情報Ｑ［１，０］に基づいて、状態遷移部１０の内部状態を算出し、状態遷移部１０の状態遷移中に発生する各内部状態の発生回数をカウントする。図１４に示す例では、第０状態の頻度のカウント値が“１４９６”カウントであり、第１状態の頻度のカウント値は、“１２１４”カウントである。

次に、取得した内部状態の頻度のカウント値を、状態遷移部１０の内部状態が１周する周期の時間に基づいて正規化し、各遅延素子１５の遅延時間、及びステートマシン１２の処理時間に対応するビンサイズを算出する。図１４に示す例では、第０状態から第１状態に遷移する場合におけるステートマシン１２のビンサイズは、“７７９”ｐｓｅｃであり、第１状態から第２状態に遷移する場合の遅延素子１５－１のビンサイズは、“６３２”ｐｓｅｃである。そして、各内部状態におけるビンサイズ［ｐｓｅｃ］を積算することで積算ビンサイズ［ｐｓｅｃ］を算出する。

次に、積算ビンサイズ［ｐｓｅｃ］に基づいて、ビン代表値［ｐｓｅｃ］を算出する。ビン代表値［ｐｓｅｃ］は、補正遷移回数の演算対象の内部状態の累積ビンサイズ［ｐｓｅｃ］と、直前の内部状態の累積ビンサイズ［ｐｓｅｃ］との平均値を算出することで得られる。例えば、図１４に示す例では、第１状態に対応するビン代表値［ｐｓｅｃ］は、第１状態の累積ビンサイズ［ｐｓｅｃ］である“１４１２”ｐｓｅｃと、直前の第０状態の累積ビンサイズ［ｐｓｅｃ］である“７７９”ｐｓｅｃとの平均値である”１０９５“ｐｓｅｃとなる。ここで、第１状態に対応するビン代表値［ｐｓｅｃ］は、直前の累積ビンサイズ［ｐｓｅｃ］は“０”ｐｓｅｃであるとして算出される。

そして、各内部状態に対応して算出されたビン代表値［ｐｓｅｃ］を、例えば、０～１２８で正規化することで、９ビットの補正遷移回数が算出される。

ここで、時間デジタル変換器１に対して、上述した補正回路５７を適用することによる効果について、図１５～図１７を用いて説明する。

図１５は、本変形例の効果を説明するため試験構成を示す図である。当該試験構成は、２つの時間デジタル変換器１－１，１－２を用いる。時間デジタル変換器１－１と、時間デジタル変換器１－２とには、共通の基準クロック信号ＣＬＫが入力される。また、時間デジタル変換器１－１と、時間デジタル変換器１－２とには、共通のトリガー信号ＴＲＧが、遅延素子２により生じる遅延時間だけ遅延させた状態で入力される。そして、時間デジタル変換器１－１は、入力されるトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤａを出力し、時間デジタル変換器１－２は、入力される遅延されたトリガー信号ＴＲＧの時間イベントに対応する時間デジタル値ＴＤｂを出力する。

図１６は、図１５に示す構成において、本変形例に示す補正を実施していない場合における、時間デジタル値ＴＤａと時間デジタル値ＴＤｂとの関係を示す図である。また、図１７は、図１５に示す構成において、本変形例に示す補正を実施した場合における時間デジタル値ＴＤａと時間デジタル値ＴＤｂとの関係を示す図である。

図１６、及び図１７に示すように、時間デジタル変換器１－１，１－２が、本変形例における補正回路５７を備えることで、時間デジタル変換器１－１から出力される時間デジタル値ＴＤａと、時間デジタル変換器１－２から出力される時間デジタル値ＴＤｂとの間の線形性が改善される。すなわち、時間デジタル変換器１－１，１－２のそれぞれが備える遅延素子１５の遅延時間、及びステートマシン１２の処理時間のばらつきが低減される
。

以上のように、変形例の時間デジタル変換器１では、遅延素子１５の遅延時間、及びステートマシン１２の処理時間に生じるばらつきを補正することが可能となる。したがって、カウント情報ｑに基づいて得られる状態が遷移する時間、又は伝播情報Ｄに基づいて得られる状態が遷移の時間の何れかにばらつきが生じた場合であっても、誤った状態情報を取得するおそれがさらに低減される。

１．２ 第２実施形態
時間デジタル変換器１の第２実施形態は、複数のトリガー信号ＴＲＧの時間イベントの少なくとも２つの時間間隔に対応する時間デジタル値ＴＤＹ１～ＴＤＹｍを生成する。なお、第２実施形態における時間デジタル変換器１を説明するにあたり、第１実施形態の時間デジタル変換器１と同じ構成には、同じ符号を付し、説明を省略、又は簡略化する場合がある。

図１８は、時間デジタル変換器１の第２実施形態の構成を示す図である。図１８に示すように、時間デジタル変換器１の第２実施形態は、状態遷移部１０、遷移状態取得部２０、及び演算部３０を含む。

状態遷移部１０には、ｎ個（ｎ≧２）のトリガー信号ＴＲＧ１～ＴＲＧｎが入力される。状態遷移部１０は、入力されるトリガー信号ＴＲＧ１～ＴＲＧｎのそれぞれに応じて状態遷移を開始する。なお、第２実施形態では、トリガー信号ＴＲＧ１～ＴＲＧｎの各時間イベントが、この順に所定の時間以上の間隔で到来するものとする。

遷移状態取得部２０は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、伝播情報Ｄを取得し、伝播情報Ｓとして保持する。また、遷移状態取得部２０は、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、カウント情報ｑを取得し、カウント情報Ｑとして保持する。そして、遷移状態取得部２０が保持する伝播情報Ｓ、及びカウント情報Ｑは、演算部３０に出力される。

図１９は、時間デジタル変換器１の第２実施形態における演算部３０の構成を示す図である。図１９に示すように、演算部３０は、計数部４０、計数値保持部５０、積算部６０、及び時間デジタル値生成部８０を有する。計数部４０は、遷移状態取得部２０から出力される伝播情報Ｓ、及びカウント情報Ｑに基づいて、重付計数値ＣＮＴを生成する。なお、計数部４０は、トリガー信号ＴＲＧｉ（ｉは１～ｎ－１の各々）の時間イベントが到来することで、トリガー信号ＴＲＧｉに対応する重付計数値ＣＮＴを出力する。計数部４０が、トリガー信号ＴＲＧｉに対応する重付計数値ＣＮＴを出力した後、計数部４０の保持される重付計数値ＣＮＴは“０”に初期化される。その後、計数部４０は、トリガー信号ＴＲＧｉ＋１の時間イベントの到来に伴い、トリガー信号ＴＲＧｉ＋１に対応する重付計数値ＣＮＴを出力する。

計数値保持部５０は、基準クロック信号ＣＬＫに同期して、計数部４０から順番に出力されるｎ個の重付計数値ＣＮＴを逐次取り込んで重付計数値ＤＣＮＴとして保持する。

積算部６０は、基準クロック信号ＣＬＫに同期して、計数値保持部５０で順番に保持されたｎ個の重付計数値ＤＣＮＴの各々を逐次積算することで、トリガー信号ＴＲＧ１～ＴＲＧｎの各々の時間イベントと、基準クロック信号ＣＬＫの時間イベントと、の時間間隔に対応するｎ個の時間デジタル値ＴＤを順番に生成する。なお、計数値保持部５０、及び積算部６０は、例えば不図示のリセット信号等が入力されることにより初期化される。

時間デジタル値生成部８０は、基準クロック信号ＣＬＫに同期して、トリガー信号ＴＲＧ１～ＴＲＧｎに対応するｎ個の時間デジタル値ＴＤに基づいて、トリガー信号ＴＲＧ１～ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１～ＴＤＹｍを生成する。換言すれば、時間デジタル変換器１は、トリガー信号ＴＲＧ１～ＴＲＧｎのいずれかの時間イベントに対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧ１～ＴＲＧｎの異なるいずれかの時間イベントに対応する時間デジタル値ＴＤとの差分から、２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹを生成する。

例えば、ｍ＝ｎ－１であり、時間デジタル値ＴＤＹｉ（ｉは１～ｎ－１の各々）は、トリガー信号ＴＲＧｉ＋１に対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧｉに対する時間デジタル値ＴＤとの差分であってもよい。ここで、トリガー信号ＴＲＧ１～ＴＲＧｎのいずれかが、第１トリガー信号の一例であり、対応する時間デジタル値ＴＤが第１時間デジタル値の一例である。また、トリガー信号ＴＲＧ１～ＴＲＧｎの異なるいずれかが、第２トリガー信号の一例であり、対応する時間デジタル値ＴＤが第２時間デジタル値の一例である。そして、トリガー信号ＴＲＧ１～ＴＲＧｎのいずれかに対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧ１～ＴＲＧｎの異なるいずれかに対応する時間デジタル値ＴＤとの差分により算出される時間デジタル値ＴＤＹが、第２実施形態における時間デジタル値の一例である。

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントとは非同期である。したがって、時間デジタル値ＴＤ１～ＴＤｎは、トリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントの時間間隔に対応するタイムスタンプとして用いることができ、これらのタイムスタンプを用いて、トリガー信号ＴＲＧ１～ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１～ＴＤＹｍを取得できる。

また、時間デジタル値生成部８０は、時間デジタル値ＴＤＹ１～ＴＤＹｍに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤＹ１～ＴＤＹｍを変換して出力してもよい。

以上に説明した時間デジタル変換器１の第２実施形態によれば、時間デジタル変換器１の第１実施形態と同様の効果を奏する。また、時間デジタル変換器１の第２実施形態によれば、トリガー信号ＴＲＧ１～ＴＲＧｎに対して、計数部４０、計数値保持部５０、及び積算部６０を共用して、時間デジタル値ＴＤＹ１～ＴＤＹｍを生成するので、小型化が可能である。

１．３ 第３実施形態
時間デジタル変換器１の第３実施形態は、第２実施形態と同様、複数のトリガー信号ＴＲＧの時間イベントの少なくとも２つの時間間隔に対応する時間デジタル値ＴＤＹ１～ＴＤＹｍを生成する。ただし、時間デジタル変換器１の第３実施形態では、複数の状態遷移部１０、及び複数の遷移状態取得部２０が用いられる。

図２０は、時間デジタル変換器１の第３実施形態の構成を示す図である。図２０に示すように、時間デジタル変換器１の第３実施形態は、ｎ個（ｎ≧２）の状態遷移部１０－１～１０－ｎ、ｎ個の遷移状態取得部２０－１～２０－ｎ、及び演算部３０を含む。

ｎ個の状態遷移部１０－１～１０－ｎのそれぞれには、ｎ個のトリガー信号ＴＲＧ１～ＴＲＧｎが入力される。そして、状態遷移部１０－１～１０－ｎのそれぞれは、入力されるトリガー信号ＴＲＧ１～ＴＲＧｎのそれぞれに応じて状態遷移を開始する。

遷移状態取得部２０－１～２０－ｎのそれぞれは、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、状態遷移部１０－１～１０－ｎのそれぞれから出力される伝播情報Ｄ１［６，０］～Ｄｎ［６，０］を取得し、伝播情報Ｓ１［６，０］～Ｓｎ［６，０］として保持する。また、遷移状態取得部２０－１～２０－ｎのそれぞれは、基準クロック信号ＣＬＫの立ち上がりエッジに同期して、状態遷移部１０－１～１０－ｎのそれぞれから出力されるカウント情報ｑ１［１，０］～ｑｎ［１，０］を取得し、カウント情報Ｑ１［１，０］～Ｑｎ［１，０］として保持する。そして、遷移状態取得部２０－１～２０－ｎのそれぞれが保持する伝播情報Ｓ１［６，０］～Ｓｎ［６，０］、及びカウント情報Ｑ１［１，０］～Ｑｎ［１，０］は、演算部３０に出力される。

図２１は、時間デジタル変換器１の第３実施形態における演算部３０の構成を示す図である。図２１に示すように、演算部３０は、ｎ個の計数部４０－１～４０－ｎ、ｎ個の計数値保持部５０－１～５０－ｎ、ｎ個の積算部６０－１～６０－ｎ、及び時間デジタル値生成部８０を有する。

計数部４０－１～４０－ｎのそれぞれは、遷移状態取得部２０－１～２０－ｎのそれぞれから出力される伝播情報Ｓ１［６，０］～Ｓｎ［６，０］、及びカウント情報Ｑ１［１，０］～Ｑｎ［１，０］に基づいて、重付計数値ＣＮＴ１～ＣＮＴｎを生成する。

計数値保持部５０－１～５０－ｎは、基準クロック信号ＣＬＫに同期して、遷移状態取得部２０－１～２０－ｎの各々から出力される重付計数値ＣＮＴ１～ＣＮＴｎを取り込んで重付計数値ＤＣＮＴ１～ＤＣＮＴｎとして保持する。また、計数値保持部５０－１～５０－ｎは、不図示のリセット信号が入力されると、“０”に初期化される。

積算部６０－１～６０－ｎは、基準クロック信号ＣＬＫに同期して、計数値保持部５０－１～５０－ｎで保持された重付計数値ＤＣＮＴ１～ＤＣＮＴｎの各々を積算し、トリガー信号ＴＲＧ１～ＴＲＧｎの各々の時間イベントと、基準クロック信号ＣＬＫの時間イベントと、の時間間隔に対応するｎ個の時間デジタル値ＴＤ１～ＴＤｎを生成する。また、積算部６０－１～６０－ｎは、不図示のリセット信号により“０”に初期化される。

時間デジタル値生成部８０は、基準クロック信号ＣＬＫに同期して、積算部６０－１～６０－ｎが生成した時間デジタル値ＴＤ１～ＴＤｎに基づいて、トリガー信号ＴＲＧ１～ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１～ＴＤＹｍを生成する。例えば、ｍ＝ｎ－１であり、時間デジタル値ＴＤＹｉ（ｉは１～ｎ－１の各々）は、時間デジタル値ＴＤｉ＋１と時間デジタル値ＴＤｉとの差分であってもよい。すなわち、時間デジタル値ＴＤＹｉは、トリガー信号ＴＲＧｉの時間イベントとトリガー信号ＴＲＧｉ＋１の時間イベントとの時間間隔に対応していてもよい。

本実施形態では、基準クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントとは独立して設定されている。すなわち、基準クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントとは非同期である。したがって、時間デジタル値ＴＤ１～ＴＤｎは、トリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントの時間間隔に対応するタイムスタンプとして用いることができ、これらのタイムスタンプを用いて、トリガー信号ＴＲＧ１～ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１～ＴＤＹｍを取得できる。

時間デジタル値生成部８０は、時間デジタル値ＴＤＹ１～ＴＤＹｍに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤＹ１～ＴＤＹｍを変換して出力してもよい。

以上に説明した時間デジタル変換器１の第３実施形態によれば、時間デジタル変換器１の第１実施形態と同様の効果を奏する。

また、時間デジタル変換器１の第３実施形態によれば、トリガー信号ＴＲＧ１～ＴＲＧｎに対して、状態遷移部１０－１～１０－ｎ、遷移状態取得部２０－１～２０－ｎ、計数値保持部５０－１～５０－ｎ、及び積算部６０－１～６０－ｎが並行して動作するので、トリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントが到来する時間間隔が短い場合でも時間デジタル値ＴＤＹ１～ＴＤＹｍを生成できる。

２．Ａ／Ｄ変換
２．１ 第１実施形態
次に、上記の時間デジタル変換器１を用いたＡ／Ｄ変換回路について説明する。図２２は、Ａ／Ｄ変換回路１００の第１実施形態の構成を示す図である。図２２に示すように、Ａ／Ｄ変換回路１００の第１実施形態は、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１を含む。そして、Ａ／Ｄ変換回路１００は、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。

基準波形信号生成回路１０２は、基準クロック信号ＣＬＫに基づいて、基準波形信号ＲＥＦを生成する。基準波形信号ＲＥＦは、基準クロック信号ＣＬＫと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。また、基準波形信号生成回路１０２は、基準クロック信号ＣＬＫを分周した信号に基づいて、基準波形信号ＲＥＦを生成してもよい。この場合、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫを分周した周期で電圧が変化する信号であってもよい。基準波形信号ＲＥＦを、基準クロック信号ＣＬＫを分周した信号に基づいて生成することで、時間デジタル変換器１における計時精度が向上し、その結果、Ａ／Ｄ変換の精度、及び分解能が高まる。

比較器１０３は、アナログ信号ＡＩＮの電圧と基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較してトリガー信号ＴＲＧを出力する。

時間デジタル変換器１は、トリガー信号ＴＲＧの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを出力する。

そして、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤに基づくデジタル信号ＤＯＵＴを出力する。例えば、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力してもよいし、時間デジタル値ＴＤを、アナログ信号ＡＩＮの電圧に対して線形に変化する値を有するデジタル信号ＤＯＵＴに変換して出力してもよい。

図２３は、Ａ／Ｄ変換回路１００の第１実施形態における各種信号の波形の一例を示す図である。図２３の例では、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫの立ち上がりエッジで最低電圧となり、基準クロック信号ＣＬＫの立ち下がりエッジで最高電圧となる三角波信号である。また、トリガー信号ＴＲＧは、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。

図２３の例では、アナログ信号ＡＩＮの電圧の値がＶａ，Ｖｂ，Ｖｃであるときのトリガー信号ＴＲＧの立ち上がりエッジと、基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、トリガー信号ＴＲＧの立ち上がりエッジと基準クロック信号Ｃ
ＬＫの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路１００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力できる。

Ａ／Ｄ変換回路１００の第１実施形態によれば、時間デジタル変換器１を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現できる。

図２４は、Ａ／Ｄ変換回路１００の第１実施形態の変形例を示す図である。図２４に示すＡ／Ｄ変換回路１００は、図２２に示したＡ／Ｄ変換回路１００に対してキャリブレーション機能が付加されている。図２４において、図２２と同様の構成要素には同じ符号が付されており、その説明を省略する。

図２４に示すＡ／Ｄ変換回路１００は、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１を含み、さらに、マルチプレクサー１０４、切替信号生成回路１０５、及び補正回路１０６を含む。

マルチプレクサー１０４は、切替信号ＳＥＬがローレベルのときはアナログ信号ＡＩＮを選択し、切替信号ＳＥＬがハイレベルのときは基準電圧ＶＲを選択し、選択したアナログ信号ＡＩＮ、又は基準電圧ＶＲをアナログ信号ＡＩＮＸとして出力する。基準電圧ＶＲはあらかじめ決められた一定電圧である。

切替信号生成回路１０５は、基準クロック信号ＣＬＫに同期して切替信号ＳＥＬを生成する。例えば、切替信号生成回路１０５は、Ａ／Ｄ変換回路１００がＡ／Ｄ変換処理を開始する直前に、或いは、定期的に、切替信号ＳＥＬをローレベルからハイレベルにし、所定時間経過後にハイレベルからローレベルにする。

マルチプレクサー１０４から出力されるアナログ信号ＡＩＮＸは比較器１０３に入力され、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１により、時間デジタル値ＴＤに変換される。

補正回路１０６は、切替信号ＳＥＬがハイレベルのときは、基準クロック信号ＣＬＫに同期して、基準値と基準電圧ＶＲに対して生成された時間デジタル値ＴＤとの差を算出し、当該差を補正値として不図示のレジスターに記憶する。また、補正回路１０６は、切替信号ＳＥＬがローレベルのときは、レジスターに記憶されている補正値を用いて、アナログ信号ＡＩＮに対して生成された時間デジタル値ＴＤを補正してデジタル信号ＤＯＵＴを生成する。

Ａ／Ｄ変換回路１００の第１実施形態の変形例によれば、基準電圧ＶＲを用いたキャリブレーションを実行することにより、温度変化、電源電圧変化、経時変化等の影響を補正できるので、Ａ／Ｄ変換を高精度に行える。

２．２ 第２実施形態
図２５は、Ａ／Ｄ変換回路１００の第２実施形態の構成を示す図である。図２５に示すように、Ａ／Ｄ変換回路１００の第２実施形態は、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１を含み、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。

サンプルホールド回路１０１は、基準クロック信号ＣＬＫに同期して、アナログ信号ＡＩＮの電圧をサンプリングして保持する。

基準波形信号生成回路１０２は、基準クロック信号ＣＬＫに基づいて、基準波形信号ＲＥＦを生成する。基準波形信号ＲＥＦは、基準クロック信号ＣＬＫと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。また、基準波形信号生成回路１０２は、基準クロック信号ＣＬＫを分周した信号に基づいて、基準波形信号ＲＥＦを生成してもよい。この場合、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫを分周した周期で電圧が変化する信号であってもよい。基準波形信号ＲＥＦを、基準クロック信号ＣＬＫを分周した信号に基づいて生成することで、時間デジタル変換器１における計時精度が向上し、その結果、Ａ／Ｄ変換の精度、及び分解能が高まる。

比較器１０３は、サンプルホールド回路１０１が保持する電圧ＶＨと基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較してトリガー信号ＴＲＧを出力する。

時間デジタル変換器１は、トリガー信号ＴＲＧの時間イベントと基準クロック信号ＣＬＫの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを出力する。

そして、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤに基づくデジタル信号ＤＯＵＴを出力する。例えば、Ａ／Ｄ変換回路１００は、時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力してもよいし、時間デジタル値ＴＤを、アナログ信号ＡＩＮの電圧に対して線形に変化する値を有するデジタル信号ＤＯＵＴに変換して出力してもよい。

図２６は、Ａ／Ｄ変換回路１００の第２実施形態における各種信号の波形の一例を示す図である。図２６の例では、基準クロック信号ＣＬＫの立ち上がりエッジ毎に、アナログ信号ＡＩＮの電圧がサンプリングされて保持されている。また、基準波形信号ＲＥＦは、基準クロック信号ＣＬＫの立ち上がりエッジで最低電圧となり、基準クロック信号ＣＬＫの立ち下がりエッジで最高電圧となる三角波信号である。また、トリガー信号ＴＲＧは、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。

図２６の例では、アナログ信号ＡＩＮの電圧が保持された電圧ＶＨの値がＶａ，Ｖｂ，Ｖｃであるとき、トリガー信号ＴＲＧの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、トリガー信号ＴＲＧの立ち上がりエッジと基準クロック信号ＣＬＫの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路１００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力できる。

Ａ／Ｄ変換回路１００の第２実施形態によれば、時間デジタル変換器１を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現できる。また、サンプルホールド回路１０１によりサンプルタイミングを一定に保てるので、Ａ／Ｄ変換タイミングのジッターを軽減できる。

図２７は、Ａ／Ｄ変換回路１００の第２実施形態の変形例を示す図である。図２６に示すＡ／Ｄ変換回路１００は、図２５に示したＡ／Ｄ変換回路１００に対してキャリブレーション機能が付加されている。図２６において、図２４と同様の構成要素には同じ符号が付されており、その説明を省略する。

図２７に示すＡ／Ｄ変換回路１００は、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３、及び時間デジタル変換器１を含み、さらに、マルチプレク
サー１０４、切替信号生成回路１０５、及び補正回路１０６を含む。

マルチプレクサー１０４は、切替信号ＳＥＬがローレベルのときはアナログ信号ＡＩＮを選択し、切替信号ＳＥＬがハイレベルのときは基準電圧ＶＲを選択し、選択したアナログ信号ＡＩＮ又は基準電圧ＶＲをアナログ信号ＡＩＮＸとして出力する。基準電圧ＶＲはあらかじめ決められた一定電圧である。

切替信号生成回路１０５は、基準クロック信号ＣＬＫに同期して切替信号ＳＥＬを生成する。例えば、切替信号生成回路１０５は、Ａ／Ｄ変換回路１００がＡ／Ｄ変換処理を開始する直前に、あるいは、定期的に、切替信号ＳＥＬをローレベルからハイレベルにし、所定時間経過後にハイレベルからローレベルにする。

マルチプレクサー１０４から出力されるアナログ信号ＡＩＮＸはサンプルホールド回路１０１に入力され、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１により、時間デジタル値ＴＤに変換される。

補正回路１０６は、切替信号ＳＥＬがハイレベルのときは、基準クロック信号ＣＬＫに同期して、基準値と基準電圧ＶＲに対して生成された時間デジタル値ＴＤとの差を算出し、当該差を補正値として不図示のレジスターに記憶する。また、補正回路１０６は、切替信号ＳＥＬがローレベルのときは、レジスターに記憶されている補正値を用いて、アナログ信号ＡＩＮに対して生成された時間デジタル値ＴＤを補正してデジタル信号ＤＯＵＴを生成する。

Ａ／Ｄ変換回路１００の第２実施形態の変形例によれば、基準電圧ＶＲを用いたキャリブレーションを実行することにより、温度変化、電源電圧変化、経時変化等の影響を補正できるので、Ａ／Ｄ変換を高精度に行える。また、サンプルホールド回路１０１によりサンプルタイミングを一定に保てるので、Ａ／Ｄ変換タイミングのジッターを軽減できる。

以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成できる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１…時間デジタル変換器、２…遅延素子、１０…状態遷移部、１１…タイミング制御回路、１２…ステートマシン、１３…多段遅延線、１５…遅延素子、２０…遷移状態取得部、２１…Ｄフリップフロップ、２２…Ｄフリップフロップ、３０…演算部、４０…計数部、４１…ＭＵＸ、４２…反転回路、４３…カウント回路、４６…加算器、４７…Ｄフリップフロップ、４８…減算器、４９…乗算器、５０…計数値保持部、５１…Ｄフリップフロップ、５３…コード変換器、５４…乗算器、５５…カウンター、５６…排他的論理和回路、５７…補正回路、６０…積算部、６１…加算器、６２…Ｄフリップフロップ、７０…変換部、８０…時間デジタル値生成部、１００…Ａ／Ｄ変換回路、１０１…サンプルホールド回路、１０２…基準波形信号生成回路、１０３…比較器、１０４…マルチプレクサー、１０５…切替信号生成回路、１０６…補正回路、１１１…排他的論理和回路、１１２…カウンター、１１３…デコーダー、１１４…排他的論理和回路

Claims (6)

1. 基準信号とトリガー信号とが入力され、前記トリガー信号の時間イベントに対応する時間デジタル値を出力する時間デジタル変換器であって、
   内部状態を示す状態情報を出力し、前記内部状態が遷移する状態遷移を前記トリガー信号に基づいて開始する状態遷移部と、
   前記基準信号に同期して、前記状態遷移部から前記状態情報を取得し保持する遷移状態取得部と、
   前記状態情報に基づいて、前記内部状態の遷移回数に応じた前記時間デジタル値を算出する演算部と、
   を備え、
   前記状態遷移部は、複数の遅延素子が接続された多段遅延線、論理回路、及びステートマシンを有し、
   前記状態情報は、前記ステートマシンから出力されるカウント情報と、前記多段遅延線から出力される伝播情報とで表現され、
   前記状態遷移の前後における前記状態情報のハミング距離は、１であり、
   前記内部状態が第１内部状態から第２内部状態に遷移してから、再度、前記第１内部状態に遷移するまでの時間は、前記遷移状態取得部が保持する前記状態情報を更新する時間の間隔よりも長く、
   前記演算部は、
   前記状態情報に基づいて状態遷移回数を演算し、
   時間経過に基づいて前記状態遷移回数に重み付けし、
   重み付けされた前記状態遷移回数を積算することで前記時間デジタル値を算出し出力する、
   ことを特徴とする時間デジタル変換器。
2. 前記状態遷移部は、
   前記遷移回数が、上限値に基づく回数を超えた場合、前記状態遷移を停止する、
   ことを特徴とする請求項１記載の時間デジタル変換器。
3. 複数の前記遅延素子のそれぞれの遅延量を用いて、前記状態遷移回数を補正する、
   ことを特徴とする請求項１又は２に記載の時間デジタル変換器。
4. 複数の前記トリガー信号が入力され、
   複数の前記トリガー信号の内の第１トリガー信号の時間イベントに対応する第１時間デジタル値と、複数の前記トリガー信号の内の第２トリガー信号の時間イベントに対応する第２時間デジタル値との差分から前記時間デジタル値を生成する、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の時間デジタル変換器。
5. 入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
   請求項１乃至４のいずれか１項に記載の時間デジタル変換器と、
   前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
   前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
   を備え、
   前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する、Ａ／Ｄ変換回路。
6. 入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
   請求項１乃至４のいずれか１項に記載の時間デジタル変換器と、
   前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
   前記基準信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
   前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
   を備え、
   前記時間デジタル変換器が生成する前記時間デジタル値に基づく前記デジタル信号を出力する、Ａ／Ｄ変換回路。

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