JP5559142B2 - 位相測定装置、および周波数測定装置 - Google Patents

位相測定装置、および周波数測定装置 Download PDF

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Description

この発明は、二つの被測定対象信号の位相差を測定する位相測定装置、被測定対象信号の周波数を測定する周波数測定装置に関するものである。
現在、時間や周波数の計測には、時間や周波数の値を電気信号に変換して計測する方法が多く用いられている。このような電気的な計測では、計測の基準となるクロック信号を用いて、当該クロック信号の１周期分の個数を検出することで、計測対象となる時間を算出している。ところが、計測時間を高精度にするには、クロック信号の波長を短くすれば良いのであるが、生成できるクロック信号の波長にも現実的な限界がある。このため、クロック信号の１周期分に満たない端数部分を如何に計測するかが、高精度化に対して非常に有効である。このため、例えば非特許文献１では、コンデンサを利用して端数部分を電圧値に変換し、計測を行っている。
「時間：時間，周波数の測定技術」，片野 和也，山口 雄二，計測と制御 第４４巻 第１０号 ２００５年１０月号
しかしながら、上述の非特許文献１の方法では、時間電圧変換回路やＡＤＣ回路（アナログデジタル変換回路）等のアナログ回路が必須の構成となる。したがって、アナログ回路であるがために生じやすいノイズ、オフセット、および温度変動等の誤差が計測結果に含まれやすくなってしまう。また、各種のアナログ回路を必要とするので、小型化や低コスト化が難しくなる。
したがって、本発明の目的は、デジタル回路を用いて時間すなわち二つの信号の位相差を高精度に計測できる位相測定装置を実現することにある。また、本発明の別の目的は、位相測定装置と同様の回路構成により被対象信号の周波数を高精度に計測できる周波数測定装置を実現することにある。さらに、本発明の目的は、上述の位相測定装置を用いることで、高精度な基準信号を発生できる基準信号発生装置や該基準信号発生装置の異常を検出する異常検出装置を実現することにある。
この発明の位相測定装置は、バッファ遅延量測定回路、位相差測定回路、および位相差演算部を備える。
バッファ遅延量測定回路は複数のバッファを備える。複数のバッファのそれぞれには、測位演算より算出されるリファレンス信号に同期したクロック信号が一定の遅延時間によりそれぞれ異なるタイミングで入力されるとともに、該クロック信号よりも低周波数のサンプリング基準信号が同時に入力される。各バッファは、該サンプリング基準信号の遷移タイミングでのクロック信号のレベルに応じた状態データをそれぞれに発生する。バッファ遅延量測定回路は、これらの状態データ群からなる遅延測定用データを出力する。
位相差測定回路は、第１部分位相差測定回路と第２部分位相差測定回路とを備える。第１部分位相差測定回路は、バッファ遅延量測定回路と同様に複数のバッファを備える。複数のバッファのそれぞれには、測定対象となる位相差を生じる第１被測定対象信号と第２被測定対象信号の内の第１被測定対象信号が入力されるとともに、遅延量による互いに異なるタイミングのクロック信号が入力される。各バッファは、第１被測定対象信号の遷移タイミングでのクロック信号のレベルに応じた状態データをそれぞれに発生する。第１部分位相差測定回路は、該複数のバッファからの状態データ群からなる第１位相差測定用データを出力する。
第２部分位相差測定回路は、バッファ遅延量測定回路と同様に複数のバッファを備える。複数のバッファのそれぞれには、測定対象となる位相差を生じる第２被測定対象信号が入力されるとともに、遅延量による互いに異なるタイミングのクロック信号が入力される。各バッファは、第２被測定対象信号の遷移タイミングでのクロック信号のレベルに応じた状態データをそれぞれに発生する。第２部分位相差測定回路は、該複数のバッファからの状態データ群からなる第２位相差測定用データを出力する。
位相演算部は、遅延測定用データに基づいて各バッファ間の遅延量を算出し、第１位相差測定用データおよび第２位相差測定用データのクロック信号の遷移タイミングに対する差分値と遅延量とに基づいて位相差を算出する。
この構成では、複数のバッファを備えた所謂ＴＤＣ（Time to Digital Converter）を用いて位相差の測定を行う。
バッファ遅延量測定回路は、複数のバッファ（フリップフロップ）を備える一つのＴＤＣを備え、ＴＤＣの各バッファに対して同じクロック信号をそれぞれ一定の遅延量（時間差）をもって順次与えていく。ここで、クロック信号は、ＧＰＳの１ＰＰＳのような高精度なリファレンス信号に同期しているので、クロック信号から求められる遅延量も、リファレンス信号の精度と同様に高精度になる。これとともに、バッファ遅延量測定回路では、各バッファに対して周期の長いサンプリング基準信号を同時に与える。各バッファには、サンプリング基準信号の遷移のタイミングにおいて、クロック信号がＨｉレベルとなるバッファと、Ｌｏｗレベルとなるバッファとが存在し、レベルに応じた例えば「１」もしくは「０」の状態データを出力する。ここで、この「１」、「０」の状態データ列からなる遅延測定用データにおける、隣り合う「１」から「０」への状態データの遷移タイミング間に存在する状態データ数（図２参照）は、バッファの遅延量とクロック信号の周波数（周期）に依存する。
位相差測定回路は、第１部分位相差測定回路と第２部分位相差測定回路のそれぞれに一つのＴＤＣを備え、各ＴＤＣの各バッファには、バッファ遅延測定回路と同じクロック信号が与えられる。ここでも、クロック信号は、ＧＰＳの１ＰＰＳのような高精度なリファレンス信号に同期しているので、クロック信号から求められる遅延量も、リファレンス信号の精度と同様に高精度になる。また、第１部分位相差測定回路には第１被測定対象信号が入力され、第２部分位相差測定回路には第２被測定対象信号が入力される。ここで、第１部分位相差測定回路では、上述のバッファ遅延測定回路と同様の原理により、第１被測定対象信号の遷移タイミングにおける各バッファの状態データが異なり、これら状態データ群からなる第１位相差測定用データが出力される。また、第２部分位相差測定回路でも、同様の原理により、第２被測定対象信号の遷移タイミングにおける各バッファの状態データが異なり、これら状態データ群からなる第２位相差測定用データが出力される。これら第１位相差測定用データおよび第２位相差測定用データの特定の遷移タイミング（図４の状態データが「１」から「０」に遷移するタイミング）までの状態データ数は、クロック信号の遷移タイミングと第１被対象測定信号もしくは第２被測定対象信号の遷移タイミングとの時間差に依存する。
位相差演算部では、第１位相差測定用データおよび第２位相差測定用データの特定の遷移タイミングまでの状態データ数に対して遅延測定用データから得られるバッファ間の遅延量を与える（乗算する）ことで、クロック信号の遷移タイミングと第１被対象測定信号もしくは第２被測定対象信号の遷移タイミングとの時間差が得られる。このように時間差が得られることで、正確なバッファ間の遅延量が得られ、高精度な位相差測定が可能になる。
また、この発明の位相測定装置の位相差測定回路は、クロック信号の１周期単位の個数を測定する開始タイミングと終了タイミングとを第１測定被対象信号と第２測定被対象信号によって与えることで、位相差に含まれるクロック信号の１周期単位の個数を算出する第３部分位相差測定回路を備える。位相差演算部は、クロック信号の１周期単位の個数に応じた時間長をも含んで位相差の算出を行う。
この構成では、位相差がクロック信号の１周期分以上であって、この１周期をカウント可能な時間長である場合に、全てをバッファの遅延量のみで測定せずとも、クロック信号の１周期分を分解能として位相差の一部を算出することができる。そして、クロック信号の１周期に満たない端数部分を上述のＴＤＣのバッファ間の遅延量を用いた方法で算出する。これにより、上述のようなクロック信号の１周期よりも長い位相差であった場合に、各ＴＤＣのバッファ数を少なくすることができる。
また、この発明の周波数測定装置は、上述のバッファ遅延測定回路、周波数測定回路、および周波数演算部を備える。バッファ遅延測定回路は、上述と同じ構成からなり、遅延測定用データを出力する。周波数測定回路は、複数のバッファを備える。周波数測定回路の各バッファには、第３被測定対象信号が一定の遅延時間によりそれぞれ異なるタイミングで入力されるとともに、該第３被測定対象信号よりも低周波数のサンプリング基準信号が同時に入力される。各バッファは、サンプリング基準信号の遷移タイミングでの第３被測定対象信号のレベルに応じた状態データを発生し、周波数測定回路は、これら状態データ群からなる周波数測定用データを出力する。周波数演算部は、遅延測定用データに基づいて各バッファ間の遅延量を算出するとともに、該遅延量を利用して周波数測定用データに基づく第３被測定対象信号の周波数または周期を算出する。
この構成では、上述の位相差（時間差）に代えて、被測定対象信号の周波数および周期を算出する。バッファ遅延測定回路は、上述の位相差測定装置と同じであり、バッファの遅延量とクロック信号の周波数（周期）に依存する状態データ列からなる遅延測定用データを出力する。
周波数測定回路は、バッファ遅延回路と同じ一つのＴＤＣを備える回路であり、クロック信号に代えて、被測定対象信号に対して前記遅延量を与えて、各バッファへ入力する。これにより、出力される周波数測定用データの状態データ列は、被測定対象信号の周波数（周期）に依存する。
周波数演算部は、周波数測定用データの遷移タイミング間の状態データ数に対して、遅延測定用データから得られる遅延量を与える（乗算する）ことで、被測定対象信号の一周期を検出することができ、この一周期により周波数を得ることができる。この際、クロック信号の周期よりも短い遅延量が分解能となることで、高精度な周期および周波数の測定が可能となる。
また、この発明の周波数測定装置は、測定回路と周波数演算部とを備える。測定回路は、複数のバッファを備える。各バッファには、測位演算より算出されるリファレンス信号に同期したクロック信号もしくは第３被測定対象信号のいずれか一方が一定の遅延時間によりそれぞれ異なるタイミングで入力されるとともに、クロック信号および第３被測定対象信号よりも低周波数のサンプリング基準信号が同時に入力される。測位回路は、該サンプリング基準信号の遷移タイミングでのクロック信号のレベルに応じた状態データ群からなる遅延測定用データを出力する。一方、測位回路は、サンプリング基準信号の遷移タイミングでの第３被測定対象信号のレベルに応じた状態データ群からなる周波数測定用データを出力する。周波数演算部は、遅延測定用データに基づいて各バッファ間の遅延量を算出する。周波数演算部は、周波数測定用データと遅延量とに基づいて第３被測定対象信号の周波数または周期を算出する。
この構成では、上述のバッファ遅延測定回路と周波数測定回路とが同じ構造であり、入力される信号が、クロック信号か被測定対象信号かの違いがあるだけのものであることに着目し、クロック信号を入力すれば遅延測定用データを出力し、被測定対象信号を入力すれば周波数測定用データを出力する測定回路を備える。これにより、必要とするＴＤＣ数が一つになり、回路規模がより簡素化される。
この発明によれば、アナログ回路を用いることなくデジタル処理のみで、高精度な位相測定や周波数測定を行う測定装置を実現することができる。
第１の実施形態の位相測定装置および当該位相測定装置に各種の信号を与える各装置の主要構成を示すブロック図である。 位相測定装置１のバッファ遅延測定回路１１０の主要構成を示すブロック図、および、バッファ遅延測定回路１１０の測定原理を示すタイミングチャートである。 位相差測定回路１２０の回路構成を示すブロック図である。 位相差測定原理を示すタイミングチャートである。 第２の周波数測定装置および当該周波数測定装置に各種の信号を与える各装置の主要構成を示すブロック図、および周波数測定装置の他の構成例を示す図である。
本発明の第１の実施形態に係る位相測定装置について図を参照して説明する。
図１は本実施形態の位相測定装置および当該位相測定装置に各種の信号を与える各装置の主要構成を示すブロック図である。なお、以下の説明では、ＧＰＳを用いた例を示すが、他のＧＮＳＳを用いてもよく、さらには、外部装置から位相測定装置１および基準信号発生装置３に対してサンプリング基準信号やリファレンス信号を与える構成であってもよい。
まず、本実施形態の位相測定装置１を含む位相測定システムの各装置について概略的に説明する。
ＧＰＳ受信機２は、ＲＦ処理部２１、ベースバンド処理部２２、ＴＣＸＯ（水晶発振器）２３を備える。ＴＣＸＯ２３は、復調用のＧＰＳリファレンス信号Ｒｅｆ（ＧＰＳ）を生成し、ＲＦ処理部２１、ベースバンド処理部２２に与えるとともに、分周器４０へ与える。ＲＦ処理部２１は、ＧＰＳアンテナ２０に接続されており、ＧＰＳ測位用信号を受信する。ＲＦ処理部２１は、ＧＰＳリファレンス信号Ｒｅｆ（ＧＰＳ）を用いて、受信信号をダウンコンバートしてベースバンド処理部２２へ与える。ベースバンド処理部２２は、ベースバンド信号を復調して測位演算を行うとともに、本発明のリファレンス信号に相当する１ＰＰＳ（Ｒｅ）を生成して、基準信号発生装置３へ与える。
基準信号発生装置３は、位相比較器３１、ループフィルタ３２、ＶＣＯ（電圧制御発振器）３３、逓倍器３４、分周器３５を備える。位相比較器３１は、ＧＰＳ受信機２からの１ＰＰＳ（Ｒｅ）と分周器３５からの本発明の同期用信号に相当する１ＰＰＳ（Ｌｏ）との位相差を検出して、当該位相差に基づく電圧レベルの位相差信号を生成して出力する。ループフィルタ３２は、ローパスフィルタ等により構成され、位相差信号の電圧レベルを時間軸上で平均化することで、駆動電圧信号を生成してＶＣＯ３３へ出力する。ＶＣＯ３３は、駆動電圧信号に基づいた周波数（例えば１０ＭＨｚ）の基準信号Ｓｏｕｔを生成し、外部出力するとともに、逓倍器３４へ与える。逓倍器３４は、基準信号Ｓｏｕｔを逓倍することで、例えば１００ＭＨｚ程度のクロック信号ＣＬＫを生成する。分周器３５は、クロック信号を分周して、１ＰＰＳ（Ｌｏ）を生成して、位相比較器３１へ与える。このような構成を用いることで、基準信号発生装置３から出力される基準信号Ｓｏｕｔやクロック信号ＣＬＫはＧＰＳ受信機２からの１ＰＰＳ（Ｒｅ）に高精度に同期した信号となる。なお、逓倍器３４は、ＶＣＯ３３で生成される基準信号Ｓｏｕｔの周波数に応じて省略することも可能である。
位相測定装置１は、デジタル測定部１１、位相差演算部１２を備える。デジタル測定部１１は、バッファ遅延測定回路１１０および位相差測定回路１２０を備える。
バッファ遅延測定回路１１０には、基準信号発生装置３からのクロック信号ＣＬＫと、ＧＰＳ受信機２のＧＰＳリファレンス信号Ｒｅｆ（ＧＰＳ）を分周器４０で分周してなるサンプリング基準信号ＳＣＬとが入力される。ここで、サンプリング基準信号ＳＣＬは、クロック信号に対して、十分に長周期（低周波数）の信号からなる。詳細は後述するが、バッファ遅延測定回路１１０は、ＴＤＣを備え、クロック信号ＣＬＫとサンプリング基準信号ＳＣＬとを用いて、ＴＤＣの各バッファに与えるクロック信号間の遅延量τBを測定するための遅延測定用データＤｓを生成して、位相差演算部１２へ与える。
位相差測定回路１２０には、クロック信号ＣＬＫと、測定対象となる位相差を生じる第１被測定対象信号ＳＳ（Ａ）および第２被測定対象信号ＳＳ（Ｂ）とが入力される。バッファ遅延測定回路１１０と同様に詳細は後述するが、位相差測定回路１２０は、第１被測定対象信号ＳＳ（Ａ）と第２被測定対象信号ＳＳ（Ｂ）との位相差におけるクロック信号の周期を分解能とする量を示す粗位相量データＤｔを生成する。また、位相差測定回路１２０は、第１被測定対象信号ＳＳ（Ａ）と第２被測定対象信号ＳＳ（Ｂ）とのそれぞれに対してＴＤＣを一つ割り当てた構造を有し、クロック信号ＣＬＫと第１被測定対象信号ＳＳ（Ａ）もしくは第２被測定対象信号ＳＳ（Ｂ）とを用いて、粗位相量データＤｔでは表せないクロック信号の周期より短い端数位相差を表す位相差測定用データＤｓ（Ａ），Ｄｓ（Ｂ）を生成して、位相差演算部１２へ出力する。
位相差演算部１２は、プロセッサにより構成され、遅延測定用データＤｓからバッファ間の遅延量τBを算出する。位相差演算部１２は、クロック信号の周期と粗位相量データＤｔとに基づいて粗位相差を算出するとともに、算出した遅延量τBと位相差測定用データＤｓ（Ａ），Ｄｓ（Ｂ）とに基づいて端数位相差を算出する。そして、位相差演算部１２は、これら粗位相差Ｄｔおよび端数位相差から第１被測定対象信号ＳＳ（Ａ）と第２被測定対象信号ＳＳ（Ｂ）との位相差を算出する。
次に、位相測定装置１の構成及び原理について、より具体的に説明する。
まず、バッファ間の遅延量τBの検出について説明する。
図２（Ａ）は位相測定装置１のバッファ遅延測定回路１１０の主要構成を示すブロック図であり、図２（Ｂ）はバッファ遅延測定回路１１０の測定原理を示すタイミングチャートである。
バッファ遅延測定回路１１０は、ＴＤＣによって構成され、所定段数からなる複数のバッファ回路１１１（１）〜１１１（Ｐ）を備える。各バッファ回路１１１（１）〜１１１（Ｐ）は、それぞれにＤ入力端子、ＣＬＫ入力端子、Ｑ出力端子を備える。各バッファ回路１１１（１）〜１１１（Ｐ）のＱ出力端子は、データバス（Ｄａｔａ Ｂｕｓ）に接続し、該データバスは位相差演算部１２へ接続される。各バッファ回路１１１（１）〜１１１（Ｐ）のＣＬＫ入力端子には、サンプリング基準信号ＳＣＬが入力される。各バッファ回路１１１（１）〜１１１（Ｐ）のＤ入力端子には、それぞれ基準信号発生装置３からのクロック信号ＣＬＫに基づくクロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）が入力される。具体的には、バッファ回路１１１（１）に入力されるクロック信号ＣＬＫ（０）は、基準信号発生装置３からのクロック信号ＣＬＫそのものであり、バッファ回路１１１（２）に入力されるクロック信号ＣＬＫ（１）はクロック信号ＣＬＫを遅延器１１２（１）で遅延量τBだけ遅延した信号である。さらに、図示しないバッファ回路１１１（３）に入力されるクロック信号ＣＬＫ（２）はクロック信号ＣＬＫ（１）を遅延器１１２（２）で遅延量τBだけさらに遅延した信号である。このように、各バッファ回路１１１（１）〜１１１（Ｐ）に対しては、それぞれが順次遅延量τBだけの遅延間隔を有するクロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）が入力される。
クロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）のそれぞれとサンプリング基準信号ＳＣＬとが各バッファ回路１１１（１）〜１１１（Ｐ）へ入力されている状態で、サンプリング基準信号ＳＣＬのレベル遷移が生じると、各バッファ回路１１１（１）〜１１１（Ｐ）は、レベル遷移タイミング（図２（Ｂ）におけるサンプリング基準信号ＳＣＬが「０」から「１」に遷移するタイミング）での各クロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）のレベルをラッチして「１」もしくは「０」の状態データを出力する。例えば、図２（Ｂ）の例であれば、バッファ回路１１１（１）は、サンプリング基準信号ＳＣＬのレベル遷移タイミングで、クロック信号ＣＬＫ（０）が「１」レベルであるので、「１」の状態データを出力する。同様に、バッファ回路１１１（２），１１１（３）も「１」の状態データを出力する。また、バッファ回路１１１（４）は、サンプリング基準信号ＳＣＬのレベル遷移タイミングで、クロック信号ＣＬＫ（３）が「０」レベルであるので「０」の状態データを出力する。このように、バッファ回路１１１（１）〜１１１（Ｐ）から出力される「１」または「０」からなる状態データ群は、バッファ回路１１１（１）側をＭＳＢとしバッファ回路１１１（Ｐ）側をＬＳＢとする遅延測定用データＤｓ（図２（Ｂ）参照）として、位相差演算部１２へ出力される。
ここで、遅延測定用データＤｓの特定方向への状態遷移タイミング（例えば状態データが「１」から「０」へ遷移するタイミング）間に含まれる状態データ数ＮBは、クロック信号ＣＬＫの周波数ｆと、上述のバッファ回路間に与える遅延量τBによって決定され、ＮB・τB＝１／ｆ の関係となる。ここで、クロック信号ＣＬＫはＧＰＳ受信機２からの１ＰＰＳ（Ｒｅ）に同期して、長期安定性が１×１０-12台であるので、クロック信号ＣＬＫも同様の高精度となる。したがって、状態データ数ＮBを測定することで、τB＝１／（ＮB・ｆ）の式から遅延量τBを高精度に算出することができる。
さらに、位相差演算部１２は、遅延測定用データＤｓからの状態データ数ＮBを複数回分取得して、（１）式に示すように平均化することで、より高精度な遅延量τBを算出することができる。
Figure 0005559142
なお、本説明では平均化処理を行ったが、最小二乗法やデジタルフィルタを用いてもよい。
次に、被測定対象信号ＳＳ（Ａ）と被測定対象信号ＳＳ（Ｂ）との位相差の検出について説明する。
図３は位相差測定回路１２０の回路構成を示すブロック図であり、図４は位相差測定原理を示すタイミングチャートである。
位相差測定回路１２０は、カウンタ回路１２１、カウンタラッチ回路１２２、第１部分位相差測定回路１２３、第２部分位相差測定回路１２４を備える。ここで、カウンタ回路１２１およびカウンタラッチ回路１２２からなる組み合わせ回路が、本発明の第３位相差測定回路に相当する。
カウンタ回路１２１には、クロック信号ＣＬＫ、第１被測定対象信号ＳＳ（Ａ）および第２被測定対象信号ＳＳ（Ｂ）が入力される。カウンタ回路１２１は、第１被測定対象信号ＳＳ（Ａ）の遷移タイミングをスタートフラグとし、第２被測定対象信号ＳＳ（Ｂ）の遷移タイミングをクリアフラグとして、スタートフラグからクリアフラグまでのカウント値Ｄｃを取得して、カウンタラッチ回路１２２へ出力する。カウンタ回路１２１は、カウンタラッチ回路１２２への出力後、カウント値をクリアする。例えば、図４の例のように、クロック信号ＣＬＫ（ＣＬＫ（０））のタイミングｔ（ｎ０）とタイミングｔ（ｎ１）との間で第１被測定対象信号ＳＳ（Ａ）の遷移タイミングが生じ、タイミングｔ（ｎ２）とタイミングｔ（ｎ３）との間で第２被測定対象信号ＳＳ（Ｂ）の遷移タイミングが生じた場合、タイミングｔ（ｎ０）からタイミングｔ（ｎ１）までを１周期とする一つのクロック信号に対してはＤｃ＝０が出力され、タイミングｔ（ｎ１）からタイミングｔ（ｎ２）までを１周期とする一つのクロック信号に対してはＤｃ＝１が出力され、タイミングｔ（ｎ２）からタイミングｔ（ｎ３）までを１周期とする一つのクロック信号に対してはＤｃ＝０が出力される。
カウンタラッチ回路１２２には、カウント値Ｄｃと第２被測定対象信号ＳＳ（Ｂ）とが入力される。カウンタラッチ回路１２２は、カウンタ回路１２１入力からされるカウント値Ｄｃを第２被測定対象信号ＳＳ（Ｂ）の遷移タイミングを検出するまでラッチして、当該遷移タイミングを検出した時点で、ラッチしたカウント値Ｄｔを位相差演算部１２へ出力する。
第１部分位相差測定回路１２３および第２部分位相差測定回路１２４は、ＴＤＣによって構成され、同じバッファ回路数によって構成される。
第１部分位相差測定回路１２３は、複数段からなるバッファ回路１２３１（１）〜１２３１（Ｐ）を備える。各バッファ回路１２３１（１）〜１２３１（Ｐ）は、それぞれにＤ入力端子、ＣＬＫ入力端子、Ｑ出力端子を備える。各バッファ回路１２３１（１）〜１２３１（Ｐ）のＱ出力端子は、データバス（Ｄａｔａ Ｂｕｓ）に接続し、該データバスは位相差演算部１２へ接続される。各バッファ回路１２３１（１）〜１２３１（Ｐ）のＣＬＫ入力端子には、第１被測定対象信号ＳＳ（Ａ）が入力される。各バッファ回路１２３１（１）〜１２３１（Ｐ）のＤ入力端子には、バッファ遅延測定回路１１０と同様に、それぞれ基準信号発生装置３からのクロック信号ＣＬＫに基づくクロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）が入力される。具体的には、バッファ回路１２３１（１）に入力されるクロック信号ＣＬＫ（０）は、基準信号発生装置３からのクロック信号ＣＬＫそのものであり、バッファ回路１２３１（２）に入力されるクロック信号ＣＬＫ（１）はクロック信号ＣＬＫを遅延器１２３２（１）で遅延量τBだけ遅延した信号である。さらに、図示しないバッファ回路１２３１（３）に入力されるクロック信号ＣＬＫ（２）はクロック信号ＣＬＫ（１）を遅延器１２３２（２）で遅延量τBだけさらに遅延した信号である。このように、各バッファ回路１２３１（１）〜１２３１（Ｐ）に対しては、それぞれが遅延量τBの遅延間隔からなるクロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）が入力される。
クロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）のそれぞれと第１被測定対象信号ＳＳ（Ａ）とが各バッファ回路１２３１（１）〜１２３１（Ｐ）へ入力されている状態で、第１被測定対象信号ＳＳ（Ａ）のレベル遷移が生じると、各バッファ回路１２３１（１）〜１２３１（Ｐ）は、レベル遷移タイミング（図４における第１被測定対象信号ＳＳ（Ａ）が「０」から「１」に遷移するタイミング）での各クロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）のレベルをラッチして「１」もしくは「０」の状態データを出力する。例えば、図４の例であれば、バッファ回路１２３１（１）は、第１被測定対象信号ＳＳ（Ａ）のレベル遷移タイミングで、クロック信号ＣＬＫ（０）が「１」レベルであるので、「１」の状態データを出力する。同様に、バッファ回路１２３１（２），１２３１（３），１２３１（４）も「１」の状態データを出力する。また、バッファ回路１２３１（５）は、第１被測定対象信号ＳＳ（Ａ）のレベル遷移タイミングで、クロック信号ＣＬＫ（４）が「０」レベルであるので「０」の状態データを出力する。このように、バッファ回路１２３１（１）〜１２３１（Ｐ）から出力される「１」または「０」からなる状態データ群は、バッファ回路１２３１（１）側をＭＳＢとしバッファ回路１２３１（Ｐ）側をＬＳＢとする第１位相差測定用データＤｓ（Ａ）（図４参照）として、位相差演算部１２へ出力される。
第２部分位相差測定回路１２４は、複数段からなるバッファ回路１２４１（１）〜１２４１（Ｐ）を備える。各バッファ回路１２４１（１）〜１２４１（Ｐ）は、それぞれにＤ入力端子、ＣＬＫ入力端子、Ｑ出力端子を備える。各バッファ回路１２４１（１）〜１２４１（Ｐ）のＱ出力端子は、データバス（Ｄａｔａ Ｂｕｓ）に接続し、該データバスは位相差演算部１２へ接続される。各バッファ回路１２４１（１）〜１２４１（Ｐ）のＣＬＫ入力端子には、第２被測定対象信号ＳＳ（Ｂ）が入力される。各バッファ回路１２４１（１）〜１２４１（Ｐ）のＤ入力端子には、バッファ遅延測定回路１１０と同様に、それぞれ基準信号発生装置３からのクロック信号ＣＬＫに基づくクロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）が入力される。具体的には、バッファ回路１２４１（１）に入力されるクロック信号ＣＬＫ（０）は、基準信号発生装置３からのクロック信号ＣＬＫそのものであり、バッファ回路１２４１（２）に入力されるクロック信号ＣＬＫ（１）はクロック信号ＣＬＫを遅延器１２４２（１）で所定遅延量τBだけ遅延した信号である。さらに、図示しないバッファ回路１２４１（３）に入力されるクロック信号ＣＬＫ（２）はクロック信号ＣＬＫ（１）を遅延器１２４２（２）で遅延量τBだけさらに遅延した信号である。このように、各バッファ回路１２４１（１）〜１２４１（Ｐ）に対しては、それぞれが遅延量τBの遅延間隔からなるクロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）が入力される。
クロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）のそれぞれと第２被測定対象信号ＳＳ（Ｂ）とが各バッファ回路１２４１（１）〜１２４１（Ｐ）へ入力されている状態で、第２被測定対象信号ＳＳ（Ｂ）のレベル遷移が生じると、各バッファ回路１２４１（１）〜１２４１（Ｐ）は、レベル遷移タイミング（図４における第２被測定対象信号ＳＳ（Ｂ）が「０」から「１」に遷移するタイミング）での各クロック信号ＣＬＫ（０）〜ＣＬＫ（Ｐ−１）のレベルをラッチして「１」もしくは「０」の状態データを出力する。例えば、図４の例であれば、バッファ回路１２４１（１）は、第２被測定対象信号ＳＳ（Ｂ）のレベル遷移タイミングで、クロック信号ＣＬＫ（０）が「０」レベルであるので、「０」の状態データを出力する。同様に、バッファ回路１２４１（２），１２４１（３）も「０」の状態データを出力する。また、バッファ回路１２４１（４）は、第２被測定対象信号ＳＳ（Ｂ）のレベル遷移タイミングで、クロック信号ＣＬＫ（３）が「１」レベルであるので「１」の状態データを出力する。このように、バッファ回路１２４１（１）〜１２４１（Ｐ）から出力される「１」または「０」からなる状態データ群は、バッファ回路１２４１（１）側をＭＳＢとしバッファ回路１２４１（Ｐ）側をＬＳＢとする第２位相差測定用データＤｓ（Ｂ）（図４参照）として、位相差演算部１２へ出力される。
ここで、第１位相差測定用データＤｓ（Ａ）における最初の状態データから「１」から「０」へ状態データが遷移するタイミングまでの状態データ数ＮB（Ａ）は、第１被測定対象信号ＳＳ（Ａ）の遷移タイミングの直前におけるクロック信号ＣＬＫ（ＣＬＫ（０））のスタートタイミングから第１被測定対象信号ＳＳ（Ａ）の遷移タイミングまでの経過時間と、バッファ回路間の遅延量τBによって決定される。したがって、第１被測定対象信号ＳＳ（Ａ）の遷移タイミングまでの経過時間（図４のΔｔｓ）は、ＮB（Ａ）・τBで算出することができる。
同様に、第２位相差測定用データＤｓ（Ｂ）における最初の状態データから「１」から「０」への遷移タイミングの状態データまでの状態データ数ＮB（Ｂ）は、第２被測定対象信号ＳＳ（Ｂ）の遷移タイミングの直前におけるクロック信号ＣＬＫ（ＣＬＫ（０））のスタートタイミングから第２被測定対象信号ＳＳ（Ｂ）の遷移タイミングまでの経過時間と、バッファ回路間の遅延量τBによって決定される。したがって、第２被測定対象信号ＳＳ（Ｂ）の遷移タイミングまでの経過時間（図４のΔｔ３）は、ＮB（Ｂ）・τBで算出することができる。
位相差演算部１２は、個数データ列Ｄｔに基づいて、クロック信号ＣＬＫの１周期（Δｔclk）を分解能とする粗位相差Δｔ１を算出する。例えば、図４の例であれば、粗位相差Δｔ１は、クロック信号ＣＬＫ１周期分のみの時間長であるので、クロック信号ＣＬＫの周波数をｆとして、Δｔ１＝Δｔclk＝１／ｆによって算出される。
位相差演算部１２は、第１位相差測定用データＤｓ（Ａ）から状態データ数ＮB（Ａ）を取得すると、粗位相差Δｔ１に対して時間的に前側の端数である前側端数位相差Δｔ２を算出する。ここで、前側端数位相差Δｔ２は、第１被測定対象信号ＳＳ（Ａ）の遷移タイミングから粗位相差Δｔ１で検出されるクロック信号ＣＬＫの周期のスタートタイミングすなわちこの直前のクロック信号のエンドタイミングとの間の時間長である。したがって、クロック信号ＣＬＫの１周期分の時間長から、上述のクロック信号ＣＬＫのスタートタイミングから第１被測定対象信号ＳＳ（Ａ）のスタートタイミングまでの時間長を差分すればよい（図４参照）。
これを利用し、位相差演算部１２は、状態データ数ＮB（Ａ）に対して、バッファ遅延測定回路１１０の出力に基づいて上述のように算出された遅延量τBを乗算することで、差分値Δｔｓ（＝ＮB（Ａ）・τB）を算出し、クロック信号ＣＬＫの１周期分の時間長Δｔclkから差分する。すなわち、位相差演算部１２は、前側端数位相差Δｔ２＝Δｔclk−Δｔｓ＝Δｔclk−ＮB（Ａ）・τBの演算式を用いて算出する。
一方、位相差演算部１２は、第２位相差測定用データＤｓ（Ｂ）から状態データ数ＮB（Ｂ）を取得すると、粗位相差Δｔ１に対して時間的に後側の端数である後側端数位相差Δｔ３を算出する。ここで、後側端数位相差Δｔ３は、粗位相差Δｔ１で検出されるクロック信号ＣＬＫの周期のエンドタイミングすなわちこの直後のクロック信号のスタートタイミングから第２被測定対象信号ＳＳ（Ａ）の遷移タイミングまで時間長である。したがって、状態データ数ＮB（Ｂ）に遅延量τBを乗算すればよい（図４参照）。
これを利用し、位相差演算部１２は、状態データ数ＮB（Ｂ）に対して、遅延量τBを乗算することで、後側端数位相差Δｔ３（＝ＮB（Ｂ）・τB）を算出する。
位相差演算部１２は、このように算出した粗位相差Δｔ１、前側端数位相差Δｔ２、後側端数位相差Δｔ３を加算することで、第１被測定対象信号ＳＳ（Ａ）と第２被測定対象信号ＳＳ（Ｂ）との位相差Δｔ（＝Δｔ２＋Δｔ１＋Δｔ３）を算出し、位相差データＰＤとして出力する。
以上のような構成を用いることで、クロック信号がＧＰＳの１ＰＰＳ（Ｒｅ）に同期して高精度に維持されているのでバッファ間の遅延量を高精度に設定でき、アナログ回路要素を用いることなくデジタル回路のみで、クロック信号ＣＬＫの１周期分に満たない端数の位相差も含めて高精度に測定することができる。
さらに、上述の構成において、位相差演算部１２は、状態データ数ＮBと同様に状態データ数ＮB（Ａ），ＮB（Ｂ）を複数回に亘り取得して記憶しておき、上述の（１）式のように平均値を算出した後に位相差Δｔの算出を行ってもよい。このような状態データ数の平均化処理を行うことで、より高精度に位相差を算出することができる。そして、この際に利用する遅延量τBについても、上述のような平均化処理したものを用いれば、さらに高精度に位相差を算出することができる。
なお、上述のバッファ遅延測定回路や位相差測定回路の回路構成は一例であり、例えば各バッファ回路のＣＬＫ入力側に遅延器が設置され、入力信号が入れ替わるような構成であってもよい。
次に、第２の実施形態に係る周波数測定装置について図を参照して説明する。
図５（Ａ）は周波数測定装置および当該周波数測定装置に各種の信号を与える各装置の主要構成を示すブロック図である。図５（Ｂ）は、周波数測定装置の他の構成例を示す図である。なお、本実施形態に示すＧＰＳ受信機２および基準信号発生装置１は第１の実施形態に示したものと同じであり、説明は省略する。
周波数測定装置６は、デジタル測定部６１と周波数演算部６２とを備える。デジタル測定部６１は、バッファ遅延測定回路６１０と周波数測定回路６２０とを備える。バッファ遅延測定回路６１０は、第１の実施形態に示したバッファ遅延測定回路１１０と同じ構成であり、バッファ間の遅延量τBに関する遅延測定用データＤｓを周波数演算部６２へ与える。
周波数測定回路６２０も、入力される信号の種類が異なるだけで、内部回路構成はバッファ遅延測定回路１１０，６１０と同じであり、周波数測定回路６２０には、被測定対象信号ＳＳ（Ｃ）とサンプリング基準信号ＳＣＬとが入力される。この際、周波数測定回路６２０には、被測定対象信号ＳＳ（Ｃ）がバッファ遅延測定回路６１０のクロック信号ＣＬＫの代わりとして入力される。この構成により、周波数測定回路６２０は、遅延測定用データＤｓと同様の「１」、「０」のデータ配列からなる周波数測定用データＤｓ（Ｃ）を、周波数演算部６２へ与える。
このような構成とすることで、周波数測定回路６２０から出力される周波数測定用データＤｓ（Ｃ）における、特定方向への状態遷移タイミング（例えば状態データが「１」から「０」へ遷移するタイミング）間に含まれる状態データ数ＮB（Ｃ）は、バッファ遅延測定回路１１０の説明のように、被測定対象信号ＳＳ（Ｃ）の周波数ｆと、上述のバッファ回路間に与える遅延量τBによって決定され、ＮB（Ｃ）・τB＝１／ｆ（ｃ） の関係となる。
この関係を利用し、周波数演算部６２は、バッファ遅延測定回路６１０からの遅延測定用データＤｓの状態データ数ＮBを測定することで遅延量τBを算出し、ｆ（Ｃ）＝１／（ＮB（Ｃ）・τB）の式から、被測定対象信号ＳＳ（Ｃ）の周波数ｆ（Ｃ）を算出することができる。この際、上述のように遅延量τBを高精度に算出することができるので、被測定対象信号ＳＳ（Ｃ）の周波数ｆ（Ｃ）も高精度に算出することができる。これにより、アナログ回路を用いることなく、デジタル回路のみで高精度な周波数測定を行うことができる。
なお、本実施形態では、同じＴＤＣによって形成されるバッファ遅延測定回路６１０と周波数測定回路６２０とを個別に備える例を示したが、図５（Ｂ）に示すように、一つのＴＤＣからなる測定回路６３０によって周波数測定を行うこともできる。この場合、測定回路６３０の前段に、デジタル処理でクロック信号ＣＬＫと被測定対象信号ＳＳ（Ｃ）との切り替えを行う入力信号回路６３１を備えればよい。このような構成とすることで、よりＴＤＣの個数を削減でき、より簡素に周波数測定装置を実現することができる。
１−位相測定装置、１１，６１−デジタル測定部、１１０，６１０−バッファ遅延測定回路、１２０−位相差測定回路、１２−位相差演算部、２−ＧＰＳ受信機、２０−ＧＰＳアンテナ、２１−ＲＦ処理部、２２−ベースバンド処理部、２３−ＴＣＸＯ、３−基準信号発生装置、３１−位相比較器、３２−ループフィルタ、３３−ＶＣＯ、３４−逓倍器、３５，４０−分周器、６２−周波数演算部、１１１，１２３１，１２４１−バッファ回路、１１２，１２３２，１２４２−ディレイ回路、１２１−カウンタ回路、１２２−カウンタラッチ回路、６２０−周波数測定部

Claims (4)

  1. 測位演算より算出されるリファレンス信号に同期したクロック信号が一定の遅延時間によりそれぞれ異なるタイミングで入力されるとともに、該クロック信号よりも低周波数のサンプリング基準信号が同時に入力され、該サンプリング基準信号の遷移タイミングでの前記クロック信号のレベルに応じた状態データをそれぞれに発生する複数のバッファを備え、該複数のバッファからの状態データ群からなる遅延測定用データを出力するバッファ遅延量測定回路と、
    測定対象となる位相差を生じる第１被測定対象信号と第２被測定対象信号の内の前記第１被測定対象信号が入力されるとともに、前記遅延量による互いに異なるタイミングの前記クロック信号が入力され、前記第１被測定対象信号の遷移タイミングでの前記クロック信号のレベルに応じた状態データをそれぞれに発生する複数のバッファを備え、該複数のバッファからの状態データ群からなる第１位相差測定用データを出力する第１部分位相差測定回路と、前記第２被測定対象信号が入力されるとともに、前記遅延量による互いに異なるタイミングの前記クロック信号が入力され、前記第２被対象信号の遷移タイミングでの前記クロック信号のレベルに応じた状態データをそれぞれに発生する複数のバッファを備え、該複数のバッファからの状態データ群からなる第２位相差測定用データを出力する第２位相差測定用回路と、を備えた位相差測定回路と、
    前記遅延測定用データに基づいて各バッファ間の前記遅延量を算出し、前記第１位相差測定用データおよび前記第２位相差測定用データの前記クロック信号の遷移タイミングに対する差分値と前記遅延量とに基づいて前記位相差を算出する位相差演算部と、
    を備えた位相測定装置。
  2. 前記位相差測定回路は、前記クロック信号の１周期単位の個数を測定する開始タイミングと終了タイミングとを前記第１測定被対象信号と前記第２測定被対象信号によって与えることで、前記位相差に含まれる前記クロック信号の１周期単位の個数を算出する第３部分位相差測定回路を備え、
    前記位相差演算部は、前記クロック信号の１周期単位の個数に応じた時間長をも含んで、前記位相差の算出を行う、請求項１に記載の位相測定装置。
  3. 測位演算より算出されるリファレンス信号に同期したクロック信号が一定の遅延時間によりそれぞれ異なるタイミングで入力されるとともに、該クロック信号よりも低周波数のサンプリング基準信号が同時に入力され、該サンプリング基準信号の遷移タイミングでの前記クロック信号のレベルに応じた状態データをそれぞれに発生する複数のバッファを備え、該複数のバッファからの状態データ群からなる遅延測定用データを出力するバッファ遅延量測定回路と、
    第３被測定対象信号が一定の遅延時間によりそれぞれ異なるタイミングで入力されるとともに、該第３被測定対象信号よりも低周波数のサンプリング基準信号が同時に入力され、該サンプリング基準信号の遷移タイミングでの前記第３被測定対象信号のレベルに応じた状態データをそれぞれに発生する複数のバッファを備え、該複数のバッファからの状態データ群からなる周波数測定用データを出力する周波数測定回路と、
    前記遅延測定用データに基づいて各バッファ間の前記遅延量を算出し、前記周波数測定用データと前記遅延量とに基づいて前記第３被測定対象信号の周波数または周期を算出する周波数演算部と、
    を備えた周波数測定装置。
  4. 測位演算より算出されるリファレンス信号に同期したクロック信号もしくは第３被測定対象信号のいずれか一方が一定の遅延時間によりそれぞれ異なるタイミングで入力されるとともに、前記クロック信号および前記第３被測定対象信号よりも低周波数のサンプリング基準信号が同時に入力され、前記サンプリング基準信号の遷移タイミングでの前記クロック信号または前記第３被測定対象信号のレベルに応じた状態データをそれぞれに発生する複数のバッファを備え、前記クロック信号が入力された場合には複数のバッファからの状態データ群からなる遅延測定用データを出力し、前記第３被測定対象信号が入力された場合には前記複数のバッファからの状態データ群からなる周波数測定用データを出力する測定回路と、
    前記遅延測定用データに基づいて各バッファ間の前記遅延量を算出し、前記周波数測定用データと前記遅延量とに基づいて前記第３被測定対象信号の周波数または周期を算出する周波数演算部と、
    を備えた周波数測定装置。
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