CN106569033B - 一种高精度快速频率计 - Google Patents
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Abstract
本发明公开了一种高精度快速频率计，其特征在于，包括显示模块、计算模块、FPGA控制模块、低端频率信号放大整形电路、高端频率信号分频电路和时钟模块；其中，高端频率信号分频电路，用于对待测频率信号进行隔直和分频处理后，输出CMOS电平信号到控制模块；低端频率信号放大整形电路，用于对待测频率信号进行隔直、放大整形后输出LVDS电平信号到FPGA控制模块；FPGA控制模块，用于根据时基信号产生计数脉冲对信号进行计数；计算模块，用于计算出由相邻两次计数脉冲上升沿和电平信号上升沿之间的时间间隔引起的计数误差发送给控制模块；控制模块根据所述计数结果、计数误差计算出待测频率信号的频率发送给显示模块进行显示。
Description
技术领域
本发明涉及数字电路设计领域，涉及一种频率计数器产品，尤其涉及一种高精度快速频率计。
背景技术
频率是电子技术中最基本的参数之一，并且与很多其他电参量的测量关系密切，因此频率的测量尤为重要。频率的测量方法有很多种，其中数字频率计测量频率具有测量精度高、测量速度快、可靠性高，以及功能齐全等优点，是频率测量的一个重要手段。
目前国内生产频率计的厂家比较少,大多数以欧美厂家占领国际市场。欧美频率计厂家主要有：Pendulum Instruments和Agilent科技等。
Pendulum Instruments公司常规频率计型号主要有：CNT-91、CNT-90、CNT-81、CNT-85。同时，Pendulum Instruments公司还推出铷钟时基频率计CNT-91R、CNT-85R。以及微波频率计CNT-90XL(频率测量范围高达60G)。测量分辨率可达12位/秒，测量速度最高可达单次测量间隔50ps。
Agilent科技公司的常规频率计信号主要有：53181A、53131A、53132A。同时，Agilent科技公司还推出微波频率计：53150A，53151A，53152A(频率测量范围最高可达46G)。测量分辨率可达10位/秒以上，测量速度可达单次测量间隔500ps。
从长远来看，数字频率计的高度集成化和智能化，是无数工作者孜孜追求的目标，也是现代电子信息技术发展的一个重要方面，更是其逐步走向国际化、全球化的必然趋势。
发明内容
为了克服现有的数字测频技术的不足，本发明的目的在于提供一种高精度快速频率计。
本发明解决其技术问题所采用的技术方案是：基于等精度测频法的测量原理，在现有数字式频率计设计方法的基础上，采用ACAM公司的数字时间转换芯片TDC-GP2对频率计的测量精度和测量速度进行进一步的提高，从而解决上述技术问题。该芯片能以信号通过其内部门电路的传播延迟来进行高精度的时间间隔测量。时间分辨率可达50ps。
本发明的技术方案为：
一种高精度快速频率计，其特征在于，包括显示模块、计算模块、FPGA控制模块、低端频率信号放大整形电路、高端频率信号分频电路和时钟模块；其中，
所述高端频率信号分频电路，用于对接入的待测频率信号进行隔直和分频处理后，输出CMOS电平信号到所述FPGA控制模块；
所述低端频率信号放大整形电路，用于对接入的待测频率信号进行隔直、放大整形及电平转换处理后，输出LVDS电平信号到所述FPGA控制模块；
所述时钟模块，用于输出时基信号到所述FPGA控制模块；
所述FPGA控制模块，用于对输入的电平信号进行分段分频处理，然后根据时基信号产生计数脉冲对信号进行计数；并将分段分频处理后的电平信号、计数脉冲发送给计算模块；所述电平信号包括所述CMOS电平信号和LVDS电平信号；
所述计算模块，用于计算出由相邻两次计数脉冲上升沿和所述电平信号上升沿之间的时间间隔引起的计数误差Δμ发送给所述FPGA控制模块；
所述FPGA控制模块根据所述计数结果、计数误差Δμ计算出待测频率信号的频率发送给所述显示模块进行显示。
进一步的，所述FPGA控制模块根据公式计算待测频率信号的频率fx；其中，f0为时基信号频率，Div为原始频率信号的分频比，M为两次计数脉冲间隔内时基信号的个数，N为两次计数脉冲间隔内待测信号的个数。
进一步的，所述FPGA控制模块对输入的电平信号进行分段分频处理，使计数信号在10Hz-100kHz范围内。
进一步的，所述计算模块为数字时间转换芯片TDC-GP2；所述计算模块通过串行外设接口与所述FPGA控制模块连接。
进一步的，所述高端频率信号分频电路包括一低压双模预置分频器芯片和一巴伦变压器；待测频率信号与地信号分别接入该巴伦变压器的初级输入端，该巴伦变压器的平衡差分信号输出端与该低压双模预置分频器芯片的信号输入的连接。
进一步的，所述低端频率信号放大整形电路对输入的待测频率信号依次进行隔直、二极管嵌位和阻抗变换处理；处理后的信号与参考电压信号接入第一级ECL差分信号接收器的差分信号输入端，第一级芯ECL差分信号接收器的输出信号与参考电压信号接入第二级ECL差分信号接收器的差分信号输入端，依次类推，最后一级ECL差分信号接收器的输出信号接入电平转换芯片的输入端。
进一步的，所述显示模块通过串行外设接口与所述FPGA控制模块连接。
本设计中频率计的工作流程为：高端100MHz-2.7GHz或低端10Hz-100MHz频率信号分别通过两输入通道整形，送入FPGA后再进行进一步的处理，接着FPGA根据10MHz时基信号产生计数脉冲对频率信号计数，由TDC-GP2计算出相邻两次计数脉冲上升沿和待测频率信号(即分频分段处理后的电平信号)上升沿之间的时间间隔引起的计数误差Δμ，再通过FPGA将计数结果及TDC-GP2测量所得的时间间隔引起的计数误差Δμ带入计算公式完成计算，最后将计算结果以BCD码的形式送入真空荧光显示屏(VFD)显示。时基信号由铷原子钟产生，为10MHz，该信号作为测量过程中的标准频率，也需带入计算。
图1为本发明的整体结构设计原理图，其包括待测信号整形部分，信号测量计算部分及显示部分。具体工作如下：在测量前先判断待测信号在哪一频段。若信号频率在100MHz-2.7GHz范围内，则接入高端信号通道，经过隔直和分频处理后，输出CMOS电平信号到FPGA；若信号频率在10Hz-100MHz范围内，则将其接入低端信号通道，经隔直、放大整形及电平转换处理后，输出LVDS电平信号到FPGA。通过设置，FPGA可选中输入信号的通道(由于高端频率信号和低端频率信号通过不同端口接入电路，通过整形后连接至FPGA不同输入引脚，本设计通过设置来选择出有信号输入的引脚)，并再对信号进行分段分频处理，使计数器计数信号在10Hz-100kHz范围内，接着对信号进行计数。TDC-GP2的外设接口为SPI(Serial Peripheral interface)串行外设接口，通过SPI通信协议实现FPGA对TDC-GP2的控制。FPGA读取相邻两个计数脉冲之间的计数值和由TDC-GP2测量得到的相邻两个计数脉冲与待测频率信号上升沿的时间数据，进行处理并完成公式计算(计算公式为其中fx为待测信号频率，f0为时基信号频率，Div为原始频率信号的分频比，M为两次计数脉冲间隔内时基信号的个数，N为两次计数脉冲间隔内待测信号的个数，Δμ为计数误差，由对TDC-GP2测得的两段时间数据计算处理得到，具体见原理分析部分)，将最终结果输入到VFD进行显示。VFD的外设接口也为SPI串行外设接口，FPGA对其的控制也遵循SPI通信协议。
与现有技术相比，本发明的有益效果是：
利用该设计方法可以大大降低等精度测频法的计数误差引起的测量误差，提高测量精度；同时能减小系统的最小测量时间间隔，即提高测量速度。
如表1，将信号同时送给本设计产品和惠普53131A数字频率计，对两款频率计性能进行比较。本设计产品测量精度可达1-10,测量时间分辨率可达65ps，均优于惠普53131A频率计。
表1效果对比图
附图说明
下面结合附图和实施例对本发明进一步说明。
图1为本发明频率计的总体设计方案图；
图2为测量原理图；
图3为高端频率信号处理电路图；
图4为隔直及阻抗变换电路；
图5为低端频率信号整形电路；
图6为系统的模块架构图。
具体实施方式
1.原理分析
TDC-GP2是ACAM公司通用TDC系列的新一代产品。它具有更高的精度和更小的封装，尤其适合于低成本的工业应用领域。GP2具有高速脉冲发生器，停止信号使能，温度测量和时钟控制等功能，这些特殊功能模块使得它尤其适合于超声波流量测量和热量测量方面的应用。
TDC-GP2有两个时间测量范围，本文设计的频率测量仪选用测量范围1，该范围为双通道，每个通道的典型分辨力可达50ps RMS，最低有效位为65ps，间隔脉冲对分辨能力为15ns，测量范围2ns～1.8us，每个通道可进行4次采样，输入信号可以选择上升沿或下降沿单独触发，或者上升沿和下降沿同时触发，停止信号时可提供准确的STOP使能。
数字TDC是以信号通过内部门电路的传播延迟来进行高精度时间间隔测量的。芯片上的智能电路结构、担保电路和特殊的布线方法使得芯片可以精确地记下信号通过门电路的个数。芯片能获得的最高测量精度基本上由信号通过芯片内部门电路的最短传播延迟时间决定。
测量单元由START信号触发，接收到STOP信号停止。由环形振荡器的位置和粗值计数器的计数值可以计算出START信号和STOP信号之间时间间隔，该工作模式下测量范围可达16位。3.3V和25℃时，GP2的最小分辨率是65ps。RMS噪音大约是50ps(0.7LSB)。温度和电压对门电路的传播延迟时间有很大的影响。通常是通过校准来补偿由温度和电压变化而引起的误差。
我们知道，等精度测频法的误差主要来源于标准信号的±1个字计数误差。因此想要提高测量精度，需要测出标准信号脉冲与实际闸门的偏移周期数。本设计采用ACAM公司的TDC-GP2芯片对实际闸门两端的时间误差进行测量，从而达到修正等精度测频法中计数结果N的目的。测量原理如图2所示。
实际闸门信号开启时，TDC-GP2芯片的START信号被触发，等到标准信号脉冲的第二个上升沿到来时，TDC-GP2发出第一个STOP信号，设此时计算得到的START信号和STOP信号的时间间隔为dt0；标准信号脉冲的第三个上升沿到来时，TDC-GP2发出第二个STOP信号，两个STOP信号之间的时间间隔设为dt1。同样地，实际闸门信号关闭时，TDC-GP2再次发出一个START信号，芯片开始工作。在之后的第二、三个标准信号脉冲上升沿分别发出两个STOP信号，计算得到的两次相邻信号的时间间隔分别设为dt'0和dt′1。可以得到计数误差为：
另待测频率信号的分频比为Div,则被测信号频率为：
2.电路原理图设计
2.1高端频率信号分频电路
如图3所示，此部分针对100MHz-2.7GHz范围内的信号频率测量，由低压双模预置分频器芯片LMX5080及外围电路组成。LMX5080具有128/130,256/258,512/514三种双模量分频比，最高工作频率可达2.7GHz。分频比的选择由3、6、7管脚的接法决定。本电路中分频器的接法为3脚接低电平，6、7管脚接高电平，即为256分频，该芯片自带放大、整形电路，输出为CMOS电平，可产生稳定的低开关噪声的输出信号，应用起来很方便。电路还采用巴伦变压器TC1-1-13，将待测信号与地信号分别接入初级输入端，输出的平衡差分信号直接接至LMX5080芯片的输入端口。通过该变压器可实现单端不平衡信号到平衡差分信号的变换，抗干扰能力强，工作频段宽。
5.1.2低端频率信号放大整形电路
图4、5为电路原理图，此部分针对10Hz-100MHz范围内的频率测量。本电路中，信号先由隔直电路完成隔直处理，接着经二极管嵌位后，先送入由场效应管MMBF5486组成的阻抗变换电路实现阻抗变换(如图4所示)，再将信号与参考电压信号分别接入ECL差分信号接收器MC100LVEL17芯片的差分信号输入端，即2、3管脚，输出信号再接入次级差分信号输入端口，以此类推，实现信号的放大整形。由于该芯片最后输出信号为LVPECL电平信号，故将其接入电平转换芯片MAX9181的输入端完成LVPECL到LVDS的电平转换，再输出给FPGA(如图5所示)。
3.Verilog程序的实现
本设计采用EDA的自上而下的设计思想，首先完成顶层模块的设计和子模块的划分，再将各个功能子模块分别实现。本设计主要包含先后信号处理模块、计数模块、TDC-GP2控制模块、计算模块、数制转换模块及显示模块等主要子模块。最终FPGA的总逻辑门利用率为26％。图6为系统的模块实现示意图。
由上述分析可知，100MHz-2.7GHz的微波信号经高频端口分频电路256倍分频后，范围缩小至390.625kHz-10.55MHz内。故输入信号经过高端低端电路预调理后，输出为10Hz-100MHz的方波信号送入FPGA。由于本设计中的时基信号为10MHz，故利用信号处理模块，将10Hz-100MHz范围内的输入信号缩小至10Hz-100kHz范围内，使得测量结果更加精确。接着利用计数模块采用32位格雷码对信号进行计数，并通过SPI通信协议读取TDC-GP2的时间数据结果。在计算模块中，将计数模块的计数数据和TDC-GP2控制模块的时间数据带入公式，完成计算。由于计算过程中使用的数制为64位双精度浮点数，因此增加数制转换模块，将浮点数转换为十进制数，进而转换为8421BCD码，通过显示模块实现测量结果的显示。
4.测试过程
本次测试过程中先外接铷钟至惠普53131A参考信号，计算系统误差；使用安捷伦E4432B信号发生器作为高端信号发生器，输出信号范围为250kHz-3.0GHz，低端信号发生器使用泰克公司AFG3051C，发射信号范围为1uHz-40MHz；将信号同时输入到本设计频率计和惠普频率计HEWLETT 53131A进行同时测量，将两种测量结果进行比较。本设计频率计采用5V USB供电，为方便观察与比较，将两频率计采样频率均设置为1次/秒。
Claims (2)
1.一种高精度快速频率计，其特征在于，包括显示模块、计算模块、FPGA控制模块、低端频率信号放大整形电路、高端频率信号分频电路和时钟模块；其中，
所述高端频率信号分频电路，用于对接入的待测频率信号进行隔直和分频处理后，输出CMOS电平信号到所述FPGA控制模块；所述高端频率信号分频电路包括一低压双模预置分频器芯片和一巴伦变压器；待测频率信号与地信号分别接入该巴伦变压器的初级输入端，该巴伦变压器的平衡差分信号输出端与该低压双模预置分频器芯片的信号输入的连接；
所述低端频率信号放大整形电路，用于对接入的待测频率信号进行隔直、放大整形及电平转换处理后，输出LVDS电平信号到所述FPGA控制模块；所述低端频率信号放大整形电路对输入的待测频率信号依次进行隔直、二极管钳 位和阻抗变换处理；处理后的信号与参考电压信号接入第一级ECL差分信号接收器的差分信号输入端，第一级芯ECL差分信号接收器的输出信号与参考电压信号接入第二级ECL差分信号接收器的差分信号输入端，依次类推，最后一级ECL差分信号接收器的输出信号接入电平转换芯片的输入端；
所述时钟模块，用于输出时基信号到所述FPGA控制模块；
所述FPGA控制模块，用于对输入的电平信号进行分段分频处理，使计数信号在10Hz-100kHz范围内，然后根据时基信号产生计数脉冲对信号进行计数；并将分段分频处理后的电平信号、计数脉冲发送给计算模块；所述电平信号包括所述CMOS电平信号和LVDS电平信号；所述FPGA控制模块根据公式计算待测频率信号的频率fx；其中，f0为时基信号频率，Div为原始频率信号的分频比，M为两次计数脉冲间隔内时基信号的个数，N为两次计数脉冲间隔内待测信号的个数；
所述计算模块，用于计算出由相邻两次计数脉冲上升沿和所述电平信号上升沿之间的时间间隔引起的计数误差Δμ发送给所述FPGA控制模块；所述计算模块为数字时间转换芯片TDC-GP2；所述计算模块通过串行外设接口与所述FPGA控制模块连接；
所述FPGA控制模块根据所述计数结果、计数误差Δμ计算出待测频率信号的频率发送给所述显示模块进行显示。
2.如权利要求1所述的高精度快速频率计，其特征在于，所述显示模块通过串行外设接口与所述FPGA控制模块连接。
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| GR01 | Patent grant | ||
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Granted publication date: 20190618 Termination date: 20211031 |
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