CN113835021A - 基于fpga高速serdes接口的高精度脉宽采集器及测量方法 - Google Patents

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陈井松
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Abstract

本发明公开基于FPGA高速SERDES接口的脉宽采集器及测量方法，系统采用高速SERDES设置单元连接SERDES信号采集单元并配置SERDES的参数；SERDES信号采集单元接入输入脉宽信号以将模拟的脉冲信号转为并行的FPGA能处理的并行数字信号；单次采集细计数单元累计单次采集内的信号电平的计数值；粗计数单元则累计单次采集细计数单元的计数值直到脉宽周期结束；CPU单元连接并输出计算参数给时间测量计算单元，时间测量计算单元用于将粗计数单元的累计计数值结合SERDES并行处理时钟实现最终的时间计算。本发明不仅测量实现简单、精度较高，且由于SREDES接口是芯片内专用电路其稳定性与可靠性较其他FPGA时间测量方案更加有保障。

Description

基于FPGA高速SERDES接口的高精度脉宽采集器及测量方法
技术领域
本发明涉及FPGA应用技术领域，尤其涉及基于FPGA高速SERDES接口的脉宽采集器及测量方法。
背景技术
随着数字电路的超高速发展，对时间测量的要求也越来越高。高精度的时间测量技术不仅在数字通信、航天航空、计量以及导航定位中有着相当广泛的应用，而且在芯片以及半导体行业也同样得到重要的应用。
高精度数字时间转换器(tdc)基本任务是测量两个时间上具有先后达到顺序的电脉冲信号之间的时间间隔。高精度时间测量技术的方法很多,从实现原理上看，目前主流的方法包括：vernier延迟线方案和抽头延迟线方案。针对FPGA多采用锁相环、级联链以及进位链进行实现。无论采用以上哪种实现方案，非线性误差都是影响测量精度的一个重要因素。造成非线性误差的根本原因在于延迟线中延迟单元的延迟量分布不均匀，其具体数值取决于制作过程中的环境因素以及工作时候的电压，温度等外界因素(被统称为pvt)，而这些因素都是不可控的，是不可避免的。尤其当环境比较恶劣的时候将造成较大误差。此外，输入脉宽极窄的情况（小于ns级别），FPGA普通接口由于接口速度不够，信号无法被完整接收到FPGA内部，造成信号失真，从而无法完成脉宽的测量。
发明内容
本发明的目的在于利用FPGA的高速SERDES接口实现高精度测量，提供基于FPGA高速SERDES接口的脉宽采集器及测量方法。
本发明采用的技术方案是：
基于FPGA高速SERDES接口的脉宽测量方法，其包括以下步骤：
步骤1，选用具有SERDES接口的FPGA芯片，设置SERDES初始参数并初始化；
步骤2，获取高速脉宽信号，并通过高速SERDES将单路的高速脉宽信号转换为多路并行的低频信号；
步骤3，单次采集细计数单元获取降频后的并行的低频信号，统计分析每次采集中的信号信息并计数得到单次采集内的信号电平的计数值；
步骤4，粗计数单元获取单次采集内的信号电平的计数值并累加完成跨周期信号的统计，
步骤5，时间测量计算单元接收来自单次采集细计数单元和粗计数单元的累加值，利用CPU单元下发的计算参数计算得到最终的时间测量值。
进一步地，步骤2中低频信号的频率乘以低频信号的路数不大于输入脉宽信号的最高频率。
进一步地，步骤2中输入脉宽信号的最高速度为10Gbps。
进一步地，步骤2中高速信号转换为40路并行250MHz的信号。
进一步地，步骤3中单次采集细计数单元分析的信号信息包括’0’、’1’出现的情况。
进一步地，步骤3中一次采样时钟内的转换信号在单次采集细计数单元内完成统计。如果是跨越多个采样时钟的信号，需要输出到下一级做进一步处理。
进一步地，步骤5中信号的采样率存在正负一个点的误差，当SERDES接口的速度设为10Gbps时，输入经过高速SERDES接口变为40路250MHz的信号，测量精度为abs(-1/10G)+abs（1/10G)=200ps。
进一步地，步骤5中当SERDES接口的速度设为50G时，则测量精度为：abs(-1/50G)+abs（1/50G)=40ps。
一种基于SREDES的高精度脉宽信号采集器，其包括CPU单元、高速SERDES设置单元以及依次连接的SERDES信号采集单元、单次采集细计数单元、粗计数单元和时间测量计算单元；
高速SERDES设置单元连接SERDES信号采集单元，高速SERDES设置单元进行SERDES的参数配置；SERDES信号采集单元接入输入脉宽信号以对信号进行采集并将模拟的脉冲信号转为FPGA能处理的并行数字信号；单次采集细计数单元还连接至时间测量计算单元，单次采集细计数单元累计单次采集内的信号电平的计数值并输出；粗计数单元则累计单次采集细计数单元的计数值直到脉宽周期结束；CPU单元连接并输出计算参数给时间测量计算单元，时间测量计算单元用于将粗计数单元的累计计数值结合SERDES并行处理时钟实现最终的时间计算，时间测量计算单元的输出值即为时间信息。
进一步地，高速SERDES设置单元初始化配置一次即可。
本发明采用以上技术方案，利用芯片内高速SERDES接口实现高精度的时间测量方法，最高可实现约30ps的测量精度（取决于高速SERDES接口的最高速度）。本发明不仅测量实现简单、精度较高，且由于SREDES接口是芯片内专用电路其稳定性与可靠性较其他FPGA时间测量方案更加有保障。
附图说明
以下结合附图和具体实施方式对本发明做进一步详细说明；
图1为本发明基于FPGA高速SERDES接口的脉宽采集器的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述。
由于FPGA自带的高速SERDES接口具有极高的速度，即使小于1ns的脉宽也可以轻松接入FPGA，不会造成信号的失真。以Xilinx为例，Virtex-7系列的接口将近30Gbps，更高系列的Virtex UltraScale+芯片则可以到达约60Gbps的速度。对应Virtex-7系列的SREDES接口可以分辨最低近33.33ps的脉宽（1/30Gbps），Virtex UltraScale+芯片则可以识别近16.667ps（1/60Gbps）的脉宽。具体分辨率和测量精度取决于FPGA高速结果的速度。除此之外，SERDES高速接口是芯片内部资源还有自动校准与信号均衡等功能，可以有效保证系统的稳定性以及测量脉宽的精度，确保其不受外界温度等因素的影响。
如图1所示，本发明公开了一种基于SREDES的脉宽信号采集器，其包括CPU单元、高速SERDES设置单元以及依次连接的SERDES信号采集单元、单次采集细计数单元、粗计数单元和时间测量计算单元；
高速SERDES设置单元连接SERDES信号采集单元，高速SERDES设置单元进行SERDES的参数配置；SERDES信号采集单元接入输入脉宽信号以对信号进行采集并将模拟的脉冲信号转为并行的FPGA能处理的并行数字信号；单次采集细计数单元还连接至时间测量计算单元，单次采集细计数单元累计单次采集内的信号电平的计数值并输出；粗计数单元则累计单次采集细计数单元的计数值直到脉宽周期结束；CPU单元连接并输出计算参数给时间测量计算单元，时间测量计算单元用于将粗计数单元的累计计数值结合SERDES并行处理时钟实现最终的时间计算，时间测量计算单元的输出值即为时间信息。
进一步地，高速SERDES设置单元初始化配置一次即可。
基于FPGA高速SERDES接口的脉宽测量方法，其包括以下步骤：
步骤1，选用具有SERDES接口的FPGA芯片，设置SERDES初始参数并初始化；
步骤2，获取高速脉宽信号，并通过高速SERDES将单路的高速脉宽信号转换为多路并行的低频信号；
步骤3，单次采集细计数单元获取降频后的并行的低频信号，统计分析每次采集中的信号信息并计数得到单次采集内的信号电平的计数值；
步骤4，粗计数单元获取单次采集内的信号电平的计数值并累加完成跨周期信号的统计，
步骤5，时间测量计算单元接收来自单次采集细计数单元和粗计数单元的累加值，利用CPU单元下发的计算参数计算得到最终的时间测量值。
进一步地，步骤2中低频信号的频率乘以低频信号的路数不大于输入脉宽信号的最高频率。
进一步地，步骤2中输入脉宽信号的最高速度为10Gbps。
进一步地，步骤2中高速信号转换为40路并行250MHz的信号。
进一步地，步骤3中单次采集细计数单元分析的信号信息包括’0’、’1’出现的情况。
进一步地，步骤3中一次采样时钟内的转换信号在单次采集细计数单元内完成统计。如果是跨越多个采样时钟的信号，需要输出到下一级做进一步处理。
进一步地，步骤5中信号的采样率存在正负一个点的误差，当SERDES接口的速度设为10Gbps时，输入经过高速SERDES接口变为40路250MHz的信号，测量精度为abs(-1/10G)+abs（1/10G)=200ps。
进一步地，步骤5中当SERDES接口的速度设为50G时，则测量精度为：abs(-1/50G)+abs（1/50G)=40ps。
为实现上述的FPGA的高速SERDES接口实现高精度测量的效果，以下结合图例进行详细说明。
首先FPGA芯片必须具有SERDES接口，SERDES初始参数设置如下（芯片选XilinxVertix7 330T为参考，实际可以有多种设置，该方案不限芯片品牌也有多种参数设置方式）：
输入信号的最高速度为10Gbps，通过高速SERDES后将单路10G信号转换为40路并行250MHz的信号，即每个采样是时钟内将有40个信号。因此，由于10G信号太高远远超出了FPGA系统处理时钟，高速SERDES接口可以将高速的串行信号降为FPGA易于处理的多路并行信号，方便进行信号的测量。除此之外，由于工作环境的不同、工作温度的变化以及设计方案的差异，信号质量可能会有差别，此时可以对进行信号均衡及端接电压设置，以提高信号的质量，实现高质量的测量。且与文中提到的其他利用FPGA测量时间的方式相比，SERDES是FPGA内部的专用电路，各芯片厂家为保证高速接口的稳定性与可靠性已经做了专门的处理，其电路的一致性等在芯片级就已经得到了保证，同时节约FPGA资源。
SERDES高速接口为本发明的核心，SERDES接收高速的脉宽信号，并将该信号转为FPGA易于处理的多路并行信号。同时，由于FPGA特性是处理并行信号，从而完成对整个脉宽信号的提取，进而完成高精度时间测量。
细计数模块接收SERDES高速接口模块降频后的并行信号，统计分析每次采集中的信号信息，包括’0’,’1’出现的情况。如果是一次采样时钟内的转换信号可以在细计数内完成统计，如果是跨越多个采样时钟的信号，需要输出到下一级做进一步处理。
粗计数模块将细计数模块统计的’0’,’1’结果进一步的做累加，完成跨周期信号的统计。
最后，时间测量计算单元接收来自细计数模块和粗计数模块的累加值，同时利用CPU下发的计算参数完成最终的时间测量。
以上述参数为例，10Gbps输入经过高速SERDES接口变为40路250MHz的信号，然后完成对信号的时间测量。由于信号的采样率存在正负一个点的误差，所以此时的测量精度为abs(-1/10G)+abs（1/10G)=200ps。如果提高SERDES接口的速度，设接口速度为50G，则测量精度为：abs(-1/50G)+abs（1/50G)=40ps。如果将接口速度进一步提高，那么精度也将进一步提高。此外，对于FPGA而且SERDES接口往往不止一路，因此在一片FPGA芯片上可以实现多路高精度SERDES时间测量电路。由于时间与周期互为倒数，故该高精度时间测量方法还能用于高速信号频率的测量。
综上，本发明提出了一种利用芯片内高速SERDES接口实现高精度的时间测量方法，最高可实现约30ps的测量精度（取决于高速SERDES接口的最高速度）。本发明不仅测量实现简单、精度较高，且由于SREDES接口是芯片内专用电路其稳定性与可靠性较其他FPGA时间测量方案更加有保障。
显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

Claims (9)

1.基于FPGA高速SERDES接口的高精度脉宽采集器，其特征在于：其包括CPU单元、高速SERDES设置单元以及依次连接的SERDES信号采集单元、单次采集细计数单元、粗计数单元和时间测量计算单元；
高速SERDES设置单元连接SERDES信号采集单元，高速SERDES设置单元进行SERDES的参数配置；SERDES信号采集单元接入输入脉宽信号以对信号进行采集并将模拟的脉冲信号转为并行的FPGA能处理的并行数字信号；单次采集细计数单元还连接至时间测量计算单元，单次采集细计数单元累计单次采集内的信号电平的计数值并输出；粗计数单元则累计单次采集细计数单元的计数值直到脉宽周期结束；CPU单元连接并输出计算参数给时间测量计算单元，时间测量计算单元用于将粗计数单元的累计计数值结合SERDES并行处理时钟实现最终的时间计算，时间测量计算单元的输出值即为时间信息。
2.根据权利要求1所述的基于FPGA高速SERDES接口的高精度脉宽采集器，其特征在于：高速SERDES设置单元初始化配置一次即可。
3.基于FPGA高速SERDES接口的高精度脉宽测量方法，采用权利要求1或2所述的基于FPGA高速SERDES接口的脉宽采集器，其特征在于：方法包括以下步骤：
步骤1，选用具有SERDES接口的FPGA芯片，设置SERDES初始参数并初始化；
步骤2，获取高速脉宽信号，并通过高速SERDES将单路的高速脉宽信号转换为多路并行的低频信号；
步骤3，单次采集细计数单元获取降频后的并行的低频信号，统计分析每次采集中的信号信息并计数得到单次采集内的信号电平的计数值；
步骤4，粗计数单元获取单次采集内的信号电平的计数值并累加完成跨周期信号的统计，
步骤5，时间测量计算单元接收来自单次采集细计数单元和粗计数单元的累加值，利用CPU单元下发的计算参数计算得到最终的时间测量值。
4.根据权利要求3所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤2中低频信号的频率乘以低频信号的路数不大于输入脉宽信号的最高频率。
5.根据权利要求3或4所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤2中输入脉宽信号的最高速度为10Gbps；高速信号转换为40路并行250MHz的信号。
6.根据权利要求1所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤3中单次采集细计数单元分析的信号信息包括’0’、’1’出现的情况。
7.根据权利要求1所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤3中一次采样时钟内的转换信号在单次采集细计数单元内完成统计；当为跨越多个采样时钟的信号时，需要输出到下一级做进一步处理。
8.根据权利要求1所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤5中信号的采样率存在正负一个点的误差，当SERDES接口的速度设为10Gbps时，输入经过高速SERDES接口变为40路250MHz的信号，测量精度为abs(-1/10G)+abs（1/10G)=200ps。
9.根据权利要求1或8所述的基于FPGA高速SERDES接口的脉宽测量方法，其特征在于：步骤5中当SERDES接口的速度设为50G时，则测量精度为：abs(-1/50G)+abs（1/50G)=40ps。
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