CN102621878A - 高精度时间间隔测量装置 - Google Patents

Abstract

本发明公开一种高精度时间间隔测量装置，基于相位调制的高精度时间间隔测量方法，通过区截装置产生的信号通过信号调理模块整形成可供FPGA识别的方波信号。在FPGA内，利用触发器将代表启动与截止的方波信号整合为一个具有一定脉宽的脉冲信号。在FPGA内构建锁相环，将外部时钟倍频、去抖动、移相之后，得到多路具有固定相位差的时钟信号，该时钟信号分别驱动FPGA内部计数器进行脉冲计数，得到一组计数值。计数值通过FPGA传送给单片机进行运算处理，计算结果送给显示模块，完成时间间隔测量值的显示。本发明实现时间间隔的精确测量、实时显示，消除了原理误差，易于在FPGA内进行单片集成，灵活扩展。用于高速运动的速度测量。

Description

高精度时间间隔测量装置

技术领域

本发明属于时间间隔测量技术领域，主要涉及针对高速运动物体区截时间的精确测量，具体是一种高精度时间间隔测量装置。用于高速运动中的速度测试，或者说为高速运动中的速度测试提供高精度的时间间隔测量装置。

背景技术

在高速运动质点速度测试中，时间间隔是需要经常测试的参数。用来完成时间间隔测量的测时仪种类较多，但在高速运动质点速度测量中，由于速度高，测速距离小，测试环境复杂，容易受到电磁和电源波动的干扰，与普通环境下的计时相比，用于高速运动质点试验的测时仪对响应、精度、分辨率和抗干扰的要求更高。目前国内外的各类测时仪存在着以下几个方面的问题：

采用直接计数法原理研制的测时仪，以记录晶振振荡脉冲数目的方法来测定时间间隔，工作原理简单，测量范围大，线性好，但此类测时仪不能获得较高的分辨率。

采用倍频的手段将晶振频率提升后输出，可以在一定程度上提高测时仪的分辨率和精度，但是倍频容易出现相位抖动等现象，而且倍频系数越高，抖动越明显，这在一定程度上限制了倍频的应用。

模拟内插法利用电容充放电技术对微小时间间隔进行测量放大，理论上可以获得较高的测量精度，但非线性较大，容易受到噪声干扰。

游标法工作原理类似于游标卡尺，在本质上是一种数字扩展法。理论上用游标法实现的芯片可以获得高分辨率，但其需要高稳定度的可启动振荡器和高精度的重合检测电路，价格高，技术复杂。

随着集成电路、可编程逻辑器件的应用与发展，延迟内插技术、移相技术也广泛应用于高精度时间间隔测量中。延迟内插技术基本原理是利用电子器件单元固定的延时作为标尺来实现对时间间隔的测量。延迟线法结构简单，易于单片集成，可实现对微小时间间隔的测量，缺点是随着测量分辨率的提高，要求延迟线长度越来越短，当所测时间间隔值较大时，延迟线数量将大大增加。移相技术基本原理是利用n路频率相同但具有固定相位差的时钟信号作为计数时钟驱动计数器，取其计数平均值作为最终测量结果，能够将测量分辨率提高到参考时钟的1/n，但该方法没有充分利用获得时钟的相位信息，时钟频率较高时会导致相移分辨率降低，高精度测量较困难。

经本发明申请人在一定范围内的文献检索，没有查到更加密切的相关资料。

发明内容

本发明的目的是对针对现有技术中存在时间测量误差较大的技术问题，提供一种能在一定晶振频率下，测量分辨率高，测量速度快，提高测量精度，减小测量误差，实现时间间隔精确测量实时显示的高精度时间间隔测量装置，该测量装置基于相位调制的高精度时间间隔测量方法，不仅在一定晶振频率下，测量精度高，测量分辨率高，测量速度快，而且易于在FPGA内集成，扩展灵活。

实现本发明目的的技术解决方案说明如下：

本发明是一种高精度时间间隔测量装置，包括有：信号调理模块、FPGA模块、单片机模块、显示模块、高精度晶振和电源模块，通过区截装置产生的信号接信号调理模块，信号调理模块的输出接FPGA模块，高精度晶振的时钟信号接FPGA模块的专用时钟输入端，FPGA模块的输出端接单片机模块，单片机模块将数据处理和计算结果通过显示电路模块显示。。FPGA模块内设有信号捕捉单元、计数器组单元、锁相环单元，FPGA模块对经信号调理模块整形后的方波脉冲信号T进行捕捉后送入计数器组单元，外部高精度晶振在FPGA模块内部倍频单元锁相环的作用下进行倍频、去抖动，得到一高频时钟，之后通过锁相环移相控制产生N路频率相同具有固定相位差的多路时钟信号，作为计数器组的基准时钟，分别驱动计数器在时间间隔信号T内于各自时钟周期内进行脉冲计数，或者说整形后的时间间隔信号T分别与N路频率相同具有固定相位差的多路时钟信号进行比对，得到的结果通过FPGA模块传送给单片机模块，在单片机模块内进行数据处理，得到的计算结果送给显示电路模块，实现时间间隔测量值实时显示。电源模块为各个构成部分提供电源。

在高精度时间间隔测量装置中FPGA模块是本发明测时设计的关键，FPGA模块主要实现系统中信号捕捉、倍频移相以及计数器功能。

单片机模块主要负责从FPGA处获取数据，并对获得的数据进行必要的处理，计算出时间间隔测量值，送入显示模块。

本发明采用FPGA作为硬件实现平台，搭建容易而且成本较低。通过FPGA内嵌锁相环对时钟进行管理，可以精确输出符合条件的相移时钟。利用FPGA的在线重构性和可配置计算能力，设计者能够在不流片的情况下完成对设计原型的验证和修改，这使得本发明在实现了小型化、集成化和高可靠性的同时，减少了风险，降低了成本，缩短了设计周期。

本发明采用单片机和FPGA进行通信，易于实现且系统可靠。单片机强大的控制能力和处理能力能够承担起测时仪中时序控制和数据处理的任务。而且单片机和外设相连方便简单，利于测时仪的功能扩展。

本发明的实现还在于：外部高精度晶振1采用50MHz高精度晶振；FPGA模块选用CycloneIII系列的EP3C16Q FPGA；单片机采用MSP430F149；单片机采用MSP430F149，避免了FPGA和单片机之间电平转换问题。显示电路模块采用MAX7219串行接口8位LED显示驱动器，方便测量结果的实时显示。

本发明的实现还在于：利用FPGA设计工具QuartusII中的Mega Wizard订制锁相环PLL，将外部50MHz时钟通过FPGA专用引脚接到PLL0的inclk0端，PLL0将其倍频至250MHz后作为基准时钟输出3路给PLL1、PLL2和PLL3；PLL1～PLL3通过FPGA内部全局时钟线并联，每个PLL的inclk0输入端分别和PLL0的c0～c2相连；3个PLL控制信号完全一样，但每个PLL中5个输出时钟相位设置不同，依次递增22.5°，再加上PLL0的一路337.5°相移时钟，构成16路移相信号。

由于本发明采用了基于相位调制的高精度时间间隔测量方法，通过信号调理电路对区截装置信号进行处理，获得时间间隔信号T。在时间间隔信号T的时段内，采用N路频率相同但具有固定相位差的时钟信号驱动计数器，利用该时钟相位信息提取测量误差最小的两路时钟信号，结合时钟的周期及计数值，计算出时间间隔测量值。与采用单一时钟计数相比，所获得测量值有效减少了时间间隔测量的原理误差，同时系统工作稳定、可靠。

本发明将高速运动质点经过区截装置产生的信号通过信号调理模块整形成可供FPGA识别的方波信号。在FPGA内，利用触发器将代表启动与截止的方波信号整合为一个具有一定脉宽的脉冲信号。同时，在FPGA内构建锁相环(PLL)，将外部时钟倍频、去抖动、相位调制移相之后，得到多路具有固定相位差的时钟信号，在上述脉冲信号的作用下，分别驱动FPGA内部计数器进行脉冲计数，得到一组计数值。计数值通过FPGA的异步通用收发器(UART)传送给单片机，在其内进行一定运算处理，并将计算结果送给显示模块，完成时间间隔测量值的显示。实现了一种时间间隔的精确测量、实时显示，并且易于在FPGA内进行单片集成，灵活扩展。

本发明与现有技术相比，其显著优点为：

1.在不提高基准频率的情况下，可有效提高时间间隔的测量精度，降低了因使用高频时钟所引起的对器件速度、稳定性等提出的要求。而且在器件的工作频率范围内，增加移相时钟的路数对提高测量精度的效果十分明显。

2.测量分辨率高，测量速度快。本发明采用脉冲计数结合移相的方法完成时间间隔的测量，原理直观明了，有效减少了单纯时钟计数的原理误差，提高了测量精度和分辨率。而且随着选用FPGA芯片的升级，测时仪的精度和分辨率可以进一步得到提高。

3.系统结构简单，成本低。相位调制测时原理的应用决定了测量系统的结构和成本优势。设计中采用低成本的CycloneIII系列FPGA和TI公司的MSP430F149单片机，自主搭建了硬件平台，不但简化了电路而且增加了系统的稳定性和可靠性。

4.系统数字化、集成化程度高。测量系统采用了FPGA、单片机等数字处理芯片，数据处理快速、高效，测量结果通过单片机传至数码管直观显示，不需人工参与计算。同时系统扩展灵活，易于集成。

附图说明

图1是本发明的总体构成示意图；

图2是脉冲计数法测量时间间隔原理示意图；

图3是本发明相位调制法测时原理图。

具体实施方式

下面结合附图对本发明进行详细说明：

实施例1：

参见图1，测量装置包括有：计数模块、显示电路模块、信号调理模块、FPGA模块、单片机模块和高精度晶振，通过区截装置产生的信号接信号调理模块，信号调理模块的输出接FPGA模块，高精度晶振的时钟信号接FPGA模块的专用时钟输入端，FPGA模块2的输出端接单片机模块；外部高精度晶振在FPGA模块2内部锁相环的作用下进行倍频、去抖动，得到一高频时钟，在FPGA模块2内部通过移相控制，产生N路频率相同具有固定相位差的多路时钟，该多路时钟分别驱动计数器在各自时钟周期内进行脉冲计数，得到的计数值通过FPGA模块2的异步通用收发器(UART)传送给单片机模块3，并在单片机模块3内进行数据处理，计算结果送给显示电路模块4，实现时间间隔测量值实时测量和显示。

参见图1，FPGA模块内设有信号捕捉单元、计数器组单元、倍频单元、锁相环单元，FPGA模块2对经信号调理模块整形后的方波脉冲信号T捕捉后送入计数器组单元，外部高精度晶振1在FPGA模块2内部倍频单元锁相环的作用下进行倍频、去抖动，得到一高频时钟，之后通过锁相环移相控制产生N路频率相同具有固定相位差的多路时钟信号，作为计数器组的基准时钟，分别驱动计数器在时间间隔信号T内于各自时钟周期内进行脉冲计数，或者说整形后的时间间隔信号T分别与N路频率相同具有固定相位差的多路时钟信号进行比对，得到的结果即得到的计数值通过FPGA模块2传送给单片机模块3，在单片机模块3内进行数据处理，得到的计算结果送给显示电路模块4，实现时间间隔测量值实时显示。

本发明工作过程是，信号调理模块通过对区截装置产生的信号进行滤波、放大、整形，得到可供FPGA模块2识别的标准信号。外部高精度晶振1在FPGA模块2内部锁相环的作用下进行倍频、去抖动，得到一高频时钟，之后通过移相控制，产生频率相同、具有固定相位差的多路时钟，分别驱动计数器在各自时钟周期内进行脉冲计数。得到的计数值通过FPGA模块2传送给单片机模块3，并在单片机模块3内进行必要的数据处理，得到的计算结果送给显示电路模块4，实现时间间隔测量值实时显示。

外部高精度晶振1采用50MHz高精度晶振；FPGA模块选用A1tera公司CycloneIII系列的EP3C16Q FPGA；单片机采用MSP430F149；单片机采用MSP430F149，避免了FPGA和单片机之间电平转换问题。显示电路模块采用MAX7219串行接口8位LED显示驱动器。

本发明基于相位调制的高精度时间间隔测量方法，通过区截装置产生的信号通过信号调理模块整形成可供FPGA识别的方波信号。在FPGA内，利用触发器将代表启动与截止的方波信号整合为一个具有一定脉宽的脉冲信号。同时，在FPGA内构建锁相环(PLL)，将外部时钟倍频、去抖动、移相之后，得到多路具有固定相位差的时钟信号，在上述脉冲信号的作用下，分别驱动FPGA内部计数器进行脉冲计数，得到一组计数值。计数值通过FPGA传送给单片机进行运算处理，计算结果送给显示模块，完成时间间隔测量值的显示。实现了一种时间间隔的精确测量、实时显示，并且易于在FPGA内进行单片集成，灵活扩展。

本发明在不提高基准频率的情况下，有效提高了由区截装置获得的启动和截止时间信号即时间间隔信号T的测量精度，降低了因使用高频时钟所引起的对器件速度、稳定性等提出的要求。而且在器件的工作频率范围内，通过增加移相时钟的路数即N的数量增大，对提高测量精度的效果十分明显。

实施例2

高精度时间间隔测量装置同实施例1，本发明是在基于相位调制的高精度时间间隔测量方法的基础上优化和构建的高精度时间间隔测量装置，还可以有更多的装置构建，随着数字化、集成化程度的不断提高。测量装置采用了其他单片机等数字处理芯片，处理数据快速、高效，本发明不需人工参与计算。同时系统扩展灵活，易于集成。

基于相位调制的高精度时间间隔测量方法是通过时钟数字移相控制，将一外部高精度时钟转换为N路频率相同且具有固定相位差的多路时钟信号，以此作为计数器的基准时钟，驱动计数器在N路时钟信号内分别计数，参见图2，具体的相位调制和测量过程包括：

步骤1.利用信号调理电路分别对两个区截装置产生的信号进行滤波、放大、整形，获得两个具有一定幅度值的方波脉冲信号，之后将这两个方波脉冲信号进行整合，获得待测时间间隔信号T，T为具有一定宽度、边沿陡峭的方波脉冲信号，参见图2。

步骤2.外部高精度晶振1进行倍频、去抖动，得到高频时钟信号，对此高频时钟信号通过移相控制，产生N路频率相同具有固定相位差的多路时钟信号，参见图2。

步骤3.在时间间隔信号T内用获得的N路多路时钟信号分别驱动计数器，获得各自对应的计数值，形成计数集；计数集是用相同的计数闸门即时间间隔信号T对N路频率相同具有固定相位依次顺延的参考时钟集{CLK_i|1≤i≤n}分别计数获得的，见图3。

步骤4.用N路多路时钟信号分别与时间间隔信号T比较，对完整周期的时钟信号分别计数。

步骤5.在N路时钟信号分别与时间间隔信号T的比较中并找出两个非完整周期信号中的最小间隔信号，将N路时钟中具有最小间隔信号的记为第l路和第m路，1≤l＜m≤n，时间间隔信号T的上升沿和下降沿与N路时钟信号中最小间隔信号的相位分别为

其中，

是时间间隔信号T上升沿与紧接着的基准时钟信号上升沿之间间隔最小的信号相位，

是时间间隔信号T下降沿与紧接着的基准时钟信号上升沿之间间隔最小的信号相位。

步骤6.若对第m路完整周期时钟信号的脉冲计数值为N_m，则时间间隔测量值为

式中，T_P为频率相同具有固定相位差的N路多路时钟的时钟周期。

传统的脉冲计数法是在区截时间间隔信号T内以完整周期的脉冲数计数，以此计数值与时钟周期的乘积作为区截时间间隔信号T的值，该测时法存在着±1个时钟周期的原理误差，实际的测速过程中，使得该时间间隔T的测定存在较大的误差，因此直接影响到测速的结果，尤其对于高速运动的测定，很小的时间误差就会带来大的测速误差。

为了减小原理误差，本发明提出一种通过时钟数字移相控制，基于相位调制的高精度时间间隔测量方法。为此本发明将外部时钟倍频、去抖动、移相之后，得到多路具有固定相位差的时钟信号，在上述脉冲信号的作用下，分别驱动计数器进行脉冲计数，得到一组计数值。通过时钟数字移相控制，实现了一种时间间隔的精确测量方法。

在常规的时间间隔的测量中，通常在电子电路中转换成两个脉冲信号边沿之间的时间间隔测量，这不可避免的存在原理误差。为了减小原理误差，本发明将传统的基于高速时钟计数的时间测量方法转化为采用多路多相时钟进行时间测量。时钟信号经过精确数字移相，形成N路频率相同，相位依次相差

的多相时钟信号，将其分别作为N路时间间隔测量的基准时钟，并通过计数器在各自的时钟周期内进行计数。

参见图2，计数集是用相同的计数闸门(启动/截止)对获得一系列规律性相位顺延的参考时钟集{CLK_i|1≤i≤n}分别计数获得的。

经过数字移相后，时钟每隔

产生固定延迟τ，可知

设ΔT_2i、ΔT_1i为服从[0，T_P)上均匀分布的随机变量，由此可得测量误差为：

$\mathrm{\Δ\τ}=\frac{1}{2}({\mathrm{\Δ\τ}}_l+{\mathrm{\Δ\τ}}_m)=\frac{1}{2}[({\mathrm{\ΔT}}_{2l}-{\mathrm{\ΔT}}_{1l})+({\mathrm{\ΔT}}_{2m}-{\mathrm{\ΔT}}_{1m})]$

式中Δτ_l、Δτ_m为第l路和第m路脉冲计数原理误差。

将ΔT_1i(i＝1，…，n)按从小到大顺序排列，这n个数构成公差为τ的等差数列。数列的第1项记为ΔT₁₁，其一定满足0≤ΔT₁₁＜τ，同理有0≤ΔT₂₁＜τ，于是

-τ＜Δτ＜τ

即

可见，测时分辨率由原来的T_P提高到理论上，只要时钟足够稳定，抖动足够小，测时精度可以达到几个ps。

可见本发明的技术方案在不提高基准时钟频率的情况下，可进一步提高测量精度。而且时钟移相的技术手段众多，实现起来方便简单。

实施例3

高精度时间间隔测量装置同实施例1-2，下面结合附图，结合本发明的工作进一步详细说明。

参见图1，本发明信号调理模块通过对区截装置产生的信号进行滤波、放大、整形，获得时间间隔信号T，也就是说处理过的时间间隔信号T是可供FPGA模块2识别的标准信号。外部高精度晶振1在FPGA模块2内部锁相环的作用下进行倍频、去抖动，得到一高频时钟，之后通过移相控制，产生频率相同、具有固定相位差的多路时钟，分别驱动计数器在各自时钟周期内进行脉冲计数。得到的计数值通过FPGA模块2传送给单片机模块3，并在单片机模块3内进行必要的数据处理，得到的计算结果送给显示电路模块4，实现时间间隔测量值实时显示。

外部高精度晶振1采用50MHz高精度晶振作为FPGA的工作时钟，同时为了使晶振的输出频率稳定，采用了LC滤波对晶振电源进行滤波，尽可能减小干扰。Altera公司CycloneIII系列的EP3C16Q FPGA，该FPGA具有丰富的时钟资源，内嵌4个锁相环，可以方便的完成时钟移相的工作，配置芯片采用EPCS16。为了兼容FPGA的端口输出电平，单片机采用MSP430F149，解决了FPGA和单片机之间电平转换问题。显示电路模块采用MAX7219串行接口8位LED显示驱动器，方便测量结果的实时显示。

本发明在不提高基准时钟频率的情况下，可进一步提高时间间隔的测量精度，降低因使用高频时钟所引起的对器件速度、稳定性等提出的要求。此外，本发明的基于相位调制的高精度时间间隔测量方法易于在FPGA中实现，扩展灵活，集成度高，可广泛应用于高速度质点的速度测量等高精度时间间隔测量的领域。

实施例4

基于相位调制的高精度时间间隔测量方法和装置同实施例1-3，本发明利用FPGA设计工具QuartusII中的Mega Wizard订制锁相环(PLL)，将外部50MHz时钟通过FPGA专用引脚接到PLL0的inclk0端，PLL0将其倍频至250MHz后作为基准时钟输出3路给PLL1、PLL2和PLL3；PLL1～PLL3通过FPGA内部全局时钟线并联，每个PLL的inclk0输入端分别和PLL0的c0～c2相连；3个PLL控制信号完全一样，但每个PLL中5个输出时钟相位设置不同，依次递增22.5°，再加上PLL0的一路337.5°相移时钟，构成16路移相信号。

本发明实现了一种时间间隔的精确测量、实时显示，并且易于在FPGA内进行单片集成，灵活扩展。

实施例5

基于相位调制的高精度时间间隔测量方法和装置同实施例1-4，

利用50MHz高精度晶振，通过FPGA锁相环将其倍频至250MHz，之后通过相位控制得到16路移相信号。在一具有固定脉宽信号的作用下，控制各路时钟在各自时钟周期内计数，得到如下计数值：

表1 16路移相时钟计数值

从本表中可以看出利用单个时钟测量时分辨率为4ns，采用相位调制测时原理可得测量结果

分辨率为0.25ns。

实施例6：

基于相位调制的高精度时间间隔测量方法和测量装置同时实施例1-5，

在高速运动质点的测速试验中，测速误差由区截装置的距离误差和测时误差决定。试验中距离误差由测量仪器决定，通常取Δs＝0.02mm。当高速运动质点通过区截装置速度为v＝1000m/s，区截装置距离为s＝20mm时，高速运动质点飞过区截装置的时间间隔为t＝20us。若测时仪的精度为Δt＝10^-6s，由

可得出测速误差为4.9％；若采用由相位调制原理研制而成的测时仪，测量精度Δt＝250ps，可以计算出测速误差为0.1％。可见高精度测时仪可以有效提高速度测量精度。

综上，本发明作为一种新型高精度时间间隔测量装置，包括信号调理模块、FPGA模块2、单片机模块3、显示电路模块4和电源模块等。将高速运动质点经过区截装置产生的信号通过信号调理模块整形成可供FPGA模块2识别的方波信号。在FPGA模块2内，利用触发器将代表启动与截止的方波信号整合为一个具有一定脉宽的脉冲信号。同时，在FPGA内构建锁相环(PLL)，将外部时钟倍频、去抖动、移相之后，得到多路具有固定相位差的时钟信号，在上述脉冲信号的作用下，分别驱动FPGA内部计数器进行脉冲计数，得到一组计数值。计数值通过FPGA模块2的异步通用收发器(UART)传送给单片机模块3，在其内进行运算处理，并将计算结果送给显示模块4，完成时间间隔测量值的显示。实现了一种时间间隔的精确测量、实时显示，并且易于在FPGA内进行单片集成，灵活扩展。

Claims (3)

1.一种高精度时间间隔测量装置，其特征在于：包括有：信号调理模块、FPGA模块、单片机模块、显示模块、高精度晶振和电源模块，通过区截装置产生的信号接信号调理模块，信号调理模块的输出接FPGA模块的输入端，高精度晶振的时钟信号接FPGA模块的专用时钟输入端，FPGA模块的输出端接单片机模块，单片机模块将数据处理和计算结果通过显示电路模块显示结果；所述FPGA模块内设有信号捕捉单元、计数器组单元、锁相环单元，FPGA模块2对经信号调理模块整形后的方波脉冲信号进行捕捉并整合后送入计数器组单元，外部高精度晶振1在FPGA模块2内部倍频单元锁相环的作用下进行倍频、去抖动，得到一高频时钟，送入锁相环单元中，在锁相环单元中移相控制产生N路频率相同具有固定相位差的多路时钟信号，作为计数器组的基准时钟分别驱动计数器在时间间隔信号T内于各自时钟周期内进行脉冲计数，或者说整形后的时间间隔信号T分别与N路频率相同具有固定相位差的多路时钟信号进行比对，得到的结果即计数值通过FPGA模块2传送给单片机模块3，在单片机模块3内进行数据处理，得到的计算结果送给显示电路模块4，实现时间间隔测量值实时显示。

2.根据权利要求1所述的高精度时间间隔测量装置，其特征在于：外部高精度晶振1采用50MHz高精度晶振；FPGA模块选用CycloneIII系列的EP3C16QFPGA；单片机采用MSP430F149；显示电路模块采用MAX7219串行接口8位LED显示驱动器。

3.根据权利要求2所述的高精度时间间隔测量装置，其特征在于：利用FPGA设计工具QuartusII中的Mega Wizard订制锁相环PLL，将外部50MHz时钟通过FPGA专用引脚接到PLL0的inclk0端，PLL0将其倍频至250MHz后作为基准时钟输出3路给PLL1、PLL2和PLL3；PLL1～PLL3通过FPGA内部全局时钟线并联，每个PLL的inclk0输入端分别和PLL0的c0～c2相连；3个PLL控制信号完全一样，但每个PLL中5个输出时钟相位设置不同，依次递增22.5°，再加上PLL0的一路337.5°相移时钟，构成16路移相信号。

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