CN108768388B - 串联锁相环时钟边沿触发的时钟分相法 - Google Patents

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串联锁相环时钟边沿触发的时钟分相法，属于时间间隔测量领域，为解决现有时钟分相法分辨率较低、系统运行频率高、性能较低的问题。具体过程为：将时钟信号100MHz输入到一个锁相环输入端；倍频到200MHz，将高电平段进行八次移相；将时钟信号输入到另一个锁相环输入端；倍频到200MHz，将高电平段进行八次移相；将串联锁相环倍频移相后边沿作为触发信号；将被测信号进行时钟同步处理；对时钟信号和被测信号的每条传输路径分别进行时序约束；将被测信号电平在触发时刻出现跳变的位置提取出来；当被测信号上升沿检测函数或被测信号下降沿检函数测检测到出现上升沿时输出高电平，否则输出低电平；完成时钟分相。用于时间间隔测量。

Description

串联锁相环时钟边沿触发的时钟分相法
技术领域
本发明涉及一种时间间隔测量方法，属于时间间隔测量领域。
背景技术
时间是物理学的基本单位之一。我们通常所说的时间有两种含义：一种含义指的是时刻，而另一种含义指的是时间间隔。时刻是指连续流逝的时间的某一瞬间，它指的是某一事件是什么时候发生的；而时间间隔是指两个瞬间之间的间隔多久，它指的是某一事件的持续时间。
精密的时间作为科学研究、科学实验和工程技术诸方面的基本物理参量，为一切动力学系统和时序过程的测量和定量研究提供了必不可少的时基坐标。精密的时间不仅在原子核物理研究、粒子物理研究、地球动力学研究、相对论研究、脉冲星周期研究和人造卫星动力学测地等基础研究领域有重要的作用，而且在诸如航空航天、深空通讯、卫星发射及监控、地质测绘、导航通信、电力传输和科学计量等应用研究、国防和国民经济建设中也有普遍的应用，甚至已经深入到人们社会生活的方方面面，几乎无所不及。
随着人们生活水平的日益提高，高分辨率的时间间隔测量技术越来越多的被应用于各种民用领域。对时间间隔测量方法的研究将会大大促进我国的科技、民用领域关键技术的发展。而传统的时间间隔测量是依靠模拟测量，但随着科技的发展和高精度的需求和模拟测量方法的各种限制，这种测量方法已经远远不能满足时间间隔测量的需要，所以如何利用数字测量时间间隔变得越发重要，现在数字测量主要以FPGA和ASIC为主，但是ASIC因其设计周期长、改版投资大、灵活性差等缺陷制约着它的应用范围。而FPGA却因为运行速度快、可编程、开发周期短、灵活性强等优势成为了人们实现数字逻辑的主要平台，因而研究基于FPGA的高速精密时间间隔测量技术具有重要的现实意义。
时间数字转换电路是时间测量的基本手段，它将携带时间信息的模拟信号转换为数字信号数字化，从而实现时间信息的测量。另一方面，绝对的时间信息常常是没有太多的意义，而是相对的时间信息才有意义，所以很多场合都是时间间隔信息的测量。
在很多应用中，一些物理量的测量都可以转换为时间量的测量，如流量、厚度、密度、温度、频率和相移等物理量。
例如脉冲式激光测距，其原理与雷达测距相似，一般先由激光二极管对准目标发射激光脉冲，经目标反射后激光向各方向散射，部分散射光返回到传感接收器，被光学系统接收后成像到雪崩光电二极管上。雪崩光电二极管是一种内部具有放大功能的光学传感器，因此它能检测极其微弱的光信号。记录并处理从光脉冲发出到返回被接收所经历的往返时间，用光速(30万千米/秒)乘以往返时间的二分之一，就是所要测量的距离。如果光以速度c在空气中传播,在A、B两点间往返一次所需时间为t，则A、B两点间距离D可用下式表示:
D＝ct/2(1)
现在广泛使用的手持式和便携式测距仪，作用距离为数百米至数十千米，测量精度为五米左右。我国研制的对卫星测距的高精度测距仪，测量精度可达到几厘米。因为光速太快，传输时间激光传感器必须极其精确地测定传输时间，要想使分辨率达到，则传输时间测距传感器的电子电路必须能分辨出以下的极短时间间隔。
又或者是在一些应用中需要控制金属片和管道墙等的厚度，这时就需要测量厚度。利用超声波在待测物表面和背面反射回来的超声波，以及超声波在相应介质中的速度，就可以计算出相应的厚度信息，这里最关键的是反射回来的超声波之间的时间间隔测量。因而研究高速精密时间间隔测量技术具有非常重要的现实意义。
在时间测量技术发展的早期，半导体集成电路等电子学技术比较落后，这个时期，模拟测量是时间间隔测量的主流方法。比如时间放大法、时间电压转换法等，这些方法是在所需要测量的时间间隔内，将电流积分，把不可直接测量的时间量转换成可测量的电压量或者电荷量，再经过A/D转换电路转换成数字量。
时间测量需求不断地提高推动了时间测量技术的发展。而这时候模拟测量的缺点也日趋暴露出来，如对温度十分敏感、容易受外界扰动干扰、设计复杂、需要比较长的转换时间等。尤其是在高能物理实验中，采用模拟电路测量系统，很难满足要求，但是数字化技术因其灵活性、稳定性、高速度、并行处理、低成本等优势逐渐成为探测器电子学系统的发展方向。于是，数字测量技术开始受到研究者们的青睐和欢迎。
随着微电子技术与工艺的发展，数字集成电路从电子管、晶体管、中小规模集成电路、超大规模集成电路逐步发展到今天的专用集成电路。时间数字转换技术的实现手段也完成了从分离器件到FPGA和ASIC的转变。无疑，ASIC(专用集成电路)的出现降低了产品的生产成本，提高了系统的可靠性，缩小了设计的物理尺寸，推动了社会的数字化进程。但是ASIC因其缺陷而导致的适用范围的局限性，以及FPGA自身强大的优势，使得FPGA成为时间数字转化的主要应用平台。
在众多的时间数字测量技术中，基于FPGA的时间数字转换技术特性主要体现在FPGA特殊的硬件结构和较小的逻辑门延迟上。例如，时间延迟线方法、延迟锁定环(DLL)技术等，都是利用器件本身的延迟来测量时间间隔。它的基本思想是在器件内寻找一种基本延时单元，将此单元通过某种方式级联起来形成延迟链结构，并让待测时间通过延迟链，实现时间上的内插。最终通过基本延时单元的数量来表示这段时间间隔，从而实现从时间到数字的转换。
发明内容
本发明目的是为了解决现有时钟分相法分辨率较低、系统运行频率高、性能较低的问题，提供了一种串联锁相环时钟边沿触发的时钟分相法。
本发明所述串联锁相环时钟边沿触发的时钟分相法，具体过程为：
步骤1、将时钟信号100MHz输入到一个锁相环的输入端；
步骤2、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[0]～CLK[7]分别设定为0°、22.5°、45°、66.5°、90°、112.5°、135°、157.5°；
步骤3、将时钟信号100MHz输入到另一个锁相环的输入端；
步骤4、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[8]～CLK[15]分别设定为11.25°、33.75°、56.25°、78.75°、101.25°、123.75°、146.25°、168.75°；
步骤5、将两个串联锁相环倍频移相后的十六路时钟信号的边沿作为三十二个触发信号；
步骤6、将被测信号进行时钟同步处理；
步骤7、对时钟信号和被测信号的每条传输路径分别进行时序约束；
步骤8、判断在三十二个触发时刻的被测信号电平Count[0]～Count[29]是0还是1，将Count[0]～Count[29]中出现0→1跳变和1→0跳变的位置提取出来；
步骤9、用event_up_reg[n]或event_down_reg[n]记录被测信号上升沿检测函数event_up[n]或被测信号下降沿检测函数event_down[n]的上升沿/下降沿，当被测信号上升沿检测函数event_up[n]或被测信号下降沿检函数测event_down[n]检测到出现上升沿时event_up_reg[n]或event_down_reg[n]输出高电平，否则event_up_reg[n]或event_down_reg[n]输出低电平；
步骤10、两个串联锁相环相对应的输出CLK[n]和CLK[n+8]之间均相差11.25°，则根据两个串联锁相环的测量结果获取被测信号上升沿或下降沿在一个时钟周期200MHz内的相对位置，完成时钟分相。
本发明的优点：本发明提出的串联锁相环时钟边沿触发的时钟分相法能够完成高性能、高分辨率的时间间隔测量，与现有技术相比，提高了测时分辨率，降低了系统的运行频率。首先利用简单的二进制计数器完成时间间隔的“粗”测部分，“细”测部分采用时钟分相法，采用将两个PLL串联的方式，分别将两个PLL时钟的高电平部分(半个时钟周期)进行八次移相，每个PLL能够将原来的分辨率提高16倍，再综合两个PLL的测量结果，能够将分辨率提高一倍，最后相当于将分辨率提高了32倍，采用本发明的等效测量频率为6400MHz(输入时钟100MHz，倍频后频率为200MHz)，分辨率可以高于156ps，而传统的时钟分相法是将整个时钟周期进行平均移相，本发明提出的方法可以在PLL抽头有限的前提下，提高测时分辨率，降低系统运行频率，达到更高性能的测量效果。
附图说明
图1是脉冲计数法原理图；
图2是内插测时法原理图；
图3是数据采集部分总体结构图；
图4是串联锁相环倍频移相示意图；
图5是被测信号边沿作为触发信号的数据传输路径示意图；
图6是时钟移相内插整体输出示意图。
具体实施方式
具体实施方式一：本实施方式所述串联锁相环时钟边沿触发的时钟分相法，具体过程为：
步骤1、将时钟信号100MHz输入到一个锁相环的输入端；
步骤2、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[0]～CLK[7]分别设定为0°、22.5°、45°、66.5°、90°、112.5°、135°、157.5°；
步骤3、将时钟信号100MHz输入到另一个锁相环的输入端；
步骤4、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[8]～CLK[15]分别设定为11.25°、33.75°、56.25°、78.75°、101.25°、123.75°、146.25°、168.75°；
步骤5、将两个串联锁相环倍频移相后的十六路时钟信号的边沿作为三十二个触发信号；
步骤6、将被测信号进行时钟同步处理；
步骤7、对时钟信号和被测信号的每条传输路径分别进行时序约束；
步骤8、判断在三十二个触发时刻的被测信号电平Count[0]～Count[29]是0还是1，将Count[0]～Count[29]中出现0→1跳变和1→0跳变的位置提取出来；
步骤9、用event_up_reg[n]或event_down_reg[n]记录被测信号上升沿检测函数event_up[n]或被测信号下降沿检测函数event_down[n]的上升沿/下降沿，当被测信号上升沿检测函数event_up[n]或被测信号下降沿检测函数event_down[n]检测到出现上升沿时event_up_reg[n]或event_down_reg[n]输出高电平，否则event_up_reg[n]或event_down_reg[n]输出低电平；
步骤10、两个串联锁相环相对应的输出CLK[n]和CLK[n+8]之间均相差11.25°，则根据两个串联锁相环的测量结果获取被测信号上升沿或下降沿在一个时钟周期200MHz内的相对位置，完成时钟分相。
本实施方式中，例如串联锁相环PLL(1)的测量结果为0000 0001 1111 1111，而串联锁相环PLL(2)的测量结果为0000 0011 1111 1111，那么被测信号的上升沿就在CLK[6]和CLK[14]之间。
本实施方式中，利用倍频移相后的时钟信号的边沿作为触发信号，理论上每个PLL都可以将倍频后的频率再进行16倍的细分，再将两个PLL边沿触发的测量结果进行组合，就可以提高一倍的分辨率，即相当于进行32倍的细分，从而达到更高。如图4所示，PLL为PhaseLocked Loop，锁相环，串联锁相环包括PLL(1)和PLL(2)。
本实施方式中，两个串联锁相环倍频移相后的十六路时钟信号为：每个PLL有八路时钟信号，PLL(1)的八路时钟为CLK[0]、CLK[1]、CLK[2]、CLK[3]、CLK[4]、CLK[5]、CLK[6]、CLK[7]，PLL(2)的八路时钟为CLK[8]、CLK[9]、CLK[10]、CLK[11]、CLK[12]、CLK[13]、CLK[14]、CLK[15]。
具体实施方式二：本实施方式对实施方式一作进一步说明，步骤5所述的十六路时钟信号的边沿包括十六路时钟信号的上升沿和下降沿。
具体实施方式三：本实施方式对实施方式一作进一步说明，步骤7所述将Count[0]～Count[29]中出现0→1跳变和1→0跳变的位置提取出来的方法为：
将Count[n]和Count[n+1]进行计算：
出现event_up[n]＝(～Count[n])&Count[n+1]]时，为0→1跳变的位置；
出现event_down[n]＝(～Count[n+1])&Count[n]时，为1→0跳变的位置；
其中，n＝0,1,…,29。
本发明提出了基于FPGA的精密时间间隔测量方法，将时间间隔测量分为“粗”测和“细”测两部分，“粗”测是指用计数器进行初步测量，“细”测的实现主要是依靠时钟分相法来进行时间内插，从而获得更高的时间分辨率。
传统的时间间隔测量技术中最基本的方法是脉冲计数法。脉冲计数法中的脉冲是指参考时钟信号CLK_IN，参考时钟信号是脉冲计数法测时的时间基准，故又称时基信号。测量的事件部分由起始信号(start信号)和终止信号(stop信号)两部分组成。脉冲计数法的测量原理是基于同量纲物理量的比对。用时基信号去填充被测时间间隔，通过对时基信号的脉冲计数来量化被测时间间隔。具体工作原理如图1所示，start信号在T1时刻打开计数器，stop计数信号在T2时刻停止计数器，start信号沿与stop信号沿之间的时间间隔△T通过时钟为clk的计数器进行测量计数
这种方法实现的时间数字转换，结构和逻辑比较简单。其分辨率由时钟周期决定，测量的动态范围由计数器的位数来决定，测量的精度由时钟的稳定度决定。
由于脉冲计数法的分辨率很低，为了提高测时分辨率，采用时间内插方法。时间内插是在低分辨时基的基础上，获取高分辨率的一种测时技术。
时间内插的测量分辨率比时基周期小，如图2所示，start信号在T1时刻打开计数器，stop计数信号在T2时刻停止计数器，start信号沿与stop信号沿之间的时间间隔△T通过时钟为clk的计数器进行测量计数，其中Tclk为参考时钟信号CLK_IN的周期，n为计数器数值。△T1是被测事件信号上升沿与时基信号上升沿之间的时间间隔，△T2是事件信号下降沿与时基信号上升沿之间的时间间隔，△T1和△T2是时间内插的测量对象。通过时间内插，可以将△T1和△T2这些小于时基周期的微小时间间隔进一步量化。
图2中下部是△T1和△T2的放大示意图，箭头代表进一步量化的刻度。由于时基信号周期是已知的固定值，对两种不同测量对象的测量可达到同样的内插效果。本发明采用的时间内插方法是时钟分相法。
时钟分相技术是指把时钟周期的多个相位都加以利用以达到更高的时间分辨，在高速数字系统设计中有广泛应用。在某些测量环境下，满足一定的测量精度后，考虑到系统构建、资源消耗、测量周期等因素，利用时钟分相技术实现基于FPGA的TDC是一种很好的选择方案。
图3是数据采集部分总体结构图，关键部分是中间基于FPGA的TDC方法。在该方法中，输入信号的上升沿为待测时间信号，粗时间测量釆用同步并联计数器法构建，分辨率为系统时钟CLK_sys周期，且多个通道用粗时间测量单元。细时间测量单元包括基于多相时钟的时间内插时间釆样单元、数据缓冲单元和编码单元。
本发明采用的芯片的型号是Stratix IV系列的EP4SGX230KF40C2，并利用了内部集成的组锁相环(PLL)实现了多相时钟电路，由此得到更高的测时分辨率。Stratix IV器件中的专用全局时钟网络(GCLK)、局域时钟网络(RCLK)以及外围钟网络(PCLK)组成了具有层次结构的时钟架构，此结构提供了多达236个单一的时钟域(16GCLK+88RCLK+132PCLK)，并支持每个器件象限中多达71个单一的GCLK、RCLK和PCLK时钟源(16GCLK+22RCLK+33PCLK)。表1列出了StratixIV器件中的可用时钟资源。
表1Stratix IV器件中的时钟资源
Figure BDA0001675136730000071
StratixIV器件提供了多达16个GCLK，这些时钟可以驱动整个器件内部的功能模块(例如，自适应逻辑模块(ALM)、数字信号处理(DSP)模块、TriMatrix存储器模块以及PLL)，提供低偏移的时钟资源。StratixIV器件I/O单元(IOE)与内部逻辑能够通过驱动GCLK来创建内部生成的全局时钟和其它高扇出控制信号，例如：同步或异步清零与时钟使能信号。
被测信号选择经由全局时钟线传输，使其到达每个采集点尽可能接近同时，以便时钟分相内插的实现。
如图5所示，为被测信号边沿作为触发信号的数据传输路径，同时利用TimeQuestTiming Analyzer分析各个测量路径的延迟时间，利用TimeQuest Timing Analyzer对特殊的传输路径进行时序约束，使得相邻的数据传输路径的延迟时间尽可能相同。
将“细”测部分分为被测信号的上升沿和下降沿两部分分别进行时序约束，根据前面的测量结果，选取合适的延迟时间分别对每条路径进行时序约束。
用LogicLock将时序约束完成的模块在Chip Planner中进行逻辑锁定，以便尽可能地使后续编程能够继承前面约束好的路径延迟。
完成“细”测部分的实现后，还需要将“粗”测部分和“细”测部分整合到一起，具如图6所示。

Claims (2)

1.串联锁相环时钟边沿触发的时钟分相法，其特征在于，具体过程为：
步骤1、将时钟信号100MHz输入到一个锁相环的输入端；
步骤2、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[0]～CLK[7]分别设定为0°、22.5°、45°、66.5°、90°、112.5°、135°、157.5°；
步骤3、将时钟信号100MHz输入到另一个锁相环的输入端；
步骤4、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[8]～CLK[15]分别设定为11.25°、33.75°、56.25°、78.75°、101.25°、123.75°、146.25°、168.75°；
步骤5、将两个串联锁相环倍频移相后的十六路时钟信号的边沿作为三十二个触发信号；
步骤6、将被测信号进行时钟同步处理；
步骤7、对时钟信号和被测信号的每条传输路径分别进行时序约束；
步骤8、判断在三十二个触发时刻的被测信号电平Count[0]～Count[29]是0还是1，将Count[0]～Count[29]中出现0→1跳变和1→0跳变的位置提取出来；
步骤9、用event_up_reg[n]记录被测信号上升沿检测函数event_up[n]的上升沿和下降沿，用event_down_reg[n]记录被测信号下降沿检测函数event_down[n]的上升沿和下降沿，
当被测信号上升沿检测函数event_up[n]检测到出现上升沿时，event_up_reg[n]输出高电平，
当被测信号下降沿检测函数event_down[n]检测到出现上升沿时，event_down_reg[n]输出高电平，
当被测信号上升沿检测函数event_up[n]检测到出现下降沿时，event_up_reg[n]输出低电平，
当被测信号下降沿检测函数event_down[n]检测到出现下降沿时，event_down_reg[n]输出低电平；
其中，n＝0,1,…,29；
步骤10、两个串联锁相环相对应的输出CLK[n]和CLK[n+8]之间均相差11.25°，则根据两个串联锁相环的测量结果获取被测信号上升沿或下降沿在一个时钟周期200MHz内的相对位置，完成时钟分相。
2.根据权利要求1所述的串联锁相环时钟边沿触发的时钟分相法，其特征在于，步骤5所述的十六路时钟信号的边沿包括十六路时钟信号的上升沿和下降沿。
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