CN110658716B - 一种基于同步时序的时间数字转换系统 - Google Patents

Abstract

本发明公开了一种基于同步时序的时间数字转换系统，包括：偏置模块、多相时钟同步模块、内插量化模块、追及量化模块、计数器模块和数据整合输出模块，偏置模块与第一信号输入端连接，多相时钟同步模块与第二信号输入端、第三信号输入端和偏置模块连接，内插量化模块、计数器模块和追及量化模块与多相时钟同步模块连接，追及量化模块还与第二信号输入端、第三信号输入端、偏置模块连接，内插量化模块、计数器模块、追及量化模块与数据整合输出模块连接。本发明采用多相时钟同步模块，避免了异步系统信号竞争与冒险问题，减少了系统误差，而且信号提取和检测均基于多相时钟同步模块完成，避免了层间数据失配造成的系统误差，提高了检测精度。

Description

一种基于同步时序的时间数字转换系统

技术领域

本发明属于激光雷达光信号接收机系统技术领域，具体涉及一种基于同步时序的时间数字转换系统。

背景技术

1960年，世界第一台激光器问世，激光便首先在1961年被用于测距系统。由于激光具有高准直性、高单色性、高功率密度和高相干性等一系列优良的光学性能，各种应用于不同场景、不同范围的测距技术不断地推陈出新。从小至接近激光波长的微米级范围、厘米级的物体形状和远近、数公里到数十公里的目标物距离、大到地球与卫星甚至月球之间的距离，都可以利用激光来精确测量。

随着科技的发展，激光雷达的应用范围越来越广泛，譬如汽车或航天器的导航与防撞、三维空间概貌扫描、气象侦测、地质检测等，根据目前公开的报道，无人驾驶汽车的各主要研究机构如谷歌、福特、百度等均采用扫描式激光雷达来收集数据。汽车高速行驶时，通过激光雷达实时扫描两车之间的距离和相对速度，为行车系统提供障碍物信息，可以降低事故发生的概率。激光雷达利用激光发射器发出激光照射在被探测的物体上，由目标物反射回的激光回波被工作在线性模式的雪崩光电二极管接收并转换为电流信号，再由前端模拟接收器将雪崩光电二极管产生的脉冲电流线性地转换为电压信号，然后利用时间数字转化电路得出脉冲的飞行时间信息，或者由模数转换器采集回波脉冲的幅值，最后提供给后续的数字信号处理器做进一步处理。在时间数字转化系统，尤其是对于自动驾驶的时间数字转化系统而言，对时间数字转换系统的精度和检测稳定性，一致性提出了极高的要求；特别的，时间数字转换系统的单次检测精度也成为了传统结构无法逾越的难关。

由于激光雷达的发射和回波接收与内部芯片永远为异步时序，存在传统结构固有的异步系统误差问题，检测精度较低；后端数字校准，或是多次测量可以部分提高传统时间数字转换器的精度。但这种方法难以满足测距激光雷达对高准确度、高速、单次测量的应用要求。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于同步时序的时间数字转换系统。

本发明实施例提供了一种基于同步时序的时间数字转换系统，该系统包括：

偏置模块、多相时钟同步模块、内插量化模块、追及量化模块、计数器模块和数据整合输出模块，其中，

所述偏置模块，连接第一信号输入端，用于根据所述第一信号输入端的参考时钟得到N个相位时钟信号和一偏置电压，N为大于0的整数；

所述多相时钟同步模块，连接第二信号输入端、第三信号输入端和所述偏置模块，用于根据所述N个相位时钟信号分别对所述第二信号输入端的开始信号、所述第三信号输入端的终止信号进行采样、时钟选择、第一延时匹配处理，得到计数器时钟信号、计数器终止信号、起始段独热码信号、终止段独热码信号、第一被追及信号和第二被追及信号；

所述计数器模块，连接所述多相时钟同步模块，用于根据所述计数器时钟信号和所述计数器终止信号对所述开始信号和所述终止信号进行第一预设处理得到第一层度量结果；

所述内插量化模块，连接所述多相时钟同步模块，用于对所述起始段独热码信号和所述终止段独热码信号进行第二预设处理得到第二层度量结果；

所述追及量化模块，连接所述第二信号输入端、所述第三信号输入端，用于对所述开始信号、所述终止信号进行第二延时匹配处理，得到第一追及信号和第二追及信号；

所述追及量化模块，还连接所述偏置模块和所述多相时钟同步模块，还用于根据所述偏置电压对所述第一追及信号、所述第二追及信号、所述第一被追及信号和所述第二被追及信号进行第三预设处理得到第三层度量结果；

所述数据整合输出模块，连接所述内插量化模块、所述计数器模块和所述追及量化模块，用于对所述第一层度量结果、所述第二层度量结果和所述第三层度量结果进行整合处理得到所述时间数字转换系统的输出。

在本发明的一个实施例中，所述多相时钟同步模块包括第一同步采样模块、第二同步采样模块、时钟选择模块、信号同步延时匹配模块，其中，

所述第一同步采样模块，连接所述第二信号输入端、所述偏置模块、所述内插量化模块和所述追及量化模块，用于根据所述N个相位时钟信号对所述开始信号进行采样处理得到计数器时钟选择信号、所述起始段独热码信号和所述第一被追及信号，并将所述起始段独热码信号输入至所述内插量化模块，所述第一被追及信号输入至所述追及量化模块；

所述第二同步采样模块，连接所述第三信号输入端、所述偏置模块、所述内插量化模块和所述追及量化模块，用于根据所述N个相位时钟信号对所述开始信号进行采样处理得到计数器终止选择信号、所述终止段独热码信号和所述第二被追及信号，并将所述终止段独热码信号输入至所述内插量化模块，所述第二被追及信号输入至所述追及量化模块；

所述时钟选择模块，连接所述第一同步采样模块和所述计数器模块，用于根据所述计数器时钟选择信号进行时钟选择处理得到所述计数器时钟信号，并将所述计数器时钟信号输入至所述计数器模块；

所述信号同步延时匹配模块，连接所述第二同步采样模块和所述计数器模块，用于根据所述计数器终止选择信号进行第一延时匹配处理得到所述计数器终止信号，并将所述计数器终止信号输入至所述计数器模块。

在本发明的一个实施例中，所述第一同步采样模块包括N个第一同步采集单元、第一逻辑单元，其中，

第n个所述第一同步采集单元的输入端与所述偏置模块的第n个时钟输出端、所述偏置模块的第n+1个时钟输出端、所述第一同步采样模块的输出端连接，其中，0＜n＜N，对于第N个所述第一同步采集单元，第N个所述第一同步采集单元的输入端与所述偏置模块的第N个时钟输出端、所述偏置模块的第1个时钟输出端、所述第一同步采样模块的输出端连接，N个所述第一同步采集单元的输出端均与所述第一逻辑单元的输入端、所述时钟选择模块连接，所述第一逻辑单元的输出端与所述时钟选择模块连接。

在本发明的一个实施例中，每个所述第一同步采集单元包括第一触发器、第二触发器、第三触发器、第二逻辑单元，其中，

所述第一触发器的数据输入端与所述第二信号输入端连接，对于第n个所述第一同步采集单元，所述第一触发器的时钟输入端与所述偏置模块的第n个时钟输出端连接，所述第二触发器的时钟输入端与所述偏置模块的第n+1个时钟输出端连接，对于第N个所述第一同步采集单元，所述第一触发器的时钟输入端与所述偏置模块的第N个时钟输出端连接，所述第二触发器的时钟输入端与所述偏置模块的第1个时钟输出端连接，所述第二逻辑单元的输入端与所述第一同步采样模块输出端、第四信号输入端连接，所述第二逻辑单元的输出端与所述第一触发器的清零端、所述第二触发器的清零端连接，所述第一触发器的第一输出端与所述第二触发器的数据输入端连接，所述第二触发器的第一输出端与所述第三触发器的时钟输入端连接，所述第一触发器的第二输出端、所述第二触发器的第二输出端、所述第三触发器的第二输出端均悬空，所述第三触发器的数据输入端与VDD连接，所述第三触发器的清零端与所述第四信号输入端连接，所述第三触发器的第一输出端与所述第一逻辑单元、所述时钟选择模块连接。

在本发明的一个实施例中，所述第二同步采样模块包括M个第二同步采集单元、第三逻辑单元，其中，

第m个所述第二同步采集单元的输入端与所述偏置模块的第m个时钟输出端、所述偏置模块的第m+1个时钟输出端、所述第二同步采样模块的输出端连接，0＜m＜M，对于第M个所述第二同步采集单元，第M个所述第二同步采集单元的输入端与所述偏置模块的第M个时钟输出端、所述偏置模块的第1个时钟输出端、所述第二同步采样模块的输出端连接，M个所述第二同步采集单元的输出端均与所述第三逻辑单元的输入端连接，所述第三逻辑单元的输出端与所述信号同步延时匹配模连接。

在本发明的一个实施例中，每个所述第二同步采集单元包括第四触发器、第五触发器、第六触发器、第四逻辑单元，其中，

所述第四触发器的数据输入端与所述第三信号输入端连接，对于第m个所述第二同步采集单元，所述第四触发器的时钟输入端与所述偏置模块的第m时钟输出端连接，所述第五触发器的时钟输入端与所述偏置模块的第 m+1个时钟输出端连接，对于第M个所述第二同步采集单元，所述第四触发器的时钟输入端与所述偏置模块的第M个时钟输出端连接，所述第五触发器的时钟输入端与所述偏置模块的第1个时钟输出端连接，所述第四逻辑单元的输入端与所述第二同步采样模块输出端、所述第四信号输入端连接，所述第四逻辑单元的输出端与所述第四触发器的清零端、所述第五触发器的清零端连接，所述第四触发器的第一输出端与所述第五触发器的数据输入端连接，所述第五触发器的第一输出端与所述第六触发器的时钟输入端连接，所述第四触发器的第二输出端、所述第五触发器的第二输出端、所述第六触发器的第二输出端均悬空，所述第六触发器的数据输入端与VDD连接，所述第六触发器的清零端与所述第四信号输入端连接，所述第六触发器的第一输出端与所述第三逻辑单元连接。

在本发明的一个实施例中，所述时钟选择模块包括N个第一三态门和一第一时钟驱动，其中，

第n1个所述第一三态门的第一输入端与第n1个所述第一同步采集单元的输出端连接，第n1个所述第一三态门的第二输入端与所述偏置电路的第 n1个时钟输出端连接，第n1个所述第一三态门的第三输入端与所述第一同步采样模块的输出端连接，N个所述第一三态门的输出端均与所述第一时钟驱动的输入端连接，所述第一时钟驱动的输出端与所述计数器模块连接，其中，0＜n1≤N。

在本发明的一个实施例中，每个所述第一三态门包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7，其中，所述晶体管M1的栅极、所述晶体管M2的栅极、晶体管M6的栅极与所述第一三态门的第三输入端连接，所述晶体管M3的栅极、所述晶体管M4 的栅极与所述第一三态门的第二输入端连接，所述晶体管M7的栅极与所述第一三态门的第一输入端连接，所述晶体管M1的源极、所述晶体管M5的源极与VDD连接，所述晶体管M1的漏极与所述晶体管M2的漏极、所述晶体管M5的栅极连接，所述晶体管M2的源极、所述晶体管M6的源极、所述晶体管M7的源极均与GND连接，所述晶体管M3的源极与所述晶体管M5的漏极连接，所述晶体管M3的漏极与所述晶体管M4的漏极、所述晶体管M7的漏极、所述第一三态门的输出端连接，所述晶体管M4的源极与所述晶体管 M6的漏极连接。

在本发明的一个实施例中，所述信号同步延时匹配模块包括一第二三态门和一第二时钟驱动，其中，

所述第二三态门的第一输入端与VDD连接，所述第二三态门的第二输入端与GND连接，所述第二三态门的第三输入端与所述第二同步采样模块的输出端连接，所述第二三态门的输出端与所述第二时钟驱动的输入端连接，所述第二时钟驱动的输出端与所述计数器模块连接。

在本发明的一个实施例中，所述第二三态门包括晶体管M10、晶体管 M20、晶体管M30、晶体管M40、晶体管M50、晶体管M60、晶体管M70，其中，

所述晶体管M10的栅极、所述晶体管M20的栅极、晶体管M60的栅极与所述第二三态门的第三输入端连接，所述晶体管M30的栅极、所述晶体管 M40的栅极与所述第二三态门的第二输入端连接，所述晶体管M70的栅极与所述第二三态门的第一输入端连接，所述晶体管M10的源极、所述晶体管 M50的源极与VDD连接，所述晶体管M10的漏极与所述晶体管M20的漏极、所述晶体管M50的栅极连接，所述晶体管M20的源极、所述晶体管M60的源极、所述晶体管M7的源极均与GND连接，所述晶体管M30的源极与所述晶体管M50的漏极连接，所述晶体管M30的漏极与所述晶体管M40的漏极、所述晶体管M70的漏极、所述第二三态门的输出端连接，所述晶体管M40的源极与所述晶体管M60的漏极连接。

与现有技术相比，本发明的有益效果：

本发明提供的基于同步时序的时间数字转换系统，区别于传统时间数字转换系统，采用了多相时钟同步模块，使系统整体工作于同步时序之下，而且信号提取和检测全部基于多相时钟同步模块一次完成，这样进入到不同度量层级之间的信号是相关的，加强了不同度量层之间数据的关联性，保证了层间数据匹配，避免了由于层间数据失配造成的系统误差，大幅度提高了检测精度。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种基于同步时序的时间数字转换系统的结构示意图；

图2是本发明实施例提供一种传统时间数字转换系统的结构示意图；

图3是本发明实施例提供一种传统时间数字转换系统的层间数据失配示意图；

图4是本发明实施例提供一种传统时间数字转换系统中计数器模块的电路结构示意图；

图5是本发明实施例提供一种传统时间数字转换系统中计数器模块的D 触发器亚稳态波形示意图；

图6是本发明实施例提供的另一种基于同步时序的时间数字转换系统的结构示意图；

图7是本发明实施例提供的一种基于同步时序的时间数字转换系统中第一同步采集模块及时钟选择模块的电路结构示意图；

图8是本发明实施例提供的一种基于同步时序的时间数字转换系统中第一同步采集模块的第一同步采集单元的电路结构示意图；

图9是本发明实施例提供的一种基于同步时序的时间数字转换系统中时钟选择模块的第一三态门的电路结构示意图；

图10是本发明实施例提供的一种基于同步时序的时间数字转换系统中第二同步采集模块及信号同步延时匹配模块的电路结构示意图；

图11是本发明实施例提供的一种基于同步时序的时间数字转换系统中第二同步采集模块的第二同步采集单元的电路结构示意图；

图12是本发明实施例提供的一种基于同步时序的时间数字转换系统中信号同步延时匹配模块的第二三态门的电路结构示意图；

图13是本发明实施例提供的一种基于同步时序的时间数字转换系统中信号同步延迟匹配模块的匹配结果示意图；

图14是本发明实施例提供的一种基于同步时序的时间数字转换系统中偏置模块的结构示意图；

图15是本发明实施例提供的一种基于同步时序的时间数字转换系统中追及量化模块的结构示意图；

图16是本发明实施例提供的一种基于同步时序的时间数字转换系统中追及量化模块的第一延迟匹配电路和第二延迟匹配电路的电路示意图；

图17是本发明实施例提供的一种基于同步时序的时间数字转换系统中追及量化模块的第一追及检测电路和第二追及检测电路的结构示意图；

图18是本发明实施例提供的一种基于同步时序的时间数字转换系统中第一追及检测电路和第二追及检测电路的追及单元的结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图2，图2是本发明实施例提供一种传统时间数字转换系统的结构示意图，可见，传统的时间数字转换系统包括计数器模块、内插量化模块、追及量化模块和数据整合输出模块，计数器模块、内插量化模块、追及量化模块和数据整合输出模块依次逐级连接，即通过参考时钟采集开始信号和终止信号并计数，通过计数器模块进行第一层量化；内插量化模块提取开始信号、终止信号与计数器模块时钟边沿的间隔，通过内插量化模块进行第二层量化；追及量化模块通过再次提取开始信号、终止信号与内插量化模块时钟的边沿间隔，通过追及量化模块进行第三层量化，最后再将每层量化的结果进行整合输出。传统时间数字转换系统进行了两次数据提取和传递，并且均基于单一的参考时钟，每一层采用异步时序进行量化处理，导致传统系统结构固有的异步系统误差问题，导致系统输出结果的可靠性低，方差大，无法满足现代激光雷达对于时间数字转换系统的要求。

请参见图3，图3是本发明实施例提供一种传统时间数字转换系统的层间数据失配示意图，可见，传统的时间数字转换系统当被采集信号的上升沿与时钟的上升沿靠近时，可能造成计数器模块与插值量化模块之间检测数据不匹配。以开始信号的检测为例，插值量化模块度量的本应该是开始信号上升沿到开始信号之后第一个引发计数器模块计数的参考时钟上升沿之间的时间间隔，但在二者靠近的状态下，计数器模块的使能信号可能没有完成建立，因而在开始信号上升沿之后的第二个有效参考时钟上升沿才开始第一次翻转计数，因而插值量化模块的度量结果与计数器模块的度量结果并不匹配，而是相差近似一个参考时钟周期。

同时，请参见图4，图4是本发明实施例提供一种传统时间数字转换系统中计数器模块的电路结构示意图，可见，传统的时间数字转换系统通过开始信号与终止信号控制计数器模块的使能端，在参考时钟上升沿还未到达之前，计数器模块已经完成了对现有计数结果+1的计数操作，而当参考时钟上升沿到达时，如果使能端有效，触发器将+1后的计数结果读取并保持至输出端。同时在上升沿到达之后的时钟周期之内，继续完成对现有计数结果+1的计数操作。这种计数器在异步工作状态下存在固有的系统误差，当终止信号与时钟上升沿同时到达时，计数器模块要同时进行使能关断，和数据读取两种操作，这使得计数器模块的输出值读取可能出现错误。在这种状态下，计数器模块的计数结果可能是完全随机的，因而可能造成多个参考时钟周期的检测误差，这是测距激光雷达完全无法接受的。

再者，请参见图5，图5是本发明实施例提供一种传统时间数字转换系统中计数器模块的D触发器亚稳态波形示意图，传统的时间数字转换系统内插量化模块和追及量化模块多由单个D触发器完成，而D触发器存在亚稳态特性，即当输入信号的上升沿与时钟上升沿靠近时，输出信号的状态不定，且即便存在有效输出，其建立时间长达纳秒级，这导致提取的时间信息被增加或是减少，因而数据传递过程中，由于系统误差已经造成了不可挽回的数据错误。

基于上述存在的问题，请参见图1，图1是本发明实施例提供的一种基于同步时序的时间数字转换系统的结构示意图，本发明实施例提供了一种基于同步时序的时间数字转换系统，该系统包括偏置模块、多相时钟同步模块、内插量化模块、追及量化模块、计数器模块和数据整合输出模块，其中，

偏置模块的输入端与第一信号输入端连接，偏置模块的时钟输出端与多相时钟同步模块的输入端连接，多相时钟同步模块的输入端还与第二信号输入端、第三信号输入端连接，多相时钟同步模块的输出端分别与内插量化模块的输入端、计数器模块的输入端和追及量化模块输入端连接，追及量化模块的输入端还与偏置模块的偏压输出端、第二信号输入端、第三信号输入端连接，内插量化模块的输出端、计数器模块的输出端和追及量化模块输出端分别与数据整合输出模块连接。

具体而言，本实施例中的偏置模块，用于根据第一信号输入端输入的参考时钟得到N个相位时钟信号和一偏置电压，N为大于0的整数。从偏置模块获取的N个相位时钟信号，相邻相位时钟信号之间的间隔相同，该相同间隔通过固定延迟时间的延迟单元控制完成。其中，偏置模块包括N 个时钟输出端和一偏压输出端，N个相位时钟信号分别从偏置模块的N个时钟输出端输出，比如第一个时钟信号从偏置模块第一个时钟输出端输出，第二个时钟信号从偏置模块第二个时钟输出端输出，依次类推，为多相时钟同步模块提供N个相位时钟信号；偏置电压从偏压输出端输出，为追及量化模块提供偏置电压。

多相时钟同步模块，用于根据N个相位时钟信号对第二信号输入端的开始信号、第三信号输入端的终止信号进行采样、时钟选择、第一延时匹配处理，得到计数器时钟信号、计数器终止信号、起始段独热码信号、终止段独热码信号、第一被追及信号和第二被追及信号。本实施例多相时钟同步模块根据偏置模块输出的N个相位时钟信号对开始信号和终止信号进行采样、时钟选择、第一延时匹配处理，得到计数器模块需要的计数器时钟信号、计数器终止信号，内插量化模块需要的起始段独热码信号、终止段独热码信号，追及量化模块需要的第一被追及信号和第二被追及信号，可见，本实施例信号提取和检测全部基于多相时钟同步模块完成，这样进入到内插量化模块、追及量化模块和计数器模块的信号是相关的，不会导致层间数据的不匹配问题。

计数器模块，用于根据计数器时钟信号和计数器终止信号对开始信号和开始信号进行第一预设处理得到第一层度量结果。本实施例第一预设处理具体为：计数器模块接收多相时钟同步模块发送的计数器时钟信号和计数器终止信号，并记录计数器终止信号之前的整数时钟周期个数，从而达到记录开始信号和终止信号之间的时间的目的，其时间长度，等于计数值乘以每一个周期的时间，并将记录的整数周期个数作为第一层度量结果。

内插量化模块，用于对起始段独热码信号和终止段独热码信号进行第二预设处理得到第二层度量结果。本实施例第二预设处理具体为：内插量化模块接收多相时钟同步模块发送的起始段独热码信号和终止段独热码信号，并通过查找表的方法，将独热码转换为第一数字码，并将转换的第一数字码作为第二层度量结果。

追及量化模块，用于对开始信号、终止信号进行第二延时匹配处理，得到第一追及信号和第二追及信号，还用于根据偏置电压对第一追及信号、第二追及信号、第一被追及信号和第二被追及信号进行第三预设处理得到第三层度量结果。本实施例第三预设具体处理为：追及量化模块接收多相时钟同步模块发送的第一被追及信号和第二被追及信号，通过不同固定延迟时间的延迟链，完成第一追及信号与第一被追及信号、第二追及信号与第二被追及信号之间相位关系的先后调转，从而得到独热码追及步长，通过查找表的方式，将独热码追及步长转换为第二数字码，并将转换的第二数字码作为第三层度量结果。其中，独热码追及步长的编码与起始段独热码信号、终止段独热码的编码不同，其对应查的表也不同，具体由实际设计决定。

数据整合输出模块，用于对第一层度量结果、第二层度量结果和第三层度量结果进行整合处理得到时间数字转换系统的输出。具体地，数据整合输出模块接收计数器模块输出的第一层度量结果、内插量化模块输出的第二层度量结果，以及追及量化模块输出的第三层度量结果，并对第一层度量结果、第二层度量结果和第三层度量结果先进行移位匹配，然后再进行加减运算处理，得到最终的时间数字转换系统的输出。

综上所述，本实施例提供的一种基于同步时序的时间数字转换系统，区别于传统时间数字转换系统，信号提取和检测全部基于多相时钟同步模块完成，这样进入到不同度量层级之间的信号是相关的，加强了不同度量层之间数据的关联性，保证了层间数据匹配，避免了由于层间数据失配造成的系统误差，大幅度提高了检测精度；区别于传统时间数字转换系统的单一参考时钟、异步时序，本实施例采用了多相时钟同步模块，使系统整体工作于同步时序之下，不会出现异步电路中极易出现的竞争冒险问题。

实施例二

在上述实施例一的基础上，请参见图6，图6是本发明实施例提供的另一种基于同步时序的时间数字转换系统的结构示意图，本实施例包括上述实施例所述的偏置模块、多相时钟同步模块、内插量化模块、追及量化模块、计数器模块和数据整合输出模块，并进一步对多相时钟同步模块模块、偏置模块、追及量化模块进行详细描述，具体地：

多相时钟同步模块包括第一同步采样模块、第二同步采样模块、时钟选择模块、信号同步延时匹配模块，其中，

第一同步采样模块的输入端与第二信号输入端、偏置模块的N个时钟输出端连接，第二同步采样模块的输入端与第三信号输入端、偏置模块的N个时钟输出端连接，第一同步采样模块的输出端与时钟选择模块的输入端、内插量化模块和追及量化模块连接，第二同步采样模块的输出端与信号同步延时匹配模块的输入端、内插量化模块和追及量化模块连接，时钟选择模块的输出端、信号同步延时匹配模块的输出端与计数器模块连接。

具体而言，本实施例第一同步采样模块，用于根据N个相位时钟信号对开始信号进行采样处理得到计数器时钟选择信号、起始段独热码信号和第一被追及信号，并将起始段独热码信号输入至内插量化模块，第一被追及信号输入至追及量化模块。本实施例通过第一同步采样模块对开始信号进行采样，开始信号的采样提取处理只在第一同步采样模块中进行，避免传统时间数字转换系统在各个层进行异步数据提取处理带来的系统误差问题。

第二同步采样模块，用于根据N个相位时钟信号对终止信号进行采样处理得到计数器终止选择信号、终止段独热码信号和第二被追及信号，并将终止段独热码信号输入至内插量化模块，第二被追及信号输入至追及量化模块。本实施例通过第二同步采样模块对终止信号进行采样，终止信号的采样提取处理只在第二同步采样模块中进行，同样避免了传统时间数字转换系统在各个层进行异步数据提取处理带来的系统误差问题。

时钟选择模块，用于根据计数器时钟选择信号进行时钟选择处理得到计数器时钟信号，并将计数器时钟信号输入至计数器模块。本实施实例，由上述第一同步采集模块提供单一的计数器时钟选择信号，从N个相位时钟中选择一相位时钟作为有效输出。

信号同步延时匹配模块，用于根据计数器终止选择信号进行第一延时匹配处理得到计数器终止信号，并将计数器终止信号输入至计数器模块。本实施例中，信号同步延迟匹配模块对上述第二同步采集模块输出的控制信号做固定延迟，再传递给计数器模块，使得进入计数器模块的计数器终止信号和终止信号具有固定的相位关系。

本实施例第一同步采集模块、第二同步采集模块、时钟选择模块、信号同步延迟匹配模块的配合工作，可以消除数据传递及计数器模块中计数错误带来的系统误差。

进一步地，第一同步采样模块包括N个第一同步采集单元、第一逻辑单元。

具体而言，请参见图7，图7是本发明实施例提供的一种基于同步时序的时间数字转换系统中第一同步采集模块及时钟选择模块的电路结构示意图，可见，本实施例第n个所述第一同步采集单元的输入端与所述偏置模块的第n个时钟输出端、所述偏置模块的第n+1个时钟输出端、所述第一同步采样模块的输出端连接，0＜n＜N，对于第N个所述第一同步采集单元，第 N个所述第一同步采集单元的输入端与所述偏置模块的第N个时钟输出端、所述偏置模块的第1个时钟输出端、所述第一同步采样模块的输出端连接， N个所述第一同步采集单元的输出端均与所述第一逻辑单元的输入端、所述时钟选择模块连接，第一逻辑单元的输出端与时钟选择模块连接。其中，第一逻辑单元包括一或门和一非门，或门的输入端与N个第一同步采集单元的输出端连接，或门的输出端与非门的输入端连接，非门的输出端与N个第一同步采集单元的输入端、时钟选择模块连接。

进一步地，每个第一同步采集单元包括第一触发器DFF1、第二触发器 DFF2、第三触发器DFF3、第二逻辑单元。

具体而言，请参见图8，图8是本发明实施例提供的一种基于同步时序的时间数字转换系统中第一同步采集模块的第一同步采集单元的电路结构示意图，可见，本实施例中所述第一触发器DFF1的数据输入端D与所述第二信号输入端连接，对于第n个所述第一同步采集单元，所述第一触发器 DFF1的时钟输入端CLK与所述偏置模块的第n个时钟输出端连接，所述第二触发器DFF2的时钟输入端CLK与所述偏置模块的第n+1个时钟输出端连接，对于第N个所述第一同步采集单元，所述第一触发器DFF1的时钟输入端 CLK与所述偏置模块的第N个时钟输出端连接，所述第二触发器DFF2的时钟输入端CLK与所述偏置模块的第1个时钟输出端连接，第二逻辑单元的输入端与第一同步采样模块输出端、第四信号输入端连接，第二逻辑单元的输出端与第一触发器DFF1的清零端CLR、第二触发器DFF2的清零端CLR连接，第一触发器DFF1的第一输出端Q与第二触发器DFF2的数据输入端D连接，第二触发器DFF2的第一输出端Q与第三触发器DFF3的时钟输入端CLK 连接，第一触发器DFF1的第二输出端

第二触发器DFF2的第二输出端

第三触发器DFF3的第二输出端

均悬空，第三触发器DFF3的数据输入端D 与VDD连接，第三触发器DFF3的清零端CLR与第四信号输入端连接，第三触发器DFF3的第一输出端Q与第一逻辑单元、时钟选择模块连接。其中，第二逻辑单元包括一与门，与门的输入端与第一同步采样模块输出端、第四信号输入端连接，与门的输出端与第一触发器DFF1的清零端CLR、第二触发器DFF2的清零端CLR连接。

本实施例通过偏置模块输入相邻的相位时钟CLK<N>和CLK<N+1>对开始信号SIGNAL1进行多拍检测，从而提高了同步速度，同时提高了同步的准确性；采样中参考了第一同步采样集模块的输出SAMP_N1，在第一次检测到有效输出后，关断检测单元，减小功耗，同时保证对时钟的选择是单一的，即便第一触发器DDF1出现亚稳态，导致输出结果在很长的范围内变化，但第二触发器DDF2单一确定第一触发器DDF1在固定延迟时刻的输出结果，因而第二触发器DDF2的输出结果不存在亚稳态状态。

进一步地，时钟选择模块包括N个第一三态门和一第一时钟驱动。具体而言，请再参见图7，本实施例中第n1个第一三态门的第一输入端与第n1个第一同步采集单元的输出端连接，第n1个第一三态门的第二输入端与偏置电路的输出端连接，第n1个第一三态门的第三输入端与第一同步采样模块的输出端连接，N个第一三态门的输出端均与第一时钟驱动的输入端连接，第一时钟驱动的输出端与计数器模块连接其中，0＜n1≤N。本实施例第一三态门主要作用是进行多个时钟信号的直接耦合，对于第一三态门初始状态为下拉的调整，为了避免在时钟选择的过程中，产生一个错误的时钟边沿。当检测系统未检测到有效输入时，第一三态门的输出为低。这主要是由于，当传统三态门的在没有有效输入时处于高阻状态，当三态门被使能时，如果新的输出状态与高阻态下的电平有较大差别时，也会产生多余的上升或者下降沿引起计数器模块错误计数。因而，在本实施例第一三态门默认为下拉状态、被选择的开启状态及未被选择的高阻状态三种可能的状态，从而解决计数器模块错误计数的问题。

进一步地，每个第一三态门包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7。

具体而言，请参见图9，图9是本发明实施例提供的一种基于同步时序的时间数字转换系统中时钟选择模块的第一三态门的电路结构示意图，本实施例中晶体管M1的栅极、晶体管M2的栅极、晶体管M6的栅极与第一三态门的第三输入端连接，晶体管M3的栅极、晶体管M4的栅极与第一三态门的第二输入端连接，晶体管M7的栅极与第一三态门的第一输入端连接，晶体管M1的源极、晶体管M5的源极与VDD连接，晶体管M1的漏极与晶体管 M2的漏极、晶体管M5的栅极连接，晶体管M2的源极、晶体管M6的源极、晶体管M7的源极均与GND连接，晶体管M3的源极与晶体管M5的漏极连接，晶体管M3的漏极与晶体管M4的漏极、晶体管M7的漏极、第一三态门的输出端连接，晶体管M4的源极与晶体管M6的漏极连接。本实施例通过该具体地第一三态门设计实现计数器模块精确的计数。

优选地，晶体管M1、晶体管M2、晶体管M3为P型MOS管，晶体管M4、晶体管M5、晶体管M6、晶体管M7为N型MOS管。

本实施例对于开始信号的同步过程和时钟选择过程如下：当存在有效的开始信号输入后，相位在有效的开始信号之后，距离有效的开始信号最近的第二个相位时钟被选中作为系统时钟。假设N个相位时钟，对应需要N 个第一同步采集单元，这N个第一同步采集单元的输出被连接到一个N输入的或门，或门的输出通过反相器接回至第一同步采集单元的输入端关断第一同步采集单元的使能。这使得当任意第一同步采集单元采集到有效的开始信号，都会停止所有第一同步采集单元的继续采集工作，采集到信号的第一同步采集单元控制对应的时钟选择模块中的第一三态门开启，通过第一三态门得到计数器时钟信号，并传输到计数器模块，因而完成了时钟的单一选择。

进一步地，第二同步采样模块包括M个第二同步采集单元、第三逻辑单元，M为大于0的整数。

具体而言，请参见图10，图10是本发明实施例提供的一种基于同步时序的时间数字转换系统中第二同步采集模块及信号同步延时匹配模块的电路结构示意图，本实施例中第m个所述第二同步采集单元的输入端与所述偏置模块的第m个时钟输出端、所述偏置模块的第m+1个时钟输出端、所述第二同步采样模块的输出端连接，0＜m＜M，对于第M个所述第二同步采集单元，第M个所述第二同步采集单元的输入端与所述偏置模块的第M个时钟输出端、所述偏置模块的第1个时钟输出端、所述第二同步采样模块的输出端连接，M个所述第二同步采集单元的输出端均与所述第三逻辑单元的输入端连接，所述第三逻辑单元的输出端与所述信号同步延时匹配模连接。其中，第三逻辑单元包括一或门和一非门，或门的输入端与N个第二同步采集单元的输出端连接，或门的输出端与非门的输入端连接，非门的输出端与N 个第二同步采集单元的输入端、信号同步延时匹配模块连接。本实施例优选地，M与N取值对应相等。

进一步地，每个第二同步采集单元包括第四触发器DFF4、第五触发器 DFF5、第六触发器DFF6、第四逻辑单元。

具体而言，请参见图11，图11是本发明实施例提供的一种基于同步时序的时间数字转换系统中第二同步采集模块的第二同步采集单元的电路结构示意图，本实施例中所述第四触发器DFF4的数据输入端D与所述第三信号输入端连接，对于第m个所述第二同步采集单元，所述第四触发器DFF4 的时钟输入端CLK与所述偏置模块的第m时钟输出端连接，所述第五触发器DFF5的时钟输入端CLK与所述偏置模块的第m+1个时钟输出端连接，对于第M个所述第二同步采集单元，所述第四触发器DFF4的时钟输入端CLK与所述偏置模块的第M个时钟输出端连接，所述第五触发器DFF5的时钟输入端CLK与所述偏置模块的第1个时钟输出端连接，所述第四逻辑单元的输入端与所述第二同步采样模块输出端、所述第四信号输入端连接，，第四逻辑单元的输出端与第四触发器DFF4的清零端CLR、第五触发器DFF5的清零端CLR连接，第四触发器DFF4的第一输出端Q与第五触发器DFF5的数据输入端D连接，第五触发器DFF5的数据的第一输出端Q与第六触发器DFF6的时钟输入端CLK连接，第四触发器DFF4的第二输出端

第五触发器DFF5 的第二输出端

第六触发器DFF6的第二输出端

均悬空，第六触发器 DFF6的数据输入端D与VDD连接，第六触发器DFF6的清零端CLR与第四信号输入端连接，第六触发器DFF6的第一输出端Q与第三逻辑单元连接。其中，第四逻辑单元包括一与门，与门的输入端与第二同步采样模块输出端、第四信号输入端连接，与门的输出端与第四触发器DFF4的清零端CLR、第五触发器DFF5的清零端CLR连接。

本实施例通过偏置模块输入相邻的相位时钟CLK<N>和CLK<N+1>对终止信号SIGNAL2进行多拍检测，从而提高了同步速度，同时提高了同步的准确性；采样中参考了第二同步采样集模块的输出SAMP_N2，与上述 SAMP_N1相同，在检测到有效输出后，关断检测单元，减小功耗，同时保证系统仅产生一个传递给计数器的关断信号，保证了终止信号内嵌在N个相位时钟的间隔之内，使得计数器模块数据读取和使能终止不会同时进行。

进一步地，信号同步延时匹配模块包括一第二三态门和一第二时钟驱动。

具体而言，请再参见图10，本实施例中第二三态门的第一输入端与 VDD连接，第二三态门的第二输入端与GND连接，第二三态门的第三输入端与第二同步采样模块的输出端连接，第二三态门的输出端与第二时钟驱动的输入端连接，第二时钟驱动的输出端与计数器模块连接。本实施例第二三态门与第一三态门作用相同，只是第二三态门不需要受第二同步采集单元的控制，为常开状态。

进一步地，第二三态门包括晶体管M10、晶体管M20、晶体管M30、晶体管M40、晶体管M50、晶体管M60、晶体管M70，其中，

具体而言，请参见图12，图12是本发明实施例提供的一种基于同步时序的时间数字转换系统中时钟选择模块的第二三态门的电路结构示意图，本实施例中晶体管M10的栅极、晶体管M20的栅极、晶体管M60的栅极与第二三态门的第三输入端连接，晶体管M30的栅极、晶体管M40的栅极与第二三态门的第二输入端连接，晶体管M70的栅极与第二三态门的第一输入端连接，晶体管M10的源极、晶体管M50的源极与VDD连接，晶体管M10的漏极与晶体管M20的漏极、晶体管M50的栅极连接，晶体管M20的源极、晶体管 M60的源极、晶体管M7的源极均与GND连接，晶体管M30的源极与晶体管 M50的漏极连接，晶体管M30的漏极与晶体管M40的漏极、晶体管M70的漏极、第二三态门的输出端连接，晶体管M40的源极与晶体管M60的漏极连接。本实施例通过该具体地第二三态门设计实现计数器模块更加精确的计数。

优选地，晶体管M10、晶体管M20、晶体管M30为P型MOS管，晶体管 M40、晶体管M50、晶体管M60、晶体管M70为N型MOS管。

本实施例信号同步延时匹配模块的主要作用是将终止信号内嵌在N个相位时钟的间隔之内，使得计数器模块的数据读取和使能终止不会同时进行，因而消除系统误差。由于时钟选择电路对于时钟信号存在固定的延迟时间，因而终止信号必须做出时钟信号相似的延迟时间，才可以保证二者的上升沿不重叠。因此，本实施例信号同步延迟匹配模块采用与时钟选择模块相似的电路结构，不同的是只存在一条输出路径且为常开状态。请参见图13，图13是本发明实施例提供的一种基于同步时序的时间数字转换系统中信号同步延迟匹配模块的匹配结果示意图，由于信号同步延迟匹配模块，本实施例最终输入到计数器模块的时钟为N个相位时钟中的一个相相位时钟，其与终止信号存在固定的相位关系。

由上述分析可知，本实施例第一同步采集模块、第二同步采集模块、时钟选择模块、信号同步延迟匹配模块的配合工作，可以消除数据传递及计数器模块中计数错误带来的系统误差。

进一步地，本实施例中偏置模块包括鉴相器、电荷泵、环路滤波器、第一压控延迟链和第三时钟驱动。

具体而言，请参见图14，图14是本发明实施例提供的一种基于同步时序的时间数字转换系统中偏置模块的结构示意图，可见，本实施例偏置模块中，第一压控延迟链的输入端与第一信号输入端连接，第一压控延迟链的输出端与鉴相器的输入端连接，鉴相器的输出端与电荷泵的输入端连接，电荷泵的输出端与环路滤波器的输入端连接，环路滤波器的输出端与追及量化模块、第一压控延迟链的输入端连接，第一压控延迟链的输出端与第三时钟驱动的输入端连接，第三时钟驱动的输出端与多相时钟同步模块连接。本实施例通过偏置模块为多相时钟同步模块提供需要的N个相位时钟信号，为追及量化模块提供需要的偏置电压。其中，第三时钟驱动的输出端为偏置模块的时钟输出端，与追及量化模块连接的环路滤波器的输出端为偏置模块的偏压输出端；第一压控延迟链包括若干延时单元，根据实际设计需要输出固定延时。

进一步地，本实施例中追及量化模块包括若干压控延迟链、第一延迟匹配电路、第二延迟匹配电路、第一追及检测电路、第二追及检测电路、检测信号整合电路。

具体而言，请参见图15，图15是本发明实施例提供的一种基于同步时序的时间数字转换系统中追及量化模块的结构示意图，可见，本实施例追及量化模块中，若干压控延迟链包括第二压控延迟链、第三压控延迟链、第四压控延迟链、第五压控延迟链，第二压控延迟链、第三压控延迟链、第四压控延迟链、第五压控延迟链的输入端均于偏置模块的偏压输出端连接，第二压控延迟链的输入端还与第一同步采样模块的输出端连接，第三压控延迟链的输入端还与第二同步采样模块的输出端连接，第二压控延迟链的输出端、第四压控延迟链的输出端与第一追及检测电路的输入端连接，第三压控延迟链的输出端、第五压控延迟链的输出端与第二追及检测电路的输入端连接，第四压控延迟链的输入端、第五压控延迟链的输入端还分别与第一延迟匹配电路的输出端、第二延迟匹配电路的输出端连接，第二延迟匹配电路的输入端与第二信号输入端连接，第二延迟匹配电路的输入端与第三信号输入端连接，第一追及检测电路的输出端、第二追及检测电路的输出端与检测信号整合电路输入端连接，检测信号整合电路输出端与数据整合输出模块连接。第二压控延迟链包括K-1个输出端口，第三压控延迟链包括K-1个输出端口，第四压控延迟链包括K输出端口，第三压控延迟链包括K个输出端口，第一追及检测电路包括2K-1输入端口，第二追及检测电路包括2K-1输入端口，第二压控延迟链包括K-1个输出端口、第四压控延迟链包括K输出端口与第一追及检测电路包括2K-1输入端口连接，第三压控延迟链包括K-1个输出端口、第五压控延迟链包括K输出端口与第二追及检测电路包括2K-1输入端口连接。其中，第二压控延迟链、第三压控延迟链、第四压控延迟链、第五压控延迟链包括若干延时单元，根据实际设计需要输出固定延时。

进一步地，本实施例中第一延迟匹配电路、第二延迟匹配电路均包括若干非门、晶体管M8、晶体管M9、第四时钟驱动。

具体而言，请参见图16，图16是本发明实施例提供的一种基于同步时序的时间数字转换系统中追及量化模块的第一延迟匹配电路和第二延迟匹配电路的电路示意图，可见，本实施例第一延迟匹配电路、第二延迟匹配电路中，若干非门具体为2个非门，对于第一延迟匹配电路而言，第一个非门的输入端与第二信号输入端连接，对于第二延迟匹配电路而言，第一个非门的输入端与第三信号输入端连接，第一个非门的输出端与晶体管M8 的栅极、第二个非门的输入端连接，第二个非门的输出端与晶体管M9的栅极、第六时钟驱动的输入端连接，对于第一延迟匹配电路而言，第四时钟驱动的输出端与第四压控延时链连接，对于第二延迟匹配电路而言，第四时钟驱动的输出端与第五压控延时链连接，晶体管M8的源极、晶体管M8 的源极、晶体管M8的漏极、晶体管M8的漏极均接GND。本实施例将开始信号、终止信号分别被第一同步采集模块和第二同步采集模块同步采集后，会产生第一被追及信号、第二被追及信号，但是数据采集同步过程需要比追及量化模块检测花更长的时间，因此本实施例通过第一延迟匹配电路和第二延迟匹配电路对开始信号、终止信号做相应的固定延迟，产生第一追及信号、第二追及信号，保证匹配延时后的开始信号、终止信号与同步采样后的开始信号、终止信号的相位关系，满足追及检测的量程范围。

进一步地，本实施例中第一追及检测电路和第二追及检测电路分别包括K-1个追及单元和一第五逻辑单元，其中，K为大于1的整数。具体而言，请参见图17，图17是本发明实施例提供的一种基于同步时序的时间数字转换系统中追及量化模块的第一追及检测电路和第二追及检测电路的结构示意图，本实施例对于第一追及检测电路，第k个追及单元的输入端与第四压控延迟链的第k个输出端、第四压控延迟链的第k+1个输出端、第二压控延迟链的第k个输出端、第一追及检测电路的输出端连接，0＜k＜ K-1，对于第K-1个追及单元，第K-1个追及单元的输入端与第四压控延迟链的第K个输出端、第二压控延迟链的第K-1个输出端、第一追及检测电路的输出端连接，K-1个追及单元的输出端均与第五逻辑单元的输入端连接，第五逻辑单元的输出端与检测信号整合电路连接。本实施例中开始信号经过第一延迟匹配电路后形成第一追及信号，再经过第四压控延迟链生成K 个第一追及时钟；第一同步采样模块输出的第一被追及信号，经过第二压控延迟链后生成K-1个第三被追及时钟。

对于第二追及检测电路，第k个追及单元的输入端与第五压控延迟链的第k个输出端、第五压控延迟链的第k+1个输出端、第三压控延迟链的第k个输出端、第二追及检测电路的输出端连接，0＜k＜K-1，对于第K-1 个追及单元，第K-1个追及单元的输入端与第五压控延迟链的第K个输出端、第三压控延迟链的第K-1个输出端、第二追及检测电路的输出端连接， K-1个追及单元的输出端均与第五逻辑单元的输入端连接，第五逻辑单元的输出端与检测信号整合电路连接。本实施例中终止信号经过第二延迟匹配电路后形成第二追及信号，再经过第五压控延迟链生成K个第二追及时钟；第二同步采样模块输出的第二被追及信号经过第三压控延迟链后生成K-1 个第四被追及时钟。

本实施例第一追及检测电路和第二追及检测电路中第五逻辑单元分别包括一或门和一非门，或门的输入端与K-1个追及单元的输出端连接，或门的输出端与非门的输入端连接，非门的输出端与K-1个追及单元的输入端、检测信号整合电路连接。

进一步地，本实施例中每个追及单元包括第七触发器DFF7、第八触发器DFF8、第九触发器DFF9、第六逻辑单元。

具体而言，请参见图18，图18是本发明实施例提供的一种基于同步时序的时间数字转换系统中第一追及检测电路和第二追及检测电路的追及单元的结构示意图。可见，本实施例第一追及检测电路中，对于第k个追及单元，第七触发器DFF7的数据输入端D与第二压控延迟链的第k个输出端连接，第七触发器DFF7的时钟输入端CLK与第四压控延迟链的第k个输出端连接，第八触发器DFF8的时钟输入端CLK与第四压控延迟链的第k+1个输出端连接，对于第K-1个追及单元，第七触发器DFF7的数据输入端D与第二压控延迟链的第K-1个输出端连接，第七触发器DFF7的时钟输入端CLK与第四压控延迟链的第K-1个输出端连接，第八触发器DFF8的时钟输入端CLK与第四压控延迟链的第K个输出端连接，第六逻辑单元的输入端与第四信号输入端、第一追及检测电路的输出端连接，第六逻辑单元的输出端与第七触发器 DFF7的清零端CLR、第八触发器DFF8的清零端CLR连接，第七触发器DFF7 的第一输出端Q与第八触发器DFF8的数据输入端D连接，第八触发器DFF8 的第一输出端Q与第九触发器DFF9的时钟输入端CLK连接，第七触发器 DFF7的第二输出端

第八触发器DFF8的第二输出端

第九触发器DFF9 的第二输出端

均悬空，第九触发器DFF9的数据输入端D与VDD连接，第九触发器DFF9的清零端CLR与第四信号输入端连接，第九触发器DFF9的第一输出端Q与第三逻辑单元连接。本实施例开始信将第k个第一追及时钟、第k+1个第一追及时钟分别作为第七触发器DFF7、第八触发器DFF8的时钟信号，对k个第三被追及时钟进行检测，同理，对第K-1个追及单元进行检测，从而完成开始信号的一次完整检测。

对于第二追及检测电路，对于第k个追及单元，第七触发器DFF7的数据输入端D与第三压控延迟链的第k个输出端连接，第七触发器DFF7的时钟输入端CLK与第五压控延迟链的第k个输出端连接，第八触发器DFF8的时钟输入端CLK与第五压控延迟链的第k+1个输出端连接，对于第K-1个追及单元，第七触发器DFF7的数据输入端D与第三压控延迟链的第K-1个输出端连接，第七触发器DFF7的时钟输入端CLK与第五压控延迟链的第K-1个输出端连接，第八触发器DFF8的时钟输入端CLK与第五压控延迟链的第K个输出端连接，第六逻辑单元的输入端与第四信号输入端、第一追及检测电路的输出端连接，第六逻辑单元的输出端与第七触发器DFF7的清零端CLR、第八触发器DFF8的清零端CLR连接，第七触发器DFF7的第一输出端Q与第八触发器DFF8的数据输入端D连接，第八触发器DFF8的第一输出端Q与第九触发器DFF9的时钟输入端CLK连接，第七触发器DFF7的第二输出端

第八触发器DFF8的第二输出端

第九触发器DFF9的第二输出端

均悬空，第九触发器DFF9的数据输入端D与VDD连接，第九触发器DFF9的清零端CLR 与第四信号输入端连接，第九触发器DFF9的第一输出端Q与第三逻辑单元连接。本实施例终止信号将第k个第二追及时钟、第k+1个第二追及时钟分别作为第七触发器DFF7、第八触发器DFF8的时钟信号，对k个第四被追及时钟进行检测，同理，对第K-1个追及单元进行检测，从而完成终止信号的一次完整检测。

本实施例中第四信号输入端输入一复位信号RST_N；第一追及检测电路和第二追及检测电路中，第六逻辑单元包括一与非门，与非门的输入端与第四信号输入端连接，对于第一追及检测模块，与非门的输入端还与第一追及检测模块输出端连接，对于第二追及检测模块，与非门的输入端还与第二追及检测模块输出端连接，与非门的输出端与第七触发器DFF7的清零端CLR、第八触发器DFF8的清零端CLR。

本实施例追及量化模块中追及单元的结构与第一同步采集单元、第二同步采集单元的结构相似，都是通过若干个相位时钟信号对于同一开始信号或终止信号做两拍采集，从而避免系统出现亚稳态状态。若系统共有N-1 个开始信号或终止信号以及N个相位时钟信号作为输入，第k个输入信号被第k个相位时钟和第k+1个输入信号逐次采集，然后与第一同步采集单元、第二同步采集单元相似的是，第一追及检测电路和第二追及检测电路的输出同样连接到一N输入或门和非门，只要其中任意一个第一追及检测电路或第二追及检测电路检测到输入信号，都会关断所有第一追及检测电路和第二追及检测电路的使能，也就意味着所有追及检测模块进行且只进行一次输入信号检测。

本实施例中延迟匹配电路和追及检测电路配合工作，得到的数据结果与同步检测模块的数据结果相整合，完成整个检测过程。由于各个度量层的检测都基于多相时钟同步模块，所有模块的最终输出结果完全匹配，不存在系统缺陷及系统误差，因而极大程度的提高了时间-数字检测系统的稳定性和准确性。

综上所述，本实施例提供了一种基于同步时序时间数字转换系统，首先基于多相位时钟对于输入的开始信号、终止信号进行同步采集，采集过程中同时完成时钟选择、终止信号同步判断提取处理，计数器模块、插值量化模块和追及量化模块的工作基于同一同步信号，因而避免了由于时钟边沿靠近导致的诸多错误，消除了数据传递及计数器模块中计数错误带来的系统误差。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术邻域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于同步时序的时间数字转换系统，其特征在于，包括：偏置模块、多相时钟同步模块、内插量化模块、追及量化模块、计数器模块和数据整合输出模块，其中，

所述偏置模块，连接第一信号输入端，用于根据所述第一信号输入端的参考时钟得到N个相位时钟信号和一偏置电压，N为大于0的整数；

所述多相时钟同步模块，连接第二信号输入端、第三信号输入端和所述偏置模块，用于根据所述N个相位时钟信号分别对所述第二信号输入端的开始信号、所述第三信号输入端的终止信号进行采样、时钟选择、第一延时匹配处理，得到计数器时钟信号、计数器终止信号、起始段独热码信号、终止段独热码信号、第一被追及信号和第二被追及信号；

所述计数器模块，连接所述多相时钟同步模块，用于根据所述计数器时钟信号和所述计数器终止信号对所述开始信号和所述终止信号进行第一预设处理得到第一层度量结果；

所述内插量化模块，连接所述多相时钟同步模块，用于对所述起始段独热码信号和所述终止段独热码信号进行第二预设处理得到第二层度量结果；

所述追及量化模块，连接所述第二信号输入端、所述第三信号输入端，用于对所述开始信号、所述终止信号进行第二延时匹配处理，得到第一追及信号和第二追及信号；

所述追及量化模块，还连接所述偏置模块和所述多相时钟同步模块，还用于根据所述偏置电压对所述第一追及信号、所述第二追及信号、所述第一被追及信号和所述第二被追及信号进行第三预设处理得到第三层度量结果；

所述数据整合输出模块，连接所述内插量化模块、所述计数器模块和所述追及量化模块，用于对所述第一层度量结果、所述第二层度量结果和所述第三层度量结果进行整合处理得到所述时间数字转换系统的输出。

2.根据权利要求1所述的基于同步时序的时间数字转换系统，其特征在于，所述多相时钟同步模块包括第一同步采样模块、第二同步采样模块、时钟选择模块、信号同步延时匹配模块，其中，

所述第一同步采样模块，连接所述第二信号输入端、所述偏置模块、所述内插量化模块和所述追及量化模块，用于根据所述N个相位时钟信号对所述开始信号进行采样处理得到计数器时钟选择信号、所述起始段独热码信号和所述第一被追及信号，并将所述起始段独热码信号输入至所述内插量化模块，所述第一被追及信号输入至所述追及量化模块；

所述第二同步采样模块，连接所述第三信号输入端、所述偏置模块、所述内插量化模块和所述追及量化模块，用于根据所述N个相位时钟信号对所述开始信号进行采样处理得到计数器终止选择信号、所述终止段独热码信号和所述第二被追及信号，并将所述终止段独热码信号输入至所述内插量化模块，所述第二被追及信号输入至所述追及量化模块；

所述时钟选择模块，连接所述第一同步采样模块和所述计数器模块，用于根据所述计数器时钟选择信号进行时钟选择处理得到所述计数器时钟信号，并将所述计数器时钟信号输入至所述计数器模块；

所述信号同步延时匹配模块，连接所述第二同步采样模块和所述计数器模块，用于根据所述计数器终止选择信号进行第一延时匹配处理得到所述计数器终止信号，并将所述计数器终止信号输入至所述计数器模块。

3.根据权利要求2所述的基于同步时序的时间数字转换系统，其特征在于，所述第一同步采样模块包括N个第一同步采集单元、第一逻辑单元，其中，

第n个所述第一同步采集单元的输入端与所述偏置模块的第n个时钟输出端、所述偏置模块的第n+1个时钟输出端、所述第一同步采样模块的输出端连接，其中，0＜n＜N，对于第N个所述第一同步采集单元，第N个所述第一同步采集单元的输入端与所述偏置模块的第N个时钟输出端、所述偏置模块的第1个时钟输出端、所述第一同步采样模块的输出端连接，N个所述第一同步采集单元的输出端均与所述第一逻辑单元的输入端、所述时钟选择模块连接，所述第一逻辑单元的输出端与所述时钟选择模块连接。

4.根据权利要求3所述的基于同步时序的时间数字转换系统，其特征在于，每个所述第一同步采集单元包括第一触发器、第二触发器、第三触发器、第二逻辑单元，其中，

所述第一触发器的数据输入端与所述第二信号输入端连接，对于第n个所述第一同步采集单元，所述第一触发器的时钟输入端与所述偏置模块的第n个时钟输出端连接，所述第二触发器的时钟输入端与所述偏置模块的第n+1个时钟输出端连接，对于第N个所述第一同步采集单元，所述第一触发器的时钟输入端与所述偏置模块的第N个时钟输出端连接，所述第二触发器的时钟输入端与所述偏置模块的第1个时钟输出端连接，所述第二逻辑单元的输入端与所述第一同步采样模块输出端、第四信号输入端连接，所述第二逻辑单元的输出端与所述第一触发器的清零端、所述第二触发器的清零端连接，所述第一触发器的第一输出端与所述第二触发器的数据输入端连接，所述第二触发器的第一输出端与所述第三触发器的时钟输入端连接，所述第一触发器的第二输出端、所述第二触发器的第二输出端、所述第三触发器的第二输出端均悬空，所述第三触发器的数据输入端与VDD连接，所述第三触发器的清零端与所述第四信号输入端连接，所述第三触发器的第一输出端与所述第一逻辑单元、所述时钟选择模块连接。

5.根据权利要求4所述的基于同步时序的时间数字转换系统，其特征在于，所述第二同步采样模块包括M个第二同步采集单元、第三逻辑单元，M为大于0的整数，其中，

第m个所述第二同步采集单元的输入端与所述偏置模块的第m个时钟输出端、所述偏置模块的第m+1个时钟输出端、所述第二同步采样模块的输出端连接，0＜m＜M，对于第M个所述第二同步采集单元，第M个所述第二同步采集单元的输入端与所述偏置模块的第M个时钟输出端、所述偏置模块的第1个时钟输出端、所述第二同步采样模块的输出端连接，M个所述第二同步采集单元的输出端均与所述第三逻辑单元的输入端连接，所述第三逻辑单元的输出端与所述信号同步延时匹配模连接。

6.根据权利要求5所述的基于同步时序的时间数字转换系统，其特征在于，每个所述第二同步采集单元包括第四触发器、第五触发器、第六触发器、第四逻辑单元，其中，

所述第四触发器的数据输入端与所述第三信号输入端连接，对于第m个所述第二同步采集单元，所述第四触发器的时钟输入端与所述偏置模块的第m时钟输出端连接，所述第五触发器的时钟输入端与所述偏置模块的第m+1个时钟输出端连接，对于第M个所述第二同步采集单元，所述第四触发器的时钟输入端与所述偏置模块的第M个时钟输出端连接，所述第五触发器的时钟输入端与所述偏置模块的第1个时钟输出端连接，所述第四逻辑单元的输入端与所述第二同步采样模块输出端、所述第四信号输入端连接，所述第四逻辑单元的输出端与所述第四触发器的清零端、所述第五触发器的清零端连接，所述第四触发器的第一输出端与所述第五触发器的数据输入端连接，所述第五触发器的第一输出端与所述第六触发器的时钟输入端连接，所述第四触发器的第二输出端、所述第五触发器的第二输出端、所述第六触发器的第二输出端均悬空，所述第六触发器的数据输入端与VDD连接，所述第六触发器的清零端与所述第四信号输入端连接，所述第六触发器的第一输出端与所述第三逻辑单元连接。

7.根据权利要求2所述的基于同步时序的时间数字转换系统，其特征在于，所述时钟选择模块包括N个第一三态门和一第一时钟驱动，其中，

第n1个所述第一三态门的第一输入端与第n1个所述第一同步采集单元的输出端连接，第n1个所述第一三态门的第二输入端与所述偏置模块的第n1个时钟输出端连接，第n1个所述第一三态门的第三输入端与所述第一同步采样模块的输出端连接，N个所述第一三态门的输出端均与所述第一时钟驱动的输入端连接，所述第一时钟驱动的输出端与所述计数器模块连接，其中，0＜n1≤N。

8.根据权利要求7所述的基于同步时序的时间数字转换系统，其特征在于，每个所述第一三态门包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7，其中，

所述晶体管M1的栅极、所述晶体管M2的栅极、晶体管M6的栅极与所述第一三态门的第三输入端连接，所述晶体管M3的栅极、所述晶体管M4的栅极与所述第一三态门的第二输入端连接，所述晶体管M7的栅极与所述第一三态门的第一输入端连接，所述晶体管M1的源极、所述晶体管M5的源极与VDD连接，所述晶体管M1的漏极与所述晶体管M2的漏极、所述晶体管M5的栅极连接，所述晶体管M2的源极、所述晶体管M6的源极、所述晶体管M7的源极均与GND连接，所述晶体管M3的源极与所述晶体管M5的漏极连接，所述晶体管M3的漏极与所述晶体管M4的漏极、所述晶体管M7的漏极、所述第一三态门的输出端连接，所述晶体管M4的源极与所述晶体管M6的漏极连接。

9.根据权利要求2所述的基于同步时序的时间数字转换系统，其特征在于，所述信号同步延时匹配模块包括一第二三态门和一第二时钟驱动，其中，

所述第二三态门的第一输入端与VDD连接，所述第二三态门的第二输入端与GND连接，所述第二三态门的第三输入端与所述第二同步采样模块的输出端连接，所述第二三态门的输出端与所述第二时钟驱动的输入端连接，所述第二时钟驱动的输出端与所述计数器模块连接。

10.根据权利要求9所述的基于同步时序的时间数字转换系统，其特征在于，所述第二三态门包括晶体管M10、晶体管M20、晶体管M30、晶体管M40、晶体管M50、晶体管M60、晶体管M70，其中，

所述晶体管M10的栅极、所述晶体管M20的栅极、晶体管M60的栅极与所述第二三态门的第三输入端连接，所述晶体管M30的栅极、所述晶体管M40的栅极与所述第二三态门的第二输入端连接，所述晶体管M70的栅极与所述第二三态门的第一输入端连接，所述晶体管M10的源极、所述晶体管M50的源极与VDD连接，所述晶体管M10的漏极与所述晶体管M20的漏极、所述晶体管M50的栅极连接，所述晶体管M20的源极、所述晶体管M60的源极、所述晶体管M7的源极均与GND连接，所述晶体管M30的源极与所述晶体管M50的漏极连接，所述晶体管M30的漏极与所述晶体管M40的漏极、所述晶体管M70的漏极、所述第二三态门的输出端连接，所述晶体管M40的源极与所述晶体管M60的漏极连接。

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