CN103199870B - 一种触发点快速定位装置 - Google Patents

Abstract

本发明公开了一种触发点快速定位装置通过高速解串器，在每个数据输出同步时钟周期内将触发信号转为一个L路并行触发解串数据；然后触发模块检测到L路并行触发解串数据有跳变时，则将该并行触发解串数据锁存，锁存的并行触发解串数据的跃变位置为触发信号到来的时刻即触发点位置。本发明触发点快速定位装置解决了传统触发点定位花费大量时间测时的问题，可大大提高多路并行数据采集系统的指标，如并行结构数字示波器的波形捕获率等，在多路并行数据采集系统中非常实用，且成本低，具有很好的推广性。

Description

一种触发点快速定位装置

技术领域

本发明属于数据采集系统技术领域，更为具体地讲，涉及多路并行数据流的数据采集系统中一种触发点快速定位装置，以使显示波形稳定。

背景技术

高速数据采集系统特别是高速数字示波器，其核心是高速模数转换器(ADC)。随着电子技术的不断发展，高速ADC的采样率已经达到了GHz甚至数十GHz，但是采样后的数据接收和处理系统的速度却远远达不到如此高的速度，如FPGA实时处理速度一般最大至600MHz。因此现在的所有高速ADC的采样数据都是通过降速、以多路低速数据流的方式并行输出的，即一个数据同步时钟对应多路并行数据流。在由多片ADC组成的并行采集系统中，则更是以多路并行数据流的方式把采样数据传输至后级处理器中作进一步处理。并行多路数据流的输出方式给高速数据采集触发系统的设计带来了挑战。

触发是高速数据采集系统的重要组成部分，它保证了每次采集数据存储都以输入信号上满足定义的触发条件为依据，使得每次捕获的波形相重叠，从而稳定地显示波形。触发的核心是根据设定的触发条件来精确定位触发点。在单路数据处理的低速采集系统中，其数据和同步时钟是一一对应的，所以触发信号到来后的第一个同步时钟对应的数据即为触发点。但是在并行多路数据处理的高速采集系统中，一个同步时钟对应多路并行数据，于是触发信号到来后，实际的触发点存在于多路输出数据的其中一路上。此时用数据同步时钟很难确定精确的触发点位置。触发点位置的不确定导致触发抖动，降低了整个数据采集系统的触发精度，使得数据采集系统无法稳定显示波形。

在基于并行多路数据处理的高速数据采集系统中，传统的触发点定位方法是以时间间隔测量为基础的，如2011年07月20日授权公告的，公告号为CN101719768B，名称为“一种多ADC并行高速数据采集系统中触发点精确定位的方法”对触发信号上升沿和触发后第一个同步时钟上升沿的时间间隔进行测量，从而确定触发点位置的。

如图1所示，数据采集系统由信号调理通道、触发通道、ADC、FPGA、LCD、DSP以及测时模块TDC组成。模拟输入信号经信号调理通道后，分别送入ADC和触发通道，在触发通道，经比较器产生触发信号，然后将其送入FPGA内的触发模块进行数据存储控制和时间间隔测量。数据存储的控制过程如下：在FPGA内部的触发模块，系统根据用户设定模式(如触发方式，预触发深度等)对触发信号进行相应的处理，产生FIFO的写使能信号，将满足触发条件的数据存下来。FIFO存满之后，处理器控制FIFO将数据读出，进行波形的映射和显示。根据触发信号和同步时钟的相位关系，可确定触发点在哪个同步时钟周期所对应的数据上。为进一步确定触发点在哪一路上，就需要测量触发信号上升沿和触发后第一个同步时钟上升沿的时间间隔。将触发信号和数据同步时钟D_CLK在触发模块中比较产生窄脉冲。由于触发信号的随机性，该时间间隔可能非常小，无法直接在FPGA内部进行精确测量，所以该时间间隔的测量是由外部的测时模块TDC来辅助完成的。首先将该窄脉冲送给测时模块TDC进行展宽，再将展宽后的脉冲送入FPGA内部计数器进行计数，最后将计数结果送入处理器计算出脉冲时间间隔，从而确定出触发点的位置。具体的工作时序如图2所示：

外部测时模块可以采用时间展宽电路，也可以采用测时芯片GP2、GPX等。采用展宽电路的方法，是将该脉冲通过电容充放电的方式进行展宽，然后将展宽的脉冲送入数字电路进行计数来计算该时间间隔的。这是一个快充慢放的过程，首先在T_d时间内，用恒流源I₁对电容快速充电，然后用I₂的恒流源缓慢放电，再通过比较器得到展宽后的脉冲。脉冲展宽过程中，放电时间是微秒级的。在高速数据采集系统中，这大大降低了采集的有效时间，限制了系统性能的提升。比如最具代表性的数字三维示波器，在其对捕获率指标要求越来越高的情况下，这个测时所花费的时间是不能容忍的，所以这种方法在高捕获率的示波器中是完全行不通的。另外一种方法是使用TDC芯片对该时间间隔进行测量，在现有的产品中，只有GPX的测时所占用的时间能满足几十万到上百万幅每秒的波形捕获率要求，但是GPX价格昂贵，使用它使得产品的成本过高；同时它的并行数据输出要占用大量的IO口资源。它同样是不适用的。因此，寻求一种更快更实用的触发点定位方法就显得非常重要。

发明内容

本发明的目的在于克服传统测时模块需要花费大量时间进行测时的不足，提供一种触发点快速定位装置，以增强多路并行数据采集系统中触发点定位的实时处理性能，并提高多路并行数据采集系统的波形捕获率，同时降低了成本。

为实现以上目的，本发明触发点快速定位装置，其特征在于，包括：

一高速解串器，将L路并行数据采集系统中触发通道产生触发信号作为高速解串器的串行数据输入，将L路并行数据采集系统中ADC输出的数据输出同步时钟作为高速解串器的时钟输入送入高速解串器中，高速解串器在每个数据输出同步时钟周期内将触发信号转为一个L路并行触发解串数据；

一触发模块，用于接收来自高速解串器的L路并行触发解串数据，当在一个数据输出同步时钟周期内接收到的L路并行触发解串数据有跳变时，则将该并行触发解串数据锁存，锁存的并行触发解串数据的跃变位置为触发信号到来的时刻即触发点位置。

一波形绘制控制模块，用于读取触发模块锁存的L路并行触发解串数据，调整L路并行数据采集系统FIFO存储器中存储的采样数据，然后绘制出相应的波形图像送至L路并行数据采集系统的LCD进行波形显示。

本发明的目的是这样实现的：

本发明触发点快速定位装置通过高速解串器，在每个数据输出同步时钟周期内将触发信号转为一个L路并行触发解串数据；然后触发模块检测到L路并行触发解串数据有跳变时，则将该并行触发解串数据锁存，锁存的并行触发解串数据的跃变位置为触发信号到来的时刻即触发点位置。本发明触发点快速定位装置解决了传统触发点定位花费大量时间测时的问题，可大大提高多路并行数据采集系统的指标，如并行结构数字示波器的波形捕获率等，在多路并行数据采集系统中非常实用，且成本低，具有很好的推广性。

附图说明

图1是传统的触发点定位方法系统框图；

图2是传统的触发点定位方法时序图；

图3是本发明触发点快速定位装置应用于数字示波器一具体实施方式的原理图；

图4是图3所示的高速解串器的基本原理框图；

图5是图4所示的高速解串器工作时序图；

图6是图3所示触发点快速定位装置中触发点定位的时序图；

图7是本发明触发点快速定位装置触发点定位的误差分析时序图；

图8是本发明触发点快速定位装置触发抖动分布示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

图3是本发明触发点快速定位装置应用于数字示波器一具体实施方式的原理图。

在本实施例中，如图3所示，本发明触发点快速定位装置包括高速解串器1、触发模块2、波形绘制控制模块3。

信号调理通道对输入的模拟信号进行调理，并分别将调理后的模拟信号输入到ADC以及触发通道。ADC在采样时钟S_CLK的控制下，对调理后的模拟信号进行模数转换，并输出L路并行采集数据D_out以及数据输出同步时钟D_CLK；触发通道根据选择的触发源产生触发信号TRIG_SIGNAL。在本实施例中，触发通道将输入的调理后的模拟信号经内部的比较器产生触发信号TRIG_SIGNAL并送至高速解串器1。其中，L为数据采集路数。

将L路并行数据采集系统即本实施例的数字示波器中，触发通道产生触发信号TRIG_SIGNAL作为高速解串器1的串行数据输入，将L路并行数据采集系统即数字示波器中ADC输出的数据输出同步时钟D_CLK为高速解串器的时钟输入送入高速解串器中，高速解串器在每个数据输出同步时钟周期D_CLK内将触发信号转为一个L路并行触发解串数据，并输入到触发模块2中。

触发模块2接收来自高速解串器1的L路并行触发解串数据，当在一个数据输出同步时钟周期内接收到的L路并行触发解串数据有跳变时，则将该并行触发解串数据锁存，锁存的并行触发解串数据的跃变位置为触发信号到来的时刻即触发点位置。

波形绘制控制模块3读取触发模块2锁存的L路并行触发解串数据调整FIFO中存储的采样数据，然后绘制出相应的波形图像送至LCD。

在本实施例中，经高速解串器1后，触发信号TRIG_SIGNAL解串为和数据输出同步时钟D_CLK的并行触发解串数据，送至触发模块2；触发模块2在接收到的L路并行触发解串数据有跳变时，则在随后的数据输出同步时钟D_CLK处产生数据存储控制信号TRIGGED并送入多路并行数据采集系统的FIFO储存器中，以控制FIFO储存器的存储，其中FIFO储存器的读写控制时序与传统的方式相同。

在本实施例中，触发信号TRIG_SIGNAL经高速解串器1、触发模块2产生数据存储控制信号TRIGGED与数据输出同步时钟D_CLK同步，表明并行数据采集系统已经触发了，并可使存储与触发同步。

在FIFO存满之后，DSP控制FIFO将数据读出，在波形绘制控制模块中进行波形的映射和显示即绘制。根据读出触发模块2锁存的并行触发解串数据，确定触发点在L路并行采集数据D_out中的具体位置，计算出每次波形绘制时，采样数据向右移动的数据个数M，然后依据移动后的采样数据进行波形绘制。

其中，根据触发点在并行触发解串数据中的具体位置ΔL，计算出每次波形绘制时，采样数据向右移动的数据个数M为：

M＝L-ΔL+1

式中，L为数据采集路数，ΔL为触发点在L路并行多路采集数据D_out中的具体位置。

高速解串器1的实现方式可以用外部独立的器件，也可以用带有高速解串器的FPGA。在现有的FPGA中，很多都集成了解串器，如xilinx的V6系列等等。如果FPGA内部的高速解串器速度能达到设计系统的要求，则在硬件结构上就不需要再增加一个独立的高速解串器，而只需要将触发信号送给FPGA即可。如果需要很高速的解串器，FPGA不能满足要求，则就需要独立的解串器。比如采用两片5G采样率的ADC进行交替采样，获取高达10G采样率的采集系统，高速解串器的速度就需要达到10GHz。此时，在Xilinx的Virtex6系列FPGA中是无法实现的，这时就需要外加独立的高速解串器来完成。

图4是图3所示的高速解串器的基本原理框图。

解串器是把一个串行的高速数字信号转换成一个多路并行的低速信号，它的实现方式因各个生产商的不同而不同，其中一种实现方式如图4所示。其中DINrx为高速串行数据，DCLKINrx为输入时钟，DOUTrx_0～DOUTrx_N为输出的并行解串数据。

当L＝4，且串行数据输入格式采用双沿传输时，解串器的具体时序如图5所示：

S_CLK为高速串行数据DINrx的同步时钟，CLKINrx为解串器的输入时钟，是同步时钟S_CLK的2分频。在输入时钟CLKINrx一个周期内，高速串行数据DINrx里有4个串行数据输入，解串器在其内部将此4个串行数据转换成4位并行解串数据输出，相当于将串行数据降速4倍，以便于后级进行实时处理，具体时序如图5所示。

图6是图3所示触发点快速定位装置中触发点定位的时序图。

在本实施例中，多路并行数据采集系统为单片ADC，最高实时采样率为1GSPS，输出四路并行采集数据D_out0～3，数据输出同步时钟D_CLK为250MHz，具体的时序图如图6所示。其中TRIG_SIGNAL为触发信号，S_CLK为采样时钟，D_CLK为数据输出同步时钟，D_out0～3为采样后并行采集数据，TRIGGED为触发信号TRIG_SIGNAL经数据输出同步时钟D_CLK同步后的数据存储控制信号，表明，多路并行数据采集系统已经触发了，此信号并送入FIFO，控制FIFO的存储。

将四路并行数据采集系统中，触发通道产生触发信号TRIG_SIGNAL作为高速解串器1的串行数据输入，将L路并行数据采集系统即数字示波器中ADC输出的数据输出同步时钟D_CLK为高速解串器1的时钟输入送入高速解串器中。在每个数据输出同步时钟D_CLK的周期内，在高速解串器1中对触发信号TRIG_SIGNAL进行1：4同步解串(串并转换)处理，就相当于采用1GHz的时钟对每个250MHz周期内的触发信号进行采样。

如图6所示，共有四个数据输出同步时钟，其中在第一个数据输出同步时钟T1内，利用高速解串器1解串所得到的并行触发解串数据为0000，这是触发信号TRIG_SIGNAL到来之前；在第三个和第四个数据输出同步时钟周期内，利用高速解串器1解串得到的串行数据为1111，这是触发信号TRIG_SIGNAL到来之后。而在第二个数据输出同步时钟周期内，利用高速解串器1解串所得到的并行触发解串数据为0011，有一个跳变，而这个跳变就是触发信号TRIG_SIGNAL到来的时刻。同时生成一个数据存储控制信号TRIGGED，用于标志数据存储器即FIFO中的触发位置。

因此，通过解串不仅知道触发信号TRIG_SIGNAL已经到来，而且根据跳变的位置，可以确定触发点的位置，如0011时，触发点为如图6所示的第三路数据，第N-1个采样点。这样，就可以很方便的获取到触发点的具体位置ΔL＝3。

根据触发点在并行触发解串数据中的具体位置ΔL，计算出该次波形绘制时，采样数据向右移动的数据个数为：

M＝L-ΔL+1＝4-3+1＝2

误差分析

多路并行数据采集系统触发信号TRIG_SIGNAL到来时刻(如上升沿)是随机的，它与采样时钟S_CLK的上升沿时刻是不确定的。于是，触发信号TRIG_SIGNAL的上升沿和采样时钟的某个上升沿有可能是非常贴近的，这样在利用解串器解串的时候由于抖动的影响就会产生误差，如图7所示。

由于触发信号TRIG_SIGNAL的上升沿非常靠近采样时钟S_CLK的上升沿，这样，在高速解串器进行解串时，结果本来是0111，可能会由于抖动等的原因，使得解串的结果变成0011。在这种情况下，本来第N个采样点为触发点，但是获取到的触发点是第N+1个点，便产生了±1误差。

触发抖动的干扰一般是由热噪声引起的，而热噪声是服从高斯正态分布的，所以假定触发抖动的模型为均值为μ，方差为σ²的高斯正态分布。假设在一个数据同步时钟周期内有N路数据输出，触发在T_trig(T_M-1＜T_trig＜T_M)时刻出现，具体如图8所示。

触发抖动的概率密度函数为f(t)，触发抖动，不产生±1误差，即触发落在区间(T_M-1,T_M)的概率为：

$P\{T_{M-1}<t<T_M\}={\&Integral;}_{T_{M-1}}^{T_M}f\left(t\right)dt$

产生±1误差的概率即为：

$P=1-P\{T_{M-1}<t<T_M\}=1-{\&Integral;}_{T_{M-1}}^{T_M}f\left(t\right)dt$

当σ²越小时，产生±1误差的概率就越小。

虽然本发明会产生±1误差，使得触发点变成了其左侧或者右侧的一个点，但是对于高速采集系统而言，这种误差是允许的。假设在一个高达4GSPS的采集系统中，触发点向左或者向右漂一个位置，就相当于是显示的波形向左或者向右移动了250ps，这在整个系统中是完全可以忽略的，并不影响波形的稳定显示。而本发明的高实时性触发定位功能使得整个数据采集系统的波形捕获效率得到极大的提高。

实例

针对由两片2GSPS的ADC构建4GSPS多路并行数据采集系统。

具体多路并行数据采集系统是由两片TI公司的ADC08D1000的模数转换器和一片V6FPGA组成。拼合的最高实时采样率为4GSPS。采用FPGA内部的高速解串器来进行触发信号的解串和触发点的定位。

结果表明：通过高速解串器快速定位触发点，只需要将数据输出同步时钟和触发信号同时送入高速解串器解串，就可以很好的获得触发点的位置，从而稳定的显示波形。明显减少了传统方式获取触发点所花费的时间，大大提高了多路并行数据采集系统的有效采集时间，提升了系统的实时性能，如大大提高了数字三维示波器的波形捕获率。

本发明通过对触发系统的研究和分析，实现了一种基于解串器的精确快速触发点定位的方法，有助于系统性能的提高；其系统硬件设计难度低，只需要利用一个高速解串器(FPGA内部的或独立的)，即可解决难以确定触发点位置，或者确定触发点位置需花费大量时间的问题。实验证明，该发明弥补了传统触发点定位方法中不够精确和减少定位触发点所需大量时间的问题，降低了系统的设计难度，提高了系统的采集实时处理能力。同时，该发明具有很好的通用性，可以类似地应用于其他很多需要高速数据采集显示系统中，具有很好的市场推广价值。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (3)

1.一种触发点快速定位装置，其特征在于，包括：

一高速解串器，将L路并行数据采集系统中触发通道产生触发信号作为高速解串器的串行数据输入，将L路并行数据采集系统中ADC输出的数据输出同步时钟作为高速解串器的时钟输入送入高速解串器中，高速解串器在每个数据输出同步时钟周期内将触发信号转为一个L路并行触发解串数据；

一触发模块，用于接收来自高速解串器的L路并行触发解串数据，当在一个数据输出同步时钟周期内接收到的L路并行触发解串数据有跳变时，则将该并行触发解串数据锁存，锁存的并行触发解串数据的跃变位置为触发信号到来的时刻即触发点位置；

一波形绘制控制模块，用于读取触发模块锁存的L路并行触发解串数据，调整L路并行数据采集系统FIFO中存储的采样数据，然后绘制出相应的波形图像送至LCD进行波形显示。

2.根据权利要求1所述的触发点快速定位装置，其特征在于，所述触发模块在接收到的L路并行触发解串数据有跳变时，则在随后的数据输出同步时钟D_CLK处产生数据存储控制信号TRIGGED并送入L路并行数据采集系统的FIFO储存器中，以控制FIFO储存器的存储。

3.根据权利要求1所述的触发点快速定位装置，其特征在于，所述调整L路并行数据采集系统FIFO中存储的采样数据为：

在FIFO存满之后，DSP控制FIFO将数据读出，在波形绘制控制模块中进行波形的映射和显示；根据读出触发模块锁存的并行触发解串数据，确定触发点在L路并行采集数据D_out中的具体位置，计算出每次波形绘制时，采样数据向右移动的数据个数M，然后依据移动后的采样数据进行波形绘制；

其中，计算出每次波形绘制时，采样数据向右移动的数据个数M为：

M＝L-ΔL+1

式中，L为数据采集路数，ΔL为触发点在L路并行采集数据D_out中的具体位置。