CN101719768B - 一种多adc并行高速数据采集系统中触发点精确定位的方法 - Google Patents

Abstract

本发明公开了一种多ADC并行高速数据采集系统中触发点精确定位的方法，包括以下步骤：(1)测量出触发信号上升沿与数据同步时钟上升沿之间的持续时间，将持续时间除以等效采样时钟周期，得到触发点在多路数据中的具体位置；(2)根据触发点在多路数据中的具体位置，计算出每次波形绘制时的丢点个数，然后依据丢点后的采样数据进行波形绘制。与现有技术相比，本发明的触发点在多路数据中的具体位置的定位与触发方式没有关联，只需计算测量出触发信号上升沿与数据同步时钟上升沿之间的持续时间即可，因而不受触发方式影响，就能精确定位触发点的位置。

Description

一种多ADC并行高速数据采集系统中触发点精确定位的方法

技术领域

本发明涉及数据采集系统中触发点的定位，特别涉及多ADC并行高速数据采集系统中触发点精确定位的方法，以稳定地显示波形。

背景技术

高速数据采集系统中，由于受到模数转换芯片ADC采样率的限制，通常利用多片ADC，并采用并行时间交替采样技术来等效提高系统的采样率。由于多个ADC输出的采样数据具有较高的速率，而后续数据处理器件如FPGA由于内部工作频率的原因一般都难于直接处理如此高速的数据。因此，在采样数据进入FPGA之后，即采用DDR双沿采样技术将一路数据分成速率较低的两路或多路数据。这样，在FPGA对采样数据的后续处理过程中，对应一个数据同步时钟周期就有多路数据的存储。由于系统的触发信号与数据同步时钟之间的相位是随机的，因此实际触发点就可能存在于一次存储的多路数据的任何一路中，而无法确定是在哪一路，由此导致触发抖动，降低了整个系统的触发精度。触发抖动直观的体现就是观测周期信号时波形在显示屏上的晃动。

为了解决这一由多路数据并行存储引起的触发抖动问题，就需要精确定位触发点在每次存储中的位置，然后在波形绘制时采用丢点的方式来消除波形的晃动。

现有技术中，较常用的精确定位触发点的方法是软件查询算法：

首先将采集到的多路采样数据按照固定的时间顺序存储下来，接着将当前设置的触发电平值逐个与存储的采样数据进行比较，查找出与当前触发电平值最接近的采样数据的时间信息，进而确定触发点的位置并计算出丢点个数。

软件查询算法其优点就是实现起来比较方便，在大多数情况都可以准确定位触发点并实现波形的消抖。然而在某些特殊情况下，比如触发选择方式外触发，或信号通道选择直通，而触发通道选择交流耦合，同时输入信号中叠加有一定的直流成分，或被测信号与触发信号有相位差时，这个时候的采样数据就可能整体上大于或者小于触发电平值，即二者根本不会相交，软件查询算法就完全失去了作用。

发明内容

本发明的目的在于克服现有技术的不足，提供一种不受触发方式影响，就能精确定位触发点的方法：

为实现上述目的，本发明的多ADC并行高速数据采集系统中触发点精确定位的方法，包括以下步骤：

(1)、测量出触发信号上升沿与数据同步时钟上升沿之间的持续时间，将持续时间除以等效采样时钟周期，得到触发点在多路数据中的具体位置；

(2)、根据触发点在多路数据中的具体位置，计算出每次波形绘制时的丢点个数，然后依据丢点后的采样数据进行波形绘制。

本发明的发明目的是这样实现的：

测量出触发信号上升沿与数据同步时钟上升沿之间的持续时间，再除以等效采样时钟周期，进而定位触发点在多路数据中的具体位置，然后计算出每次波形绘制时的丢点个数，依据丢点后的采样数据进行波形绘制。这样在观测信号，如正弦信号时，就可以保证每一次绘制出的波形都是从信号同一个位置开始，从而消除了波形晃动问题。与现有技术相比，本发明的触发点在多路数据中的具体位置的定位与触发方式没有关联，只需计算测量出触发信号上升沿与数据同步时钟上升沿之间的持续时间即可，因而不受触发方式影响，就能精确定位触发点的位置。

附图说明

图1是本发明多ADC并行高速数据采集系统中触发点精确定位的方法一种具体实施方式下，各信号之间的时序图；

图2是本发明具体实施方式下采用的恒流源时间扩展电路的原理示意图；

图3是本发明一种具体实施方式流程图；

图4是未进行精确定位下的一种波形图；

图5是应用本发明的精确方法后的一种波形图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当采用已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明多ADC并行高速数据采集系统中触发点精确定位的方法一种具体实施方式下，各信号之间的时序图。

如图1所示，在本实施例中，多ADC并行高速数据采集系统为四路采集数据的存储，即一个数据同步时钟周期T₀就有四路采集数据的存储，数据采集路数L＝4，此时的等效采样时钟周期为T_s，且T_s＝T₀/L＝T₀/4，即在一个数据同步时钟周期T₀内，四路采样数据N-4、N-3、N-2、N-1或四路采样数据N、N+1、N+2、N+4一起存入存储器中。

在本实施例中，触发方式选用电平触发，触发信号可以是采集波形的输入信号，也可以是外触发信号。

触发信号上升沿与数据同步时钟上升沿之间的持续时间Δt_x大小具有随机性，因此触发点就可能存在于一次存储的多路数据中的任何一路。如图1所示，第一次触发点Triger1在采样数据N-1和N之间，即第四路或第一路，第二次触发点Triger2在采样数据N-4和N-3之间，即第四路或第三路。

如图1所示，如果确定了触发信号上升沿与数据同步时钟上升沿之间的持续时间Δt_x，然后除以等效采样时钟周期T_s，就可以得到触发点在多路采样数据中的具体位置ΔL。在本实施例中，我们采用持续时间Δt_x除以等效采样时钟周期T_s然后取整的方式得到触发点在多路采样数据中的具体位置ΔL，然后，得到波形绘制时需要丢掉的采样数据个数M，即：

M＝L-ΔL＝L-[Δt_x/T_s]＝4-[Δt_x/T_s]

在具体实施过程中，持续时间Δt_x一般都比较小，是一个小于数据同步时钟周期T₀＝4ns的时间间隔。在本实施例中，采用恒流源时间扩展电路来进行测试。

在本实施例中，数据同步时钟的频率为250MHz，则数据同步时钟周期T₀＝4ns，由于数据采集路数L＝4，此时的等效采样时钟周期为T_s＝T₀/L＝1ns。

图2是本发明具体实施方式下采用的恒流源时间扩展电路的原理示意图。

如图2，在持续时间Δt_x期间开关S₁闭合，恒流源I₁对电容C充电。持续时间Δt_x结束，开关S₁断开，开关S₂接通，恒流源I₂，I₂＝I₁/K对电容C放电，直到起始电平位置，扩展时间为Δt₀，然后保持此电平，K为扩展倍数。由充放电电荷相等可得：

$\frac{I_1\mathrm{\Δ}{t}_x}{C}=\frac{I_2\mathrm{\Δ}{t}_0}{C}$

由I₂＝I₁/K，可以得到扩展时间：

Δt₀＝K×Δt_x

然后用周期为T_c计数脉冲，对Δt₀进行计数，设计数值为C，则有

$\mathrm{\Δ}{t}_x=\frac{\mathrm{\Δ}{t}_0}{K}=\frac{C{T}_c}{K}$

这样就得到了持续时间Δt_x，计数脉冲T_c可以采用数据同步时钟T₀或采样脉冲T_s。

在时间扩展电路中，需要扩展的持续时间Δt_x在0～数据同步时钟周期T₀之间，在本实施例中，为0～4ns，持续时间Δt_x很小，充放电开关S₁、S₂的切换速率、充放电起点和终点的非线性使性能急剧恶化。

因此，在测量时，将持续时间Δt_x扩展为Δt_x+2T₀，使恒流源时间扩展电路输入的被测时间间隔宽度处于2T₀～3T₀之间，有利于消除起止点死区和零区非线性特性，通过恒流源时间扩展电路测得的时间减去2T₀即为持续时间Δt_x。

由于采用的恒流源时间扩展电路是由一些分立元件设计的，工作状态易受温度等外界环境因素影响，扩展倍数K也因此随时在改变，所以很难精确的计算其扩展倍数K。

为了消除扩展倍数K值变化及时间扩展电路充放电起点和终点的非线性等带来的持续时间Δt_x的测量误差，在本实施例中引入了校准技术，其方法是通过三次测量，即第一、二次测量为对宽度为2T₀及3T₀的两个待扩展脉冲在恒流源时间扩展电路进行扩展，然后进行计数，第三次测量为对宽度为Δt_x+2T₀的待扩展脉冲进行扩展，然后进行计数，最后对三次测量得到计数值进行计算处理，得到持续时间Δt_x。计数时钟周期为T_c，具体步骤如下：

a)、对宽度为2T₀待扩展脉冲进行扩展，扩展后得的脉冲宽度为：

K*2T₀-T_H1

用周期为T_c计数时钟对扩展后得的脉冲进行计数，得到计数值：

N₁＝(2KT₀-T_H1)/T_c          (1)

其中，T_H1为无效扩展时间，小于一个计数时钟周期。

b)、对宽度为3T₀待扩展脉冲进行扩展，扩展后得的脉冲宽度为：

K*3T₀-T_H2

用周期为T_c计数时钟对扩展后得的脉冲进行计数，得到计数值：

N₂＝(3KT₀-T_H2)/T_c          (2)

其中，T_H2为无效扩展时间，小于一个计数时钟周期。

c)、对宽度为Δt_x+2T₀待扩展脉冲进行扩展，扩展后得的脉冲宽度为：

K*(Δt_x+2T₀)-T_H3

用周期为T_c计数时钟对扩展后得的脉冲进行计数，得到计数值：

N_x＝[K(Δt_x+2T₀)-T_H3]/T_c   (3)

其中，T_H3为无效扩展时间，小于一个计数时钟周期。

根据公式(1)、(2)以及(3)，可以得到以下技术差值

N₂-N₁＝KT₀/T_c-(T_H2-T_H1)/T_c

N_x-N₁＝KΔt_x/T_c-(T_H3-T_H1)/T_c

在本实施例中，扩展倍数K的取值比较大，为10²量级。而由无效扩展时间引起的(T_H2-T_H1)/T_c和(T_H3-T_H1)/T_c均小于1，故可以忽略不计，由此得出：

$\mathrm{\Δ}{t}_x=\frac{N_x-N_1}{N_2-N_1}{T}_0---\left(4\right)$

由上式可见，通过引入时间宽度为2T₀、3T₀的待扩展脉冲，并用时间扩展电路对它们进行计数，消除了因恒流源和比较电平变化等因素而导致扩展倍数K变化对测量结果的影响。

而送出时间宽度为2T₀、3T₀以及Δt_x+2T₀的待扩展脉冲的数字电路可以容易的在FPGA中实现。

在本实施例中，计数脉冲T_c可以采用数据同步时钟T₀或采样脉冲T_s。

图3是本发明一种具体实施方式流程图；

在本实施例中，具体实施的步骤为：

ST1：对FIFO存储器进行复位；

ST2：写FIFO存储器预触发深度，在这期间屏蔽触发信号；

利用FPGA产生正确的自动校准测量所需的校准信号。在上节中提到，完成一次自动校准测量需要产生三个校准信号，即时间宽度为2T₀、3T₀以及Δt_x+2T₀的待扩展脉冲。由于2T₀和3T₀持续时间固定，所以只需在系统初始上电时就测出其对应的计数值N₁、N₂，并将其存在系统中，不再进行测量，以后只需要直接测量Δt_x+2T₀的待扩展脉冲。

ST3：判断预触发是否完成，如果还没有，则仍然进行第2)步，如果完成，则进行下一步；

ST4：预触发深度写满后，FIFO存储器边读边写，等待触发信号的到来；

ST5：判断触发信号是否到来，如果还没有，则仍然进行第ST4步，如果到来，则进行下一步；

ST6：FIFO存储器只写不读，等待FIFO存储器写满，与此同时，测量持续时间为Δt_x；

由于采集系统使用的数据同步时钟T₀与触发信号之间没有同步关系，因此，触发信号与数据同步时钟之间的相位关系完全是随机的。我们利用触发信号与数据同步时钟产生一个持续时间为Δt_x脉冲，起始于触发信号上升沿，终止于之后的第一个数据同步时钟上升沿。

在本实施例中，数据同步时钟频率为250MHz，其周期T₀为4ns，因此持续时间Δt_x在0～4ns之间变化。事实上，要让恒流源时间扩展电路要工作在线性区，持续时间Δt_x不能太小。因此，通过在FPGA中搭建数字电路，在持续时间Δt_x基础上加上2T₀＝8ns，使得送出的Δt_x+2T₀的待扩展脉冲在8～12ns之间变化。

利用T_c＝250MHz的计数时钟对Δt_x+2T₀的待扩展脉冲在时间扩展电路扩展后的脉冲进行计数，得到计数值N_x；

ST7：判断FIFO存储器是否写满并且测量完成，如果没有，则等待，如果写满并测量完成，进行下一步；

ST8：得到触发点的位置，求出丢点个数；

利用计数值N_x和N₁、N₂，根据公式(4)计算持续时间Δt_x，并用持续时间Δt_x除以此时的系统采样时钟周期T_s＝1ns，取整数部分，就可以得到触发点在多路采样数据中的具体位置ΔL。然后，用数据并行存储路数L，本实施例中为4减去具体位置ΔL，得到波形绘制时需要丢掉的采样值个数M，即：

M＝L-ΔL＝L-[Δt_x/T_s]＝4-[Δt_x/T_s]

式中，高斯函数y＝[x]代表取不大于x的最大整数。

ST9：FIFO存储器只读不写，进行波形绘制；

在每次绘制波形的时候，丢掉采集FIFO最前面的M个数据，等效于将每幅波形的触发点都“拉”到屏幕的相同位置，实现了每幅波形触发点的同步，从而消除数据分相并行存储带来的触发抖动问题，得到波形的稳定显示。

ST10：判断波形绘制是否完成，如果完成，则返回步骤ST1，如果没有继续进行步骤ST9。

在本实施例中，采用ATMEL公司型号为AT84AD001的A/D采样与样值存储器进行信号采集和样值存储，其包括采集模块和样值存储器，分辨率是8BIT，最高采样率是1GSPS，数据输出速率可降为500MHz，其接口支持LVDS。

而现场可编程门阵列(Field Programmable Gate Array，简称FPGA)采用ALTERA公司的StratixIII系列的FPGA，它具有经过优化的三种型号，其中StratixIII E系列的FPGA专门增强了存储器和数字信号处理器资源，适用于对存储和DSP要求较高的应用。其中含有21Mbit的存储器，性能超过600MHz，提供了双端口RAM支持。同时它还支持包括双数据流速率(Dual Date Rate，简称DDR)在内的外部动态随机存储器(Dynamic Random-Access Memory，简称DRAM)和静态随机存储器(Static Random-Access Memory，简称SRAM)接口、高速低电压差分接口(LVDS)、锁相环(PLL)时钟管理。

在实时采样方式下，模拟信号经过前端信号调理通道的调理进入A/D采样与样值存储器，A/D采样与样值存储器将以1GSPS的速率采样信号，并通过LVDS接口，以500MHz的速率送到FPGA中。经过FPGA双沿采样后降速成为4路250MHz的数据，存入FIFO存储器中，在存储过程中，实际触发点可能存在于这4路数据中。利用恒流源时间扩展电路并行于数据采集测出触发信号上升沿同数据同步时钟上升沿中间的持续时间，利用测试结果可以定位触发点位于4路采集数据中的哪一路。再按照发明中的波形绘制方式，绘制波形，从而减小波形的晃动。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (5)

1.一种多ADC并行高速数据采集系统中触发点精确定位的方法，包括以下步骤：

(1)、测量出触发信号上升沿与数据同步时钟上升沿之间的持续时间Δt_x，将持续时间除以等效采样时钟周期T_s，得到触发点在多路数据中的具体位置ΔL；

(2)、根据触发点在多路数据中的具体位置，计算出每次波形绘制时的丢点个数M，然后依据丢点后的采样数据进行波形绘制；

所述的根据触发点在多路数据中的具体位置，计算出每次波形绘制时的丢点个数为：

M＝L-ΔL＝L-[Δt_x/T_s]

式中，L为数据采集路数，ΔL触发点在多路采样数据中的具体位置，由Δt_x/T_s取整得到。

2.根据权利要求1所述的触发点精确定位的方法，其特征在于，所述的持续时间Δt_x测量为：

先通过恒流源时间扩展电路对持续时间进行扩展，得到扩展时间

Δt₀＝K×Δt_x

式中，Δt_x为持续时间，Δt₀扩展时间，K为扩展倍数；

然后，用周期为T_c计数脉冲，对扩展时间Δt₀进行计数，计数值为C，得到持续时间Δt_x

$\mathrm{\Δ}{t}_x=\frac{\mathrm{\Δ}{t}_0}{K}=\frac{{\mathrm{CT}}_c}{K}.$

3.根据权利要求2所述的触发点精确定位的方法，其特征在于，所述的恒流源时间扩展电路对持续时间进行扩展之前，先将持续时间Δt_x扩展为Δt_x+2T₀，T₀为数据同步时钟周期，然后送到恒流源时间扩展电路进行扩展，通过恒流源时间扩展电路测得的时间减去2T₀即为持续时间Δt_x。

4.根据权利要求1所述的触发点精确定位的方法，其特征在于，所述的持续时间测量Δt_x为：

对宽度为2T₀、3T₀以及Δt_x+2T₀的待扩展脉冲在恒流源时间扩展电路进行扩展，然后周期为T_c计数时钟对扩展后得到的脉冲分别进行计数，并分别得到计数值N₁、N₂以及N_x，

得出持续时间：

$\mathrm{\Δ}{t}_x=\frac{N_x-N_1}{N_2-N_1}{T}_0$

式中，T₀为数据同步时钟周期。

5.根据权利要求4所述的触发点精确定位的方法，其特征在于，所述的恒流源时间扩展电路的扩展倍数为100，计数时钟采用数据同步时钟或采样脉冲。

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