CN103580656B - 一种随机取样过程中的触发抖动实时校正电路及方法 - Google Patents

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Abstract

本发明提供一种随机取样过程中的触发抖动实时校正电路及方法，将触发信号及采样时钟设置与可编辑逻辑单元中的触发控制单元相连接，产生四路时序信号后设置与可编辑逻辑单元中的精密内插单元相连接，触发信号上升沿与其后第一个采样时钟上升沿之间的时间间隔t1、一个采样时钟周期的时间间隔t2、两个采样周期的时间间隔t3到展宽电路及比较器，再设置与可编辑逻辑单元中的精密内插计数器相连接，产生计数值后输入至数字信号处理器，其中，t1为需要测量的精密内插时间间隔，t2和t3用于内插时间校准。采用上述方案，在FPGA内部实现数字化精密内插时间鉴别电路，并通过双斜坡扩展电路的优化设计和内插时间校准技术消除触发抖动。

Description

一种随机取样过程中的触发抖动实时校正电路及方法
技术领域
本发明属于脉冲功率测量技术领域，尤其涉及的是一种随机取样过程中的触发抖动实时校正电路方法。
背景技术
在脉冲功率测量中，如果采用实时取样需要足够高的取样速率，而要提高取样速率，必须使用高速率的A/D转换器，但是高速A/D和样点存储器价格昂贵。在多数情况下，测量信号均为周期信号，因此，为了以较低的取样速率获得高的重复信号测量带宽，系统使用随机取样进行数据采集。
目前对于触发信号和采样时钟的精密内插时间的测量，主要是通过一系列D触发器产生精密内插时间，并采用双斜率展宽电路展宽后经过比较器整形，采用精密内插计数器进行计数后计算时间间隔。
采用现有技术的缺点是：1、内插时间鉴别电路使用多个ECL电平D触发器，成本高，功耗大，造成发热严重，并增大了电路板体积；2、双斜率展宽电路中的非线性误差，扩展倍数K不稳定带来的误差影响内插时间的精度，不能完全消除触发抖动。
因此，现有技术存在缺陷，需要改进。
发明内容
本发明所要解决的技术问题是针对现有技术的不足，提供一种随机取样过程中的触发抖动实时校正电路及方法。
本发明的技术方案如下：
采用上述方案，在FPGA内部实现数字化精密内插时间鉴别电路，并通过双斜坡扩展电路的优化设计和内插时间校准技术消除触发抖动。本技术方案，电路结构简单，具有体积小和功耗低等优点，还可提高系统的可靠性和降低系统的成本，精密内插时间计算更加准确，波形显示更加稳定。
附图说明
图1为本发明的触发抖动实时校正电路图。
图2为本发明中触发控制单元产生四路时序信号时序图。
具体实施方式
以下结合附图和具体实施例，对本发明进行详细说明。
实施例1
如图1-2所示，在脉冲功率测量中，在随机取样过程中，由于被测信号是任意的，与被测信号同步的触发信号也是任意的，触发信号与采样时钟不相关，因此触发信号与触发点之后的第一个采样时钟之间的时间间隔会引起触发抖动，该触发抖动是服从均匀分布且有界的随机变量。随机取样的关键是计算触发点和采样点之间的时间间隔，从而确定采样点在屏幕上的准确位置。
本发明所要解决的技术问题包括：1、数字化精密内插鉴别电路的设计；2、双斜坡扩展电路的优化设计；3、精密内插时间校准技术。
硬件电路的设计
如图1所示，触发信号和采样时钟进入FPGA101中，在触发控制单元102产生四路时序信号，其中，RT1与触发信号上升沿同步，RT2与触发信号之后的第一个采样时钟上升沿同步，RT3比RT2延迟1个采样时钟周期，RT4比RT2延迟两个采样时钟周期。该四路信号RT1、RT2、RT3、RT4进入精密内插单元103，根据控制命令输出触发信号上升沿与其后第一个采样时钟上升沿之间的时间间隔t1，一个采样时钟周期的时间间隔t2，两个采样周期的时间间隔t3。其中，t1为需要测量的精密内插时间间隔，t2和t3用于内插时间校准。
在展宽电路104中，当需要扩展的精密内插时间间隔t1很小(如1ns以下)时，电流开关的切换速率、充放电起点和终点的非线性使性能急剧恶化。在内插展宽过程的起点和终点附近，具有非线性的伏安特性。为了消除这段非线性误差，在计数展宽后的脉冲时应当将非线性部分去除不用。在此，通过高位数DAC106精确调节比较器105的比较电压，使得比较电压小于产生误差电平，消除起点和终点的非线性误差。
通过调节比较电平消除非线性误差的同时，会使很小的脉冲测量失真或者测量不到。因此，应尽量避免测量很小的时间间隙，但是由于随机取样的触发和采样之间的随机性，不可避免出现很小的窄脉冲。因此，在t1基础上叠加一个采样时钟周期的时间间隔间隔t2，将t1+t2经比较器整形后输入到FPGA，使用精密内插计数器107计数，该计数值送到DSP108用于计算精密内插时间间隔，DSP108为数字信号处理器。
2、内插时间校准技术
由于模拟时间扩展电路是由一些分立元件设计的，工作状态易受温度等外界环境因素影响，所以其扩展倍数是不断变化的，这会导致内插时间的测量出现误差。
为了消除扩展倍数不稳定带来的误差，在本设计中使用了校准技术，该方法是通过三次测量，即先测t2和t3固定时间间隔，再测t1+t2值后进行计算处理，具体步骤如下：
当时间间隔为固定的t2时，展宽后的时间为：
K×t2＝Nt2×T；
当时间间隔为固定的t3时，展宽后的时间为：
K×t3＝Nt3×T；
当时间间隔为t1+t2的精密内插时间间隔时，展宽后的时间为：
K×(t1+t2)＝Nt1+t2×T；
其中，K为内插电路的时间展宽倍数，N为计数时钟对时间间隔展宽后的计数值，T为计数时钟周期。
因此，精密内插时间间隔t1为：
t1＝(Nt1+t2-Nt2)×(t3-t2)/(Nt3-Nt2)。
由上式可见，通过上述校准方法可以消除K值不稳定带来的误差。
每个采样周期，在FPGA101内采用数字化精密内插时间鉴别电路得到时间间隔t1、t2、t3，通过内插时间校准技术计算精密内插时间间隔，获得采样点的准确位置，将采样点实时显示在屏幕上。如果采样数据重复，则覆盖相同位置的数据，经过多个不同位置的触发后，被测波形可在屏幕上稳定显示。
实施例2
在上述实施例的基础上，如图2所示，一种随机取样过程中的触发抖动实时校正电路，其中，将触发信号及采样时钟设置与可编辑逻辑单元FPGA101中的触发控制单元102相连接，所述触发控制单元102产生四路时序信号后设置与可编辑逻辑单元101中的精密内插单元103相连接，触发信号上升沿与其后第一个采样时钟上升沿之间的时间间隔t1、一个采样时钟周期的时间间隔t2、两个采样周期的时间间隔t3到展宽电路104及比较器105，再设置与可编辑逻辑单元101中的精密内插计数器107相连接，产生计数值后输入至数字信号处理器DSP108，用于计算精密内插时间间隔，其中，t1为需要测量的精密内插时间间隔，t2和t3用于内插时间校准，本电路中还可以通过高位数DAC106精确调节比较器105的比较电压，使得比较电压小于产生误差电平，消除起点和终点的非线性误差。
上述基础上，进一步，所述四路时序信号为RT1、RT2、RT3及RT4，其中，RT1与触发信号上升沿同步，RT2与触发信号之后的第一个采样时钟上升沿同步，RT3比RT2延迟1个采样时钟周期，RT4比RT2延迟两个采样时钟周期。
优选的，所述比较器为高位数数模转换器。
上述基础上，进一步，
采用上述方案，在FPGA101内部实现数字化精密内插时间鉴别电路，并通过双斜坡扩展电路的优化设计和内插时间校准技术消除触发抖动。本技术方案，电路结构简单，具有体积小和功耗低等优点，还可提高系统的可靠性和降低系统的成本，精密内插时间计算更加准确，波形显示更加稳定。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (5)

1.一种随机取样过程中的触发抖动实时校正电路，其特征在于，将触发信号及采样时钟设置与可编辑逻辑单元中的触发控制单元相连接，所述触发控制单元产生四路时序信号后设置与可编辑逻辑单元中的精密内插单元相连接，触发信号上升沿与其后第一个采样时钟上升沿之间的时间间隔t1、一个采样时钟周期的时间间隔t2、两个采样周期的时间间隔t3输出到展宽电路及比较器，再设置与可编辑逻辑单元中的精密内插计数器相连接，产生计数值后输入至数字信号处理器，用于计算精密内插时间间隔，其中，t1为需要测量的精密内插时间间隔，t2和t3用于内插时间校准。
2.如权利要求1所述的触发抖动实时校正电路，其特征在于，所述四路时序信号为RT1、RT2、RT3及RT4，其中，RT1与触发信号上升沿同步，RT2与触发信号之后的第一个采样时钟上升沿同步，RT3比RT2延迟1个采样时钟周期，RT4比RT2延迟两个采样时钟周期。
3.如权利要求1所述的触发抖动实时校正电路，其特征在于，所述比较器为高位数数模转换器。
4.如权利要求3所述的触发抖动实时校正电路，其特征在于，设置在触发信号上升沿与其后第一个采样时钟上升沿之间的时间间隔t1基础上叠加一个采样时钟周期的时间间隔t2，将t1+t2经比较器整形后输入到可编辑逻辑单元中的精密内插计数器中。
5.如权利要求4所述的触发抖动实时校正电路，其特征在于，所述数字信号处理器计算精密内插时间间隔的方法包括以下步骤：
步骤一：测定一个采样时钟周期的时间间隔t2展宽后的时间：
K×t2＝Nt2×T；其中，K为内插电路的时间展宽倍数，N为计数时钟对时间间隔展宽后的计数值，T为计数时钟周期；
步骤二：测定两个采样周期的时间间隔t3展宽后的时间：K×t3＝Nt3×T；
步骤三：测量t1+t2展宽后的时间：K×(t1+t2)＝Nt1+t2×T；其中，触发信号上升沿与其后第一个采样时钟上升沿之间的时间间隔为t1，一个采样时钟周期的时间间隔为t2；
步骤四：精密内插时间间隔t1为：t1＝(Nt1+t2-Nt2)×(t3-t2)/(Nt3-Nt2)。
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