CN101710136B - 一种序列波形发生器 - Google Patents

Abstract

本发明公开了一种序列波形发生器，将需要产生的序列波分成l个不同波形的序列段，每个序列段包括m₀，m₁，…m_k，…m_l-1个该序列段对应的波形段，将每个序列段对应的不同波形的波形段波形数据存储在波形存储器中；序列控制模块依次生成第一个序列段对应的波形段波形数据在波形存储器中的寻址地址，然后寻址依次将波形数据输出到数模转换器中进行数模转换并进行低通滤波；重复m₀-1次寻址、输出和低通滤波，完成序列波形中第一个序列段波形的产生；以同样方式完成其它序列段波形的产生，产生需要的序列波形。在本发明中，序列波形发生器在波形存储器容量固定条件下，重复多次读出波形段波形数据，等效扩展了存储容量。另外还可实现波形任意长度、任意方式的序列组合，可以方便地生成所需要的测试序列，且不会增加硬件规模。

Description

一种序列波形发生器

技术领域

本发明涉及波形产生技术领域，具体来讲，涉及一种序列波形发生器。

背景技术

在科研和生产的发展中，波形发生器扮演着越来越重要的角色。其中，直接数字合成，即DDS是现代电子测量中广泛应用的波形产生方法。

DDS波形发生器基本结构主要由地址发生器、波形存储器、数模转换器以及低通滤波器组成。基于DDS技术的波形发生器分为直接数字波形合成(DirectDigital Wave Synthesis，简称DDWS)和直接数字频率合成(Direct DigitalFrequency Synthesis，简称DDFS)两种结构。DDFS采用抽点输出波形数据，被广泛的应用在任意函数发生器(AFG)中，它的采样时钟和波形点数都是固定的，通过抽点采样来还原波形，有无法还原波形细节等缺陷。

DDWS采用逐点输出波形数据，开始时将所需的波形数据样本存放在波形存储器中，在每个时钟周期内，从波形存储器中输出一个波形样点。由于代表波形的样点数量是固定的，因此时钟速率越快，读取内存中波形数据的速度越快，输出频率越高，输出信号频率完全取决于时钟频率和内存中的波形样点数量。波形存储器容量越大，可以存储的波形数据越多，描述的波形细节程度越高。当然，在采样速率一定的条件下，波形数据所占的容量越大，描述波形所需要的时间也就越长。通过增大存储容量来存储更多的波形数据，扩展波形深度的方法成本过高，且会增加硬件规模，操作不方便。所以，如何在波形存储器容量有限的情况下有效扩展波形深度已经成为波形产生领域中的一项重要的技术。

发明内容

本发明的目的在于克服现有技术的不足，提供一种能够在波形存储器容量固定条件下扩展存储容量的序列波形发生器。

为实现上述目的，本发明的序列波形发生器，包括波形存储器、数模转换器以及低通滤波器，其特征在于，还包括一序列控制模块；

将需要产生的序列波分成l个不同波形的序列段，每个序列段对应一个不同波形的波形段；每个序列段包括一个或多个该序列段对应的波形段，数量分别记为：m₀，m₁，…m_k，…m_l-1，然后，将每个序列段对应的不同波形的波形段波形数据存储在波形存储器中；

序列控制模块依次生成第一个序列段对应的波形段波形数据在波形存储器中的寻址地址，然后波形存储器根据寻址地址依次将波形数据输出到数模转换器中进行数模转换，转换输出的模拟信号送入低通滤波器中进行低通滤波；重复m₀-1次依次生成第一个序列段对应的波形段波形数据在波形存储器中的寻址地址，然后依次输出到数模转换器中进行数模转换，转换输出的模拟信号送入低通滤波器中进行低通滤波，完成序列波形中第一个序列段波形的产生；

序列控制模块以产生第一个序列段波形的方式输出寻址地址，完成其它序列段波形的产生。

本发明的发明目的是这样实现的：

本发明序列波形发生器在现有DDWS的基础上，引入了序列控制模块来控制地址输出，将各序列段对应的波形段波形数据依次存入波形存储器中，然后通过序列控制模块生成的寻址地址，重复多次读出第一段波形段波形数据，以组成第一段序列段波形，产生第一个序列段波形；以此方法，并完成其它序列段波形的产生，从而实现序列波形的产生。在本发明中，序列波形发生器在波形存储器容量固定条件下，重复多次读出波形段波形数据，等效扩展了存储容量。另外，本发明可实现波形任意长度、任意方式的序列组合，可以方便的生成所需要的测试序列，且不会增加硬件规模。

附图说明

图1是本发明序列波形发生器一种具体实施方式原理框图；

图2是图1所示序列波形发生器序列波形产生示意图；

图3是图1所示序列波形发生器序列波形产生流程图；

图4是图1所示序列波形发生器产生的一序列波形实例。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当采用已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明序列波形发生器一种具体实施方式原理框图

在本实施中，如图1所示，本发明的序列波形发生器包括序列控制模块1、波形存储器2、数模转换器3以及低通滤波器4。

在本实施中，如图1所示，序列控制模块1包括可变时钟单元101、存储器单元102、计数器单元103和地址发生器单元104。

可变时钟单元101负责提供频率可变的采样时钟，以改变序列波形的宽度。

存储器单元102包括波形长度存储器1021、重复次数存储器1022、段个数存储器1023和段地址累加器1024；

计数器单元103包括长度计数器1031、重复次数计数器1032和段个数计数器1033；

地址发生器单元104包括基地址发生器1041、偏移地址发生器1042与地址合成器1043。

图2是图1所示序列波形发生器序列波形产生示意图。

下面结合图1、图2，序列波形产生做具体说明：

在本实施例中，将需要产生的序列波分成l个不同波形的序列段，如图1所示，分别是序列段0，序列段1，...，序列段k，...，序列段l-1，每个序列段，即序列段0，序列段1，...，序列段k，...，序列段l-1对应一个不同波形的波形段，即波形段0，波形段1，...，波形段k，...，波形段l-1。每个序列段包括一个或多个该序列段对应的波形段，记为m₀，m₁，…m_k，…m_l-1，即序列段0包括m₀个波形段0，序列段1包括m₁个波形段1，依次类推，序列段k包括m_k个波形段k，序列段l-1包括m_l-1个波形段k-1，换句话说，即分别重复该序列段对应的波形段m₀，m₁，…m_k，…m_l-1次；然后，将l个序列段对应的不同波形的波形段，即波形段0，波形段1，...，波形段k，...，波形段l-1的波形数据存储在波形存储器中。

每个波形段的波形数据点的总个数，即此段波形的采样点数，在图1中分别为n₀，n₁，...n_k，...，n_l-1，也称波形段的长度。

最后，从图2可以看出，序列波中，波形段0的波形长度为n₀，重复次数为m₀-1，构成序列段0；波形段1的波形长度为n₁，重复次数为m₁-1，构成序列段1；以此类推，波形段k的波形长度为n_k，重复次数为m_k-1，构成序列段k，波形段l-1的波形长度为n_l-1，重复次数为m_l-1-1，构成序列段l-1。

在本实施例中，波形长度存储器1021用于存储每一个波形段数据点的总个数n_k(0≤k≤l-1)；长度计数器1031初值为0，在每个采样时钟到来时计数值加1，记录当前段波形段已产生的数据点数，并和波形长度存储器1021送出的当前波形段数据的点数n_k相比较，如果等于n_k-1，表示当前段的n_k个数据点数已经产生完成，在下一个采样时钟到来时，长度计数器1031清零，同时产生一个波形段脉冲信号F_num使重复次数计数器1032累加1。波形段脉冲信号f_num同时还作用于地址发生器单元104，作为偏移地址发生器1042的清零信号。

重复次数存储器1022用于存储每一个波形段的重复次数m_k-1(0≤k≤l-1)；重复次数计数器1032初值为0，在波形段脉冲信号R_num到来时计数值加1，记录当前波形段已经重复的次数，并和重复次数存储器1022送出的当前段波形重复次数m_k-1相比较，若重复次数计数器1032的计数值等于m_k-1时，表示当前波形段已经完成了重复m_k-1次的工作，实际产生总的波形段个数为m_k个，在下一个F_num信号到来时，重复次数计数器1032输出清零，同时产生一个序列段脉冲信号F_seg使段个数计数器1033和段地址累加器1024均累加1。

段个数存储器1023用于存储序列段的总个数l，段个数计数器1033初值为0，在每个序列段脉冲信号F_seg到来时计数值加1，记录已产生的序列段的数目，并和段个数存储器1023送出的序列段的总个数l比较，若段个数计数器1033的计数值等于l-1时，在下一个序列段脉冲信号F_seg的作用下，段个数计数器1033输清零，同时产生波形结束信号F_end，清零段地址累加器1024和基地址产生器1041，整个序列波形输出完毕。

段地址累加器1024初值为0，在每个序列段脉冲信号F_seg到来时计数值加1，累加结果作为波形长度存储器1021和重复次数存储器1022的寻址地址。假设在序列段脉冲信号F_seg作用下段个数计数器1023计数值为k时，表示目前产生的是第k序列段波形的数据，则段地址累加器1024输出为k，作为波形长度存储器1021和重复次数存储器1022的地址，取出第k序列段的波形段数据点的总个数和重复次数，提供给长度计数器1031和重复计数器1032进行比较。

地址发生器104采用基地址+偏移地址的方式进行寻址。波形段0的波形长度为n₀，重复次数为m₀；波形段1的波形长度为n₁，重复次数为m₁；以此类推，序列段l-1的波形长度为n_l-1，重复次数为m_l-1。

偏移地址发生器1042从0开始在每个采样时钟的上升沿以1为单位累加。长度计数器1031记满后产生波形段脉冲信号R_num时，给偏移地址发生器一个清零信号，使其归零，这样，偏移地址发生器重新开始新的偏移地址的产生。基地址发生器1041则由存储在波形长度存储器1021中的每个波形段的波形数据点的个数n₀，n₁，...n_k，...，n_l-1，和重复次数计数器1032产生的序列段脉冲信号F_seg两者共同产生。基地址发生器1041从0开始以序列段脉冲信号F_seg为周期对波形段波形数据点的个数进行累加。序列段0的基地址为0，当序列段脉冲信号F_seg脉冲到来时，基地址指向序列段1的首地址n₀；序列段脉冲信号F_seg脉冲再一次到来时，基地址指向序列段2的首地址n₀+n₁，以此类推，序列段l-1的基地址为n₀+n₁+…+n_l-2。基地址与偏移地址在地址合成器1043中相加得到对应的波形段波形数据在波形存储器2中的寻址地址。

图3是图1所示序列波形发生器序列波形产生流程图

在本实施例中，如图3所示，本发明序列波形发生器序列波形产生具体步骤，如下：

1)、将各波形段的波形长度n₀，n₁、...、n_l-1依次存入波形长度存储器1021；各波形段的重复次数m₀-1，m₁-1、...、m_l-1-1依次存入重复次数存储器1022；序列段数l存入段个数存储器1023。此时，长度计数器1031、重复次数计数器1032和段个数计数器1033的初始值均为0。

2)、开始序列段0的产生，此时段个数计数器1033和段地址累加器1024均为0，在时钟信号的驱使下，将存储在波形长度存储器1021和重复次数存储器1032中0地址的数据读出，分别是n₀和m₀。如图2所示，基地址发生器1041、偏移地址发生器1042中的基地址和偏移地址均指向序列段0的首地址0。采样时钟每到来一次，偏移地址就累加1，指向下一个地址，同时波形长度计数器1031也从0开始以1为单位累加。

3)、如果波形长度计数器1031累加结果小于n₀-1时，则继续累加。此时偏移地址产生器也在以采样时钟为周期以1为单位累加，累加结果作为偏移地址，这个过程中基地址发生器1041保持不变，仍指向当前序列段的首地址0。

4)、当长度计数器1031的累加值等于n₀-1时，则在下一个采样时钟到时来时自动清零，同时产生波形段脉冲信号F_num，使重复次数计数器1032累加1，基地址不变，仍为0，波形段脉冲信号F_num使偏移地址产生清零信号，重新回到序列段的首地址0。此时完成一次波形段的产生，开始新的一次重复。

5)、当重复次数等于m₀-1时，在下一个波形段脉冲信号F_num到来时重复次数计数器产生序列段脉冲信号F_seg，序列段脉冲信号F_seg标志着序列段0已经完成了重复m₀-1次波形段0的任务，生成总的波形段0的次数为m₀次。序列段脉冲信号F_seg使基地址发生器1041的基地址由0累加到n₀，段个数计数器1033由0累加到1；段地址累加器1024受序列段脉冲信号F_seg触发由0累加到1，将存储在波形长度存储器1021和重复次数存储器1022中1地址的数据同时读出，分别是n₁和m₁。基地址发生器1041、偏移地址发生器1042中的基地址和偏移地址均指向序列段1的首地址n₀，开始序列段1的产生，产生过程同序列段0，在此不再赘述。

6)、当序列段开始进入第l-1段时，段地址累加器1024的累加值为l-1，此时将存储在波形长度存储器1021和重复次数存储器1022中第l-1段的数据同时读出，分别送给波形长度计数器1031和重复次数计数器1032进行计数比较。

7)、经过m_l-1次重复后，产生序列段脉冲信号F_seg。段个数计数器1033累加值等于l-1时在序列段脉冲信号F_seg的作用下产生波形结束信号F_end，清零段地址累加器1024和基地址发生器1041，一次完整的序列波形产生完毕。基地址发生器1041的基地址和偏移地址发生器1042的偏移地址重新归零，即均指向序列段0的首地址，开始重复产生整个序列。

依次生成的每个序列段对应的波形段波形数据在波形存储器2中的寻址地址，然后波形存储器2根据寻址地址依次将波形数据输出到数模转换器3中进行数模转换，转换输出的模拟信号送入低通滤波器4中进行低通滤波，完成序列波该序列段对应的波形段波形的产生；依次重复产生波形段波形以及各个序列段波形，完成整个序列段波形的产生。

由于本发明对时序要求比较严格，所以在具体实施过程中，推荐使用高性能的可编程逻辑器件(FPGA)作为载体，保证每一个时钟周期采到的数据点准确可靠。

假设序列波中，波形段的波形长度最大为n个波形点数，重复次数最大为m，最多有l段序列。假设存储波形数据的波形存储器2的数据位为X位。设符号[a]表示对a进位取整，比如[2.1]＝3，则波形长度存储器1021和重复次数存储器1022的地址位数均为[log₂ l]，波形长度存储器1021的数据位数为X位，波形长度计数器1031的计数值为X位；重复次数存储器1022的数据位数与重复次数计数器1032的计数值位数一样，均为[log₂ m]位，；段个数计数器为[log₂ l]位。各存储器的位数决定了的波形存储器2存储容量应大于n个波形点数；波形存储器2的寻址空间应大于n/X。采样点数越多，描述的波形细节程度越高，对时钟精度的要求也就越高。因此采样时钟推荐选择高精度高稳定度的可变时钟。同时建议选用高速、高性能的ARM嵌入式处理器。

实例

图4是图1所示序列波形发生器产生的一序列波形实例

生成序列波前首先要设定采样时钟和各段波形的数据点数，且波形存储器2中仅存储一个序列段的一个波形段。例如一个序列包括产生4次正弦波、3次指数增波和2次洛伦兹波，其波形长度分别是100、200和300。将100、200、300分别存储在波形长度存储器1021的0、1、2地址中；将3，2，1分别存储在重复次数存储器1022的0、1、2地址中；将3存储在段个数存储器中。波形存储器2的波形数据为描述一个波形长度为100的正弦波、一个波形长度为200的指数增波和一个波形长度为300的洛伦兹波。波形存储器2中一共存储了600个波形数据点，相比未使用序列波形时节省了1000个数据点的内存容量。

100*4+200*3+300*2-600＝1000

波形存储器2存储完波形数据后，在采样时钟的作用下，地址发生器单元104输出地址，同时长度计数器1031进行计数。当波形长度计数器计满100次后，重复次数计数器1032中计数值加1，表示第一段波形地址已经产生了一次，基地址不变，偏移地址又重新从第一段的首地址开始进行累加。当重复次数计数器1032的值等于3时，段个数计数器1033累加1，表示第一段正弦波序列全部产生完毕，波形段一共输出了4次，同时基地址从第一段的段首地址指向第二段的首地址，偏移地址从第一段的末地址指向第二段的首地址。当长度计数器1032计数值计数满100次后，重复计数器累加1，重复2次后，段个数计数器中计数值累加增量1，开始第三段波形的产生。以此类推，当第三段波形产生完毕后，地址发生器单元104基地址和偏移地址重新回到第一段波形的首地址，开始重复下一次序列波形的输出。

在本实施例中，序列产生部分中的存储器模块、计数器模块和地址发生器模块均可集成在一款高性能的可编程逻辑器件(FPGA)中。试验生成的序列波形如图4所示。可见本发明结果准确，能很好的解决序列产生的问题。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种序列波形发生器，包括波形存储器、数模转换器以及低通滤波器，其特征在于，还包括一序列控制模块；

将需要产生的序列波分成l个不同波形的序列段，每个序列段对应一个不同波形的波形段；每个序列段包括一个或多个该序列段对应的波形段，数量分别记为：m₀，m₁…m_k，…m_l-1，然后，将每个序列段对应的不同波形的波形段波形数据存储在波形存储器中；

序列控制模块依次生成第一个序列段对应的波形段波形数据在波形存储器中的寻址地址，然后波形存储器根据寻址地址依次将波形数据输出到数模转换器中进行数模转换，转换输出的模拟信号送入低通滤波器中进行低通滤波；重复m₀-1次依次生成第一个序列段对应的波形段波形数据在波形存储器中的寻址地址，然后依次输出到数模转换器中进行数模转换，转换输出的模拟信号送入低通滤波器中进行低通滤波，完成序列波形中第一个序列段波形的产生；

序列控制模块以产生第一个序列段波形的方式输出寻址地址，完成其它序列段波形的产生。

2.根据权利要求1所述的序列波形发生器，其特征在于，所述的序列控制模块包括存储器单元、计数器单元和地址发生器单元；

存储器单元包括波形长度存储器、重复次数存储器、段个数存储器和段地址累加器；计数器单元包括长度计数器、重复次数计数器和段个数计数器；地址发生器单元包括基地址发生器、偏移地址发生器与地址合成器；

波形长度存储器用于存储每一个波形段数据点的总个数n_k，其中0≤k≤l-1；长度计数器初值为0，在每个采样时钟到来时计数值加1，记录当前段波形段已产生的数据点数，并和波形长度存储器送出的当前波形段数据的点数n_k相比较，如果等于n_k-1，表示当前段的n_k个数据点数已经产生完成，在下一个采样时钟到来时，长度计数器清零，同时产生一个波形段脉冲信号F_num使重复次数计数器累加1；波形段脉冲信号F_num同时还作用于地址发生器单元，作为偏移地址发生器的清零信号；

重复次数存储器用于存储每一个波形段的重复次数m_k-1，其中0≤k≤l-1；重复次数计数器初值为0，在波形段脉冲信号F_num到来时计数值加1，记录当前波形段已经重复的次数，并和重复次数存储器送出的当前段波形重复次数m_k-1相比较，若重复次数计数器的计数值等于m_k-1时，表示当前波形段已经完成了重复m_k-1次的工作，实际产生总的波形段个数为m_k个，在下一个F_num信号到来时，重复次数计数器输出清零，同时产生一个序列段脉冲信号F_seg使段个数计数器和段地址累加器均累加1；

段个数存储器用于存储序列段的总个数l，段个数计数器初值为0，在每个序列段脉冲信号F_seg到来时计数值加1，记录已产生的序列段的数目，并和段个数存储器送出的序列段的总个数l比较，若段个数计数器的计数值等于l-1时，在下一个序列段脉冲信号F_seg的作用下，段个数计数器输清零，同时产生波形结束信号F_end，清零段地址累加器和基地址产生器，整个序列波形输出完毕；

段地址累加器初值为0，在每个序列段脉冲信号F_seg到来时计数值加1，累加结果作为波形长度存储器和重复次数存储器的寻址地址，取出当前序列段的波形段数据点的总个数和重复次数，提供给长度计数器和重复计数器进行比较；

地址发生器采用基地址+偏移地址的方式进行寻址；偏移地址发生器从0开始在每个采样时钟的上升沿以1为单位累加；长度计数器记满后产生波形段脉冲信号F_num时，给偏移地址发生器一个清零信号，使其归零，这样，偏移地址发生器重新开始新的偏移地址的产生；基地址发生器则由存储在波形长度存储器中的每个波形段的波形数据点的个数n₀，n₁，...n_k，...，n_l-1，和重复次数计数器产生的序列段脉冲信号F_seg两者共同产生；基地址发生器从0开始以序列段脉冲信号F_seg为周期对波形段的波形数据点的个数进行累加；基地址与偏移地址在地址合成器中相加得到对应的波形段波形数据在波形存储器中的寻址地址。

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