RU200621U1 - Измеритель длительности сигналов и интервалов времени - Google Patents

Abstract

Полезная модель относится к измерительной технике и может быть использована в многоканальных устройствах измерения интервалов времени.Техническим результатом полезной модели является возможность измерять длительность входных сигналов.Технический результат достигается тем, что измеритель, содержащий генератор импульсов, элемент И, элемент ИЛИ, четыре счетчика адреса, пусковой триггер, четыре запоминающих устройства, шину «Считывание», шину «Пуск», входную и выходную информационные шины, кольцевой сдвигающий регистр считывания, кольцевой сдвигающий регистр записи, четыре формирователя импульсов, четыре регистра адреса, четыре входных регистра и четыре выходных регистра, причем выход генератора импульсов соединен с первым входом элемента И, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с шиной «Считывание», шина «Пуск» подключена к S-входу пускового триггера, прямой выход которого соединен с вторым входом элемента И, а инверсный выход подключен к объединенным входам «Запись/считывание» запоминающих устройств, информационный выход входных регистров подключен к информационному входу запоминающих устройств, информационный выход запоминающих устройств соединен с информационным входом выходных регистров, информационный выход которых подключен к информационной выходной шине, шина «Считывание» подключена к тактовому входу кольцевого сдвигающего регистра считывания, четыре информационных выхода которого соединены с входами «Разрешение записи» выходных регистров, информационные выходы каждого счетчика адреса подключены к информационным входам регистров адреса, информационные выходы каждого из которых соединены с адресными входами запоминающих устройств, выход элемента ИЛИ подключен к тактовому входу кольцевого сдвигающего регистра записи, четыре информационных выхода которого соединены с тактовыми входами входных регистров и подключены к входам формирователей импульсов, выходы каждого из которых соединены со счетными входами счетчиков адреса, с входами ввода информации регистров адреса и с входами «Выбор микросхемы» запоминающих устройств, а входы управления ввода информации всех входных регистров подключены к инверсному выходу пускового триггера, а выход старшего разряда четвертого регистра адреса соединен с R-входом пускового триггера, дополнительно содержит регистр, причем тактовый вход регистра соединен с выходом элемента И, информационный вход регистра соединен с входной информационной шиной, а информационный выход регистра подключен к объединенным информационным входам входных регистров. 1 ил.

Description

Полезная модель относится к измерительной технике и может быть использована в многоканальных устройствах измерения интервалов времени.

Наиболее близким к заявленному измерителю (прототипом) является многоканальный измеритель интервалов времени, который содержит генератор импульсов, элемент И, элемент ИЛИ, счетчик адреса, пусковой триггер, N входных триггеров, К запоминающих устройств, шину «Считывание», шину «Пуск», N входных и N выходных информационных шин, причем выход генератора импульсов соединен с первым входом элемента И, выход которого подключен к объединенным R-входам N входных триггеров и первому входу элемента ИЛИ, второй вход которого соединен с шиной «Считывание», шина «Пуск» подключена к S-входу пускового триггера, прямой выход которого соединен с вторым входом элемента И, а инверсный подключен к объединенным входам «Запись/считывание» запоминающих устройств, входные информационные шины измерителя с первого по N-й соединены с S-входами входных триггеров с первого по N-й соответственно, а также кольцевой сдвигающий регистр считывания, кольцевой сдвигающей регистр записи, L формирователей импульсов, L счетчиков адреса, L регистров адреса, К входных регистров и К выходных регистров, причем прямые выходы входных триггеров с первого пo N-й соединены с информационными входами соответственно с первого по N-й всех К входных регистров, информационные выходы с первого по N-й входных регистров с первого по К-й подключены к информационным входам соответственно с первого по N-й запоминающих устройств с первого пo К-й соответственно, информационные выходы с первого по N-й запоминающих устройств с первого по К-й соединены с информационными входами с первого по N-й выходных регистров с первого по К-й соответственно, информационные выходы которых с первого по N-й подключены к информационным выходным шинам с первой по N-ую соответственно, шина "Считывание" подключена к тактовому входу кольцевого сдвигающего регистра считывания, К информационных выходов которого с первого по К-й соединены с входами «Разрешение записи» выходных регистров с первого по К-й соответственно, информационные выходы каждого счетчика адреса с первого по L-й подключены к информационным входам регистров адреса с первого по L-й соответственно, информационные выходы каждого из которых с первого по L-й соединены с адресными входами запоминающих устройств с первого по М-й в каждой из L групп, где М число запоминающих устройств, объединенных в L групп по М = K/L в каждой, выход элемента ИЛИ подключен к тактовому входу кольцевого сдвигающего регистра записи, К информационных выходов которого с первого по К-й соединены с тактовыми входами входных регистров с первого по К-й соответственно, а его выходы 1, РМ + 1, где Р 1, 2, З, L подключены к входам с первого по L-й формирователей импульсов соответственно, выходы каждого из которых с первого по L-й соединены со счетными входами счетчиков адреса с первого по L-й, входами ввода информации регистров адреса с первого по L-й и объединенными входами «Выбор микросхемы» запоминающих устройств с первого по М-й соответствующей с первой по L-ую групп запоминающих устройств соответственно, а входы управления ввода информации всех входных регистров подключены к инверсному выходу пускового триггера, а выход старшего разряда L-го регистра адреса соединен с R-входом пускового триггера. Авторское свидетельство СССР №1651686, МПК G04F10/04, 27.09.1996.

Недостатком прототипа является отсутствие возможности измерять длительность входных сигналов электрического напряжения. В прототипе интервалы времени фиксируются по входным сигналам, поступившим от начала регистрации по пусковому импульсу. При этом в моменты поступления входных сигналов в запоминающее устройство записывается уровень лог. «1» по адресам, пропорциональным количеству тактовых импульсов, прошедших с момента начала записи по пусковому импульсу. Уровень лог. «1» после фиксации сбрасывается в лог. «0» по следующему тактовому импульсу. Поэтому в адресном пространстве запоминающего устройства в ячейках памяти, в которых записан уровень лог. «1», зафиксированы моменты, соответствующие фронту входных сигналов, в остальных ячейках памяти записаны лог. «0». В прототипе данные, записанные в запоминающем устройстве, не позволяют определить длительность входных сигналов. То есть прототип не имеет возможности измерять длительность входных сигналов

Техническим результатом полезной модели является возможность измерять длительность входных сигналов электрического напряжения.

Технический результат достигается тем, что измеритель длительности сигналов и интервалов времени, содержащий генератор импульсов, элемент И, элемент ИЛИ, четыре счетчика адреса, пусковой триггер, четыре запоминающих устройства, шину «Считывание», шину «Пуск», входную и выходную информационные шины, кольцевой сдвигающий регистр считывания, кольцевой сдвигающий регистр записи, четыре формирователя импульсов, четыре регистра адреса, четыре входных регистра и четыре выходных регистра, при этом выход генератора импульсов соединен с первым входом элемента И, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с шиной «Считывание», шина «Пуск» подключена к S-входу пускового триггера, прямой выход которого соединен с вторым входом элемента И, а инверсный выход подключен к объединенным входам «Запись/считывание» запоминающих устройств, информационный выход входных регистров с первого по четвертый подключен к информационному входу запоминающих устройств с первого по четвертый соответственно, информационный выход запоминающих устройств с первого по четвертый соединен с информационным входом выходных регистров с первого по четвертый соответственно, информационный выход выходных регистров подключен к информационной выходной шине, шина «Считывание» подключена к тактовому входу кольцевого сдвигающего регистра считывания, четыре информационных выхода которого с первого по четвертый соединены с входами «Разрешение записи» выходных регистров с первого по четвертый соответственно, информационные выходы каждого счетчика адреса с первого по четвертый подключены к информационным входам регистров адреса с первого по четвертый соответственно, информационные выходы каждого из которых с первого по четвертый соединены с адресными входами запоминающих устройств с первого по четвертый соответственно, выход элемента ИЛИ подключен к тактовому входу кольцевого сдвигающего регистра записи, четыре информационных выхода которого с первого по четвертый соединены с тактовыми входами входных регистров с первого по четвертый соответственно, а также четыре информационных выхода кольцевого сдвигающего регистра записи соединены с входами с первого по четвертый формирователей импульсов соответственно, выходы каждого формирователя импульсов с первого по четвертый соединены со счетными входами счетчиков адреса с первого по четвертый соответственно, а также выходы каждого формирователя импульсов соединены с входами ввода информации регистров адреса с первого по четвертый соответственно и с входами «Выбор микросхемы» запоминающих устройств с первого по четвертое соответственно, а входы управления ввода информации всех входных регистров подключены к инверсному выходу пускового триггера, а выход старшего разряда четвертого регистра адреса соединен с R-входом пускового триггера, дополнительно содержит регистр, причем тактовый вход регистра соединен с выходом элемента И, информационный вход регистра соединен с входной информационной шиной, а информационный выход регистра подключен к объединенным информационным входам входных регистров.

На чертеже представлена структурная схема измерителя.

Принятые обозначения на чертеже:

«Инф. Выход.» - выходная информационная шина;

«Считывание» - шина «Считывание»;

«Инф. Вход.» - входная информационная шина;

«Пуск» - шина «Пуск»;

1 - генератор импульсов;

2 - элемент И;

3 - элемент ИЛИ;

4 - кольцевой сдвигающий регистр считывания;

5 - кольцевой сдвигающий регистр записи;

6, 7, 8, 9 - формирователи импульсов;

10, 11, 12, 13 - счетчики адреса;

14, 15, 16, 17 - регистры адреса;

18 - пусковой триггер;

19 - регистр;

20, 21, 22, 23 - входные регистры;

24, 25, 26, 27 - запоминающие устройства;

28, 29, 30, 31 - выходные регистры.

Измеритель длительности сигналов и интервалов времени содержит генератор 1 импульсов, выход которого соединен с первым входом элемента И 2, выход которого подключен к первому входу элемента ИЛИ 3, второй вход которого соединен с шиной «Считывание», шина «Пуск» подключена к S-входу пускового триггера 18, прямой выход которого соединен с вторым входом элемента И 2, а инверсный выход подключен к объединенным входам «Запись/считывание» запоминающих устройств 24, 25, 26, 27, информационный выход входных регистров 20, 21, 22, 23 подключен к информационному входу запоминающих устройств 24, 25, 26, 27 соответственно, информационный выход запоминающих устройств 24, 25, 26, 27 соединен с информационным входом выходных регистров 28, 29, 30, 31 соответственно, информационный выход которых подключен к информационной выходной шине «Инф. Выход», шина «Считывание» подключена к тактовому входу кольцевого сдвигающего регистра 4 считывания, четыре информационных выхода которого соединены с входами «Разрешение записи» выходных регистров 28, 29, 30, 31 соответственно, информационные выходы каждого счетчика 10, 11, 12, 13 адреса подключены к информационным входам регистров 14, 15, 16, 17 адреса соответственно, информационные выходы каждого из которых соединены с адресными входами запоминающих устройств 24, 25, 26, 27 соответственно, выход элемента ИЛИ 3 подключен к тактовому входу кольцевого сдвигающего регистра 5 записи, четыре информационных выхода которого соединены с тактовыми входами входных регистров 20, 21, 22, 23 соответственно и подключены к входам формирователей 6, 7, 8, 9 импульсов соответственно, выходы каждого из которых соединены со счетными входами счетчиков 10, 11, 12, 13 адреса, с входами ввода информации регистров 14, 15, 16, 17 адреса и с входами «Выбор микросхемы» запоминающих устройств 24, 25, 26, 27 соответственно, а входы управления ввода информации всех входных регистров 20, 21, 22, 23 подключены к инверсному выходу пускового триггера 18, а выход старшего разряда четвертого регистра 17 адреса соединен с R-входом пускового триггера 18, тактовый вход регистра 19 соединен с выходом элемента И 2, информационный вход регистра 19 соединен с входной информационной шиной «Инф. Вход», а информационный выход регистра 19 подключен к объединенным информационным входам входных регистров 20, 21, 22, 23.

Генератор импульсов 1 служит для генерации высокочастотных тактовых импульсов в логических уровнях.

Шина «Пуск» служит для приема пускового импульса электрического напряжения в логических уровнях, относительно которого измеряются интервалы времени.

Входная информационная шина «Инф. Вход» служит для приема входных сигналов электрического напряжения в логических уровнях, фиксирующих интервалы времени относительно пускового импульса. На шине «Инф. Вход» может быть множество входных сигналов и, следовательно, интервалов времени.

Шина «Считывание» служит для приема сигналов в логических уровнях, служащих для считывания информации из запоминающих устройств 24, 25, 26, 27.

Выходная информационная шина «Инф. Выход» служит для вывода цифровой информации об измеренных длительностях сигналов и интервалах времени. Шина «Инф. Выход» выводит данные в виде последовательных лог «0» и лог. «1».

Кольцевой сдвигающий регистр 4 считывания служит для последовательного распределения сигналов считывания на входы «Разрешение записи» четырех выходных регистров 28, 29, 30, 31.

Кольцевой сдвигающий регистр 5 записи служит для последовательного распределения тактовых импульсов на тактовые входы входных регистров 20, 21, 22, 23, а также на входы формирователей 6, 7, 8, 9 импульсов.

Каждый входной регистр 20, 21, 22, 23 служит для удержания данных из регистра 19 (лог. «0» или лог. «1») в течение четырех периодов тактовой частоты, необходимых для цикла записи в запоминающие устройства 24, 25, 26, 27.

Формирователи 6, 7, 8, 9 импульсов служат для формирования сигналов «Выбор микросхемы» на запоминающие устройства 24, 25, 26, 27 необходимой длительности.

Счетчики 10, 11, 12, 13 адреса служат для счета адреса последовательных ячеек памяти запоминающих устройств 24, 25, 26, 27.

Регистры 14, 15, 16, 17 адреса служат для удержания адреса ячеек памяти в течение четырех периодов тактовой частоты.

Пусковой триггер 18 служит для начала и окончания записи данных в запоминающие устройства 24, 25, 26, 27.

Регистр 19 служит для фиксации уровней входных сигналов (лог. «0» или лог. «1») на шине «Инф. Вход» в текущем такте.

Выходные регистры 28, 29, 30, 31 служат для вывода данных на шину «Инф. Выход» из запоминающих устройств 24, 25, 26, 27.

Все элементы с 1 по 31, а также шины: «Инф. Выход.», «Считывание», «Инф. Вход.», «Пуск» установлены и выполнены на общей печатной плате поверхностным или объемным монтажом. Связи между элементами и шины выполнены печатным способом на общей печатной плате. Печатная плата на чертеже не показана.

Измеритель длительности сигналов и интервалов времени работает следующим образом. Описание приводится по чертежу.

Первоначально пусковой триггер 18, входные регистры 20, 21, 22, 23, выходные регистры 28, 29, 30, 31, кольцевые сдвигающие регистры 4 и 5 считывания и записи, счетчики 10, 11, 12, 13 адреса, регистры 14, 15, 16, 17 адреса, регистр 19 установлены в состояние лог. «0».

Запись данных о длительности входных сигналов и интервалов времени происходит следующим образом. Высокочастотные тактовые импульсы в уровнях лог. «1» на выходе генератора 1 поступают на первый вход логического элемента И 2, но через элемент И 2 не проходят до тех пор, пока не поступит пусковой импульс, поскольку на втором входе элемента И 2 установлен уровень лог. «0» пускового триггера 18, а элемент И 2 осуществляет логическую функцию «И». В произвольный момент времени на шину «Пуск» поступает пусковой импульс. Пусковой импульс проходит на вход «S» пускового триггера 18 и устанавливает на его выходе уровень лог. «1», который передается на второй вход элемента И 2. С этого момента тактовые импульсы генератора 1 проходят через элемент И 2 на тактовый вход регистра 19 и на первый вход логического элемента ИЛИ 3. На информационный вход регистра 19 поступают входные сигналы с входной информационной шины «Инф. Вход» в уровнях лог. «1». По тактовым импульсам в регистр 19 записываются уровни входных сигналов лог. «0» или лог. «1». Тактовая частота генератора 1 высокая, её период значительно меньше длительности входных сигналов. В регистр 19 записывается временная последовательность уровней входных сигналов лог. «0» и лог. «1», зафиксированных в последовательных периодах тактовой частоты. В этой последовательности серии следующих друг за другом лог. «1» отображают привязанные к тактовой частоте входные сигналы. Причем количество лог. «1» в таких сериях, умноженное на период тактовой частоты, равно длительности входных сигналов. Порядковый номер периода тактовых импульсов, начиная с первого прошедшего через элемент И 2, в котором появилась лог. «1», первая в серии следующих друг за другом лог. «1», пропорционален длительности интервала времени относительно пускового импульса. Тактовые импульсы с выхода элемента И 2 поступают на первый вход элемента ИЛИ 3, который выполняет логическую функцию «ИЛИ», и через него поступают на тактовый вход кольцевого сдвигающего регистра 5 записи, в котором тактовые импульсы поочередно сдвигаются друг за другом по кольцу на четыре его информационных выхода. Импульсы с четырех информационных выходов кольцевого сдвигающего регистра 5 проходят на тактовые входы четырех входных регистров 20, 21, 22, 23 и на входы четырех формирователей 6, 7, 8, 9 импульсов. На информационный вход четырех регистров 20, 21, 22, 23 поступают данные с информационного выхода регистра 19. На входе управления ввода информации регистров 20, 21, 22, 23 установлен уровень лог. «0» с инверсного выхода пускового триггера 18, разрешающий запись данных. Последовательность уровней лог. «0» и лог. «1» входных сигналов, зафиксированных в регистре 19 в каждом периоде тактовой частоты, переписывается в регистры 20, 21, 22, 23. Уровень лог. «0» или лог. «1» входного сигнала, зафиксированный в одном периоде тактовой частоты в регистре 19, сохраняется в одном из регистров 20, 21, 22, 23 в течение четырех периодов тактовой частоты. Таким образом, логические уровни входных сигналов, зафиксированные в четырех периодах тактовой частоты, распараллелены на четыре регистра 20, 21, 22, 23 и каждый уровень в них удерживаются в четыре раза дольше, чем в регистре 19.

Данные с информационных выходов регистров 20, 21, 22, 23 поступают на информационные входы запоминающих устройств 24, 25, 26, 27. В запоминающих устройствах 24, 25, 26, 27 действует цикл записи данных длительностью в четыре периода тактовой частоты. Циклы записи в запоминающих устройствах 24, 25, 26, 27 последовательно сдвинуты относительно друг друга на период тактовой частоты.

В формирователях 6, 7, 8, 9 импульсы с четырех информационных выходов кольцевого сдвигающего регистра 5 расширяются по длительности до необходимой длительности сигналов «Выбор микросхемы». Сигналы с выходов формирователей 6, 7, 8, 9 поступают на вход «Выбор микросхемы» запоминающих устройств 24, 25, 26, 27, на счетный вход счетчиков 10, 11, 12, 13 адреса и на вход ввода информации регистров 14, 15, 16, 17 адреса. На входах «Запись/считывание» запоминающих устройств 24, 25, 26, 27 установлен уровень лог. «0» с инверсного выхода пускового триггера 18, разрешающий запись данных. Первоначально на информационных выходах регистров 14, 15, 16, 17 установлен нулевой адрес ячеек памяти, который поступает на адресные входы запоминающих устройств 24, 25, 26, 27. В первых циклах записи по сигналу «Выбор микросхемы» в ячейки памяти запоминающих устройств 24, 25, 26, 27 по нулевой адресу записываются уровни входного сигнала, зафиксированные в первых четырех периодах тактовой частоты. Первый цикл записи заканчивается после окончания сигнала «Выбор микросхемы». Счет адреса в счетчиках 10, 11, 12, 13 адреса происходит в начале сигнала «Выбор микросхемы», а запись адреса из счетчиков 10, 11, 12, 13 в регистры 14, 15, 16, 17 происходит в конце сигнала «Выбор микросхемы». В течение первого цикла записи сосчитывается и устанавливается на информационных выходах счетчиков 10, 11, 12, 13 первый адрес ячеек памяти, который поступает на информационные входы регистров 14, 15, 16, 17. По окончанию первого цикла записи первый адрес ячеек памяти записывается в регистры 14, 15, 16, 17. Второй цикл записи начинается с установления на информационных выходах регистров 14, 15, 16, 17 первого адреса ячеек памяти запоминающих устройств 24, 25, 26, 27. Во вторых циклах записи по сигналу «Выбор микросхемы» в запоминающие устройства 24, 25, 26, 27 в ячейки памяти по первому адресу записываются уровни входного сигнала, зафиксированные во вторых четырех периодах тактовой частоты. Циклы записи в запоминающие устройства 24, 25, 26, 27 уровней входных сигналов, зафиксированных в соответствующих периодах тактовой частоты, продолжаются в ячейки памяти по последовательным адресам до переполнения счетчиков 10, 11, 12, 13 адреса. При переполнении счетчика 13 на его выходе переполнения формируется сигнал, который по окончании последнего цикла записи записывается в старший разряд регистра 17 адреса и поступает на вход «R» пускового триггера 18. Пусковой триггер 18 обнуляется, на его прямом выходе устанавливается уровень лог. «0», который передается на второй вход элемента И 2. Элемент И 2 блокирует прохождение тактовых импульсов на тактовый вход регистра 19 и на первый вход элемента ИЛИ 3. В регистре 19 прекращается запись уровней входных сигналов. Тактовые импульсы через элемент ИЛИ 3 прекращают поступать на тактовый вход кольцевого сдвигающего регистра 5 записи, в котором прекращается сдвиг импульсов на информационные выходы, в результате чего прекращается формирование импульсов записи на тактовые входы входных регистров 20, 21, 22, 23, сигналов «Выбор микросхемы» на запоминающие устройства 24, 25, 26, 27, сигналов на счетные входы счетчиков 10, 11, 12, 13 адреса и на входы ввода информации регистров 14, 15, 16, 17 адреса. Уровень лог. «1» на инверсном выходе пускового триггера 18 передается на вход управления ввода информации регистров 20, 21, 22, 23 и запрещает запись данных. Уровень лог. «1» на инверсном выходе пускового триггера 18 передается также на входы «Запись/считывание» запоминающих устройств 24, 25, 26, 27 и запрещает запись данных. Запись данных в запоминающие устройства 24, 25, 26, 27 прекращается.

Следует отметить, что минимально возможная длительность сигналов «Выбор микросхемы» в запоминающих устройствах 24, 25, 26, 27 значительно больше периода высокочастотных тактовых импульсов. Цикл записи длительностью четыре периода тактовой частоты удовлетворяет требование по длительности сигналов «Выбор микросхемы». Длительность сигналов «Выбор микросхемы», формируемая в формирователях 6, 7, 8, 9, находится в пределах от трех до четырех периодов тактовой частоты.

Таким образом, в ячейках памяти запоминающих устройств 24, 25, 26, 27 записаны и сохраняются уровни лог. «0» и лог. «1», отражающие в адресном пространстве запоминающих устройств 24, 25, 26, 27 временную последовательность логических уровней входных сигналов на шине «Инф. Вход». Эта последовательность лог. «0» и лог. «1» распределена между ячейками памяти запоминающих устройств 24, 25, 26, 27 группами по четыре ячейки в группе.

Считывание данных о длительности сигналов и интервалов времени из запоминающих устройств 24, 25, 26, 27 происходит следующим образом. Считывание данных производится после записи данных в запоминающие устройства 24, 25, 26, 27. На выходе пускового триггера 18 установлен уровень лог. «0», который запрещает прохождение импульсов генератора 1 через элемент И 2. Уровень лог. «1» на входах «Запись/считывание» с инверсного выхода пускового триггера 18 разрешает считывание данных из запоминающих устройств 24, 25, 26, 27. Счетчики 10, 11, 12, 13 адреса установлены в лог. «0», то есть в счетчиках 10, 11, 12, 13 установлен нулевой адрес ячеек памяти. На информационных выходах регистров 14, 15, 16, 17 адреса установлен лог. «0», то есть нулевой адрес ячеек памяти. Сигналы считывания с шины «Считывание» поступают на второй вход элемент ИЛИ 3 и на тактовый вход кольцевого сдвигающего регистра 4 считывания. В кольцевом сдвигающем регистре 4 сигналы считывания последовательно сдвигаются друг за другом по кольцу на четыре информационных выхода, с которых поступают на входы «Разрешение записи» выходных регистров 28, 29, 30, 31. Сигналы считывания через элемент ИЛИ 3 поступают на тактовый вход кольцевого сдвигающего регистра 5 записи, в котором последовательно сдвигаются друг за другом по кольцу на четыре информационных выхода, с которых поступают на входы четырех формирователей 6, 7, 8, 9 импульсов. Сигналы считывания с выходов формирователей 6, 7, 8, 9 поступают на вход «Выбор микросхемы» запоминающих устройств 24, 25, 26, 27, на счетный вход счетчиков 10, 11, 12, 13 адреса и на вход ввода информации регистров 14, 15, 16, 17 адреса. На информационных выходах регистров 14, 15, 16, 17 установлен нулевой адрес ячеек памяти, который поступает на адресные входы запоминающих устройств 24, 25, 26, 27. Запоминающие устройства 24, 25, 26, 27 считывают из ячеек памяти на информационные выходы по нулевой адресу уровни входного сигнала, зафиксированные в первых четырех периодах тактовой частоты, и удерживают их в течение сигнала считывания. Данные о входных сигналах с информационных выходах запоминающих устройств 24, 25, 26, 27 поступают на информационные входы выходных регистров 28, 29, 30, 31. Сигналы считывания на выходах кольцевого сдвигающего регистра 4 поочередно записывают данные о входных сигналах в регистры 28, 29, 30, 31. Данные о входных сигналах удерживаются на информационном выходе регистров 28, 29, 30, 31 в течение сигнала считывания и передаются на выходную информационную шину «Инф. Выход.». В конце сигнала считывания в регистры 14, 15, 16, 17 записывается первый адрес ячеек памяти, сосчитанный в счетчиках 10, 11, 12, 13 адреса в начале сигнала считывания. Из ячеек памяти запоминающих устройств 24, 25, 26, 27 по первому адресу считываются уровни входного сигнала, зафиксированные во второй четверке периодов тактовой частоты. Данные о входных сигналах передаются на выходную информационную шину «Инф. Выход.». Считывание данных об уровнях входных сигналов из запоминающих устройств 24, 25, 26, 27 продолжается по последовательным адресам до исчерпания всех ячеек памяти.

Следует отметить, что длительность сигналов на шине «Считывание» значительно больше периода тактовой частоты, поэтому сигналы считывания в формирователях 6, 7, 8, 9 расширяются незначительно и длительность сигналов «Выбор микросхемы» практически равна длительности сигналов считывания.

Таким образом, на шине «Инф. Выход» по сигналам считывания образуется временная последовательность логических уровней лог. «0» и лог. «1», отражающая уровни входных сигналов, которая определяет последовательность поступления входных сигналов на шину «Инф. Вход» и длительность входных сигналов. Для того чтобы рассчитать длительность сигналов и интервалов времени нужно определить в этой последовательности количество лог. «1» в сериях следующих друг за другом лог. «1» и порядковый номер сигнала считывания, при котором появилась лог. «1», первая в серии следующих друг за другом лог. «1». Умножить найденные величины на значение периода тактовой частоты и получить измеренные длительность сигналов и интервалов времени.

В прототипе длительность входных сигналов определить невозможно, так как в прототипе фиксируется по тактовому импульсу только момент поступления входного сигнала в виде лог. «1», которая сбрасывается в лог. «0» по следующему тактовому импульсу. В прототипе не фиксируется серия следующих друг за другом лог. «1» в течении длительности входного сигнала и не записывается в запоминающие устройства, как это сделано в полезной модели.

Таким образом, достигается заявленный технический результат, а именно: возможность измерять длительность входных сигналов электрического напряжения.

Claims (1)

1. Измеритель длительности сигналов и интервалов времени, содержащий генератор импульсов, элемент И, элемент ИЛИ, четыре счетчика адреса, пусковой триггер, четыре запоминающих устройства, шину «Считывание», шину «Пуск», входную и выходную информационные шины, кольцевой сдвигающий регистр считывания, кольцевой сдвигающий регистр записи, четыре формирователя импульсов, четыре регистра адреса, четыре входных регистра и четыре выходных регистра, при этом выход генератора импульсов соединен с первым входом элемента И, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с шиной «Считывание», шина «Пуск» подключена к S-входу пускового триггера, прямой выход которого соединен с вторым входом элемента И, а инверсный выход подключен к объединенным входам «Запись/считывание» запоминающих устройств, информационный выход входных регистров с первого по четвертый подключен к информационному входу запоминающих устройств с первого по четвертый соответственно, информационный выход запоминающих устройств с первого по четвертый соединен с информационным входом выходных регистров с первого по четвертый соответственно, информационный выход выходных регистров подключен к информационной выходной шине, шина «Считывание» подключена к тактовому входу кольцевого сдвигающего регистра считывания, четыре информационных выхода которого с первого по четвертый соединены с входами «Разрешение записи» выходных регистров с первого по четвертый соответственно, информационные выходы каждого счетчика адреса с первого по четвертый подключены к информационным входам регистров адреса с первого по четвертый соответственно, информационные выходы каждого из которых с первого по четвертый соединены с адресными входами запоминающих устройств с первого по четвертый соответственно, выход элемента ИЛИ подключен к тактовому входу кольцевого сдвигающего регистра записи, четыре информационных выхода которого с первого по четвертый соединены с тактовыми входами входных регистров с первого по четвертый соответственно, а также четыре информационных выхода кольцевого сдвигающего регистра записи соединены с входами с первого по четвертый формирователей импульсов соответственно, выходы каждого формирователя импульсов с первого по четвертый соединены со счетными входами счетчиков адреса с первого по четвертый соответственно, а также выходы каждого формирователя импульсов соединены с входами ввода информации регистров адреса с первого по четвертый соответственно и с входами «Выбор микросхемы» запоминающих устройств с первого по четвертое соответственно, а входы управления ввода информации всех входных регистров подключены к инверсному выходу пускового триггера, а выход старшего разряда четвертого регистра адреса соединен с R-входом пускового триггера, отличающийся тем, что дополнительно содержит регистр, причем тактовый вход регистра соединен с выходом элемента И, информационный вход регистра соединен с входной информационной шиной, а информационный выход регистра подключен к объединенным информационным входам входных регистров.

Images