RU210688U1 - Измеритель интервалов времени - Google Patents

Abstract

Полезная модель относится к измерительной технике и может быть использована в многоканальных устройствах измерения интервалов времени.Техническим результатом полезной модели является уменьшение погрешности измерения интервалов времени при неизменной частоте генератора.Измеритель интервалов времени, содержащий генератор, первый элемент И, первый элемент ИЛИ, пусковую шину, шину считывания, входную шину, выходную шину, пусковой триггер, первые сдвигающие регистры записи и считывания, первые счетчик и регистр адреса, вторые счетчик и регистр адреса, первое и второе ЗУ, первый и второй входной регистр, первый и второй выходной регистр, отличающийся тем, что дополнительно содержит элемент задержки, одиннадцать элементов И, три элемента ИЛИ, четыре S-триггера, по три сдвигающих регистра записи и считывания, мультиплексор, регистр управления считыванием, шесть ЗУ, шесть входных регистров и шесть выходных регистров; при этом генератор соединен с входом элемента задержки, четыре выхода которого соединены со вторыми входами четырех первых элементов И, выходы которых соединены через четыре элемента ИЛИ с тактовыми входами четырех сдвигающих регистров записи, два выхода каждого из которых соединены с тактовыми входами четных и нечетных входных регистров и с двумя входами четырех групп входов мультиплексора, первый выход которого соединен с тактовыми входами первых счетчика и регистра адреса, а второй выход соединен с тактовыми входами вторых счетчика и регистра адреса, выходы первого регистра адреса соединены с адресными входами первого, третьего, пятого и седьмого ЗУ, выходы второго регистра адреса соединены с адресными входами второго, четвертого, шестого и восьмого ЗУ, пусковая шина соединена с S-входами S-триггеров и пускового триггера, прямой выход которого соединен с первыми входами четырех первых элементов И, инверсный выход соединен с входами записи восьми ЗУ, входы восьми ЗУ соединены с выходами восьми входных регистров, входы которых соединены с входной шиной, выходы восьми ЗУ соединены в входами восьми выходных регистров, выходы которых соединены с выходной шиной, прямые выходы четырех S-триггеров соединены с входами управления мультиплексора и с четырьмя входами регистра управления считыванием, тактовый вход которого соединен с шиной считывания, а четыре выхода соединены со вторыми входами элементов И с девятого по двенадцатый, выходы которых соединены с тактовыми входами четырех сдвигающих регистров считывания, инверсный выход первого S-триггера соединен с первыми входами шестого, седьмого и восьмого элементов И, выходы которых соединены с входами разрешения установки второго, третьего и четвертого S-триггеров, инверсный выход второго S-триггера соединен со вторыми входами седьмого, восьмого элементов И и с первым входом пятого элемента И, выход которого соединен с входом разрешения установки первого S-триггера, инверсный выход третьего S-триггера соединен со вторыми входами пятого и шестого элементов И и с третьим входом восьмого элемента И, инверсный выход четвертого S-триггера соединен с третьими входами пятого, шестого и седьмого элементов И. 2 ил.

Description

Полезная модель относится к измерительной технике и может быть использована в многоканальных устройствах измерения интервалов времени.

Наиболее близким к заявленному измерителю (прототипом) является многоканальный измеритель интервалов времени [1], который содержит генератор импульсов, элемент И, элемент ИЛИ, счетчик адреса, пусковой триггер, N входных триггеров, К запоминающих устройств, шину «Считывание», шину «Пуск», N входных и N выходных информационных шин, причем выход генератора импульсов соединен с первым входом элемента И, выход которого подключен к объединенным R-входам N входных триггеров и первому входу элемента ИЛИ, второй вход которого соединен с шиной «Считывание», шина «Пуск» подключена к S-входу пускового триггера, прямой выход которого соединен с вторым входом элемента И, а инверсный подключен к объединенным входам «Запись/считывание» запоминающих устройств, входные информационные шины измерителя с первого по N-й соединены с S-входами входных триггеров с первого по N-й соответственно, отличающийся тем, что, с целью повышения разрешающей способности, в него дополнительно введены кольцевой сдвигающий регистр считывания, кольцевой сдвигающей регистр записи, L формирователей импульсов, L счетчиков адреса, L регистров адреса, К входных регистров и К выходных регистров, причем прямые выходы входных триггеров с первого пo N-й соединены с информационными входами соответственно с первого по N-й всех К входных регистров, информационные выходы с первого по N-й входных регистров с первого по К-й подключены к информационным входам соответственно с первого по N-й запоминающих устройств с первого пo К-й соответственно, информационные выходы с первого по N-й запоминающих устройств с первого по К-й соединены с информационными входами с первого по N-й выходных регистров с первого по К-й соответственно, информационные выходы которых с первого по N-й подключены к информационным выходным шинам с первой по N-ую соответственно, шина "Считывание" подключена к тактовому входу кольцевого сдвигающего регистра считывания, К информационных выходов которого с первого по К-й соединены с входами «Разрешение записи» выходных регистров с первого по К-й соответственно, информационные выходы каждого счетчика адреса с первого по L-й подключены к информационным входам регистров адреса с первого по L-й соответственно, информационные выходы каждого из которых с первого по L-й соединены с адресными входами запоминающих устройств с первого по М-й в каждой из L групп, где М число запоминающих устройств, объединенных в L групп по М = K/L в каждой, выход элемента ИЛИ подключен к тактовому входу кольцевого сдвигающего регистра записи, К информационных выходов которого с первого по К-й соединены с тактовыми входами входных регистров с первого по К-й соответственно, а его выходы 1, РМ + 1, где Р 1, 2, З, L подключены к входам с первого по L-й формирователей импульсов соответственно, выходы каждого из которых с первого по L-й соединены со счетными входами счетчиков адреса с первого по L-й, входами ввода информации регистров адреса с первого по L-й и объединенными входами «Выбор микросхемы» запоминающих устройств с первого по М-й соответствующей с первой по L-ую групп запоминающих устройств соответственно, а входы управления ввода информации всех входных регистров подключены к инверсному выходу пускового триггера, а выход старшего разряда L-го регистра адреса соединен с R-входом пускового триггера.

Недостатком прототипа является большая погрешность измерения интервалов времени при неизменной частоте генератора. Погрешность в прототипе определяется временем привязки пускового и входных импульсов, фиксирующих измеряемые интервалы времени, к тактовым импульсам генератора. Это время равно периоду тактовой частоты генератора. Для уменьшения погрешности нужно увеличивать тактовую частоту. Однако тактовая частота имеет предел, например, 100 МГц, выше которого измеритель интервалов времени будет давать сбои в работе. Это связано с искажениями высокочастотного сигнала при распространении от генератора на микросхемы из-за наводок и отражений в линиях связи. Кроме того, высокочастотный генератор дорог и сложен. Уменьшить погрешность не увеличивая частоту генератора можно, если использовать для привязки пускового и входных импульсов четыре одинаковые тактовые частоты, импульсы которых последовательно задержаны на четверть периода тактовой частоты. В этом случае время привязки пускового и входных импульсов происходит с погрешностью, равной четверти периода тактовой частоты. Погрешность измерения интервалов времени уменьшена в четыре раза.

Техническим результатом полезной модели является уменьшение погрешности измерения интервалов времени при неизменной частоте генератора.

Технический результат достигается тем, что измеритель интервалов времени, содержащий генератор, первый элемент И, первый элемент ИЛИ, пусковую шину, шину считывания, входную информационную шину, выходную информационную шину, пусковой триггер, первый кольцевой сдвигающий регистр записи, первый кольцевой сдвигающий регистр считывания, первый счетчик адреса, второй счетчик адреса, первый регистр адреса, второй регистр адреса, первое и второе запоминающее устройство, первый и второй входной регистр, первый и второй выходной регистр, при этом первый элемент И, первый элемент ИЛИ имеют каждый два входа, первый кольцевой сдвигающий регистр записи и первый кольцевой сдвигающий регистр считывания, синхронные, имеют каждый тактовый вход, два информационных выхода, первый и второй счетчики адреса, синхронные, многоразрядные, имеют каждый тактовый вход; первый и второй регистры адреса, синхронные, имеют каждый тактовый вход, первое и второе запоминающие устройства имеют каждое адресные входы, вход записи, информационный вход, информационный выход, первый и второй входные регистры, синхронный, имеют каждый тактовый вход, информационный вход, информационный выход, первый и второй выходные регистры, имеют каждый вход разрешения записи, информационный вход, информационный выход; при этом пусковая шина соединена с входом установки в логическую «1» пускового триггера, прямой выход которого соединен с первым входом первого элемента И, а инверсный выход соединен с входами записи первого и второго запоминающих устройств, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с тактовым входом первого кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами первого и второго входных регистров соответственно, информационный выход первого и второго входных регистров соединен с информационным входом первого и второго запоминающих устройств соответственно, информационный выход первого и второго запоминающих устройств соединен с информационным входом первого и второго выходных регистров соответственно, информационный выход первого и второго выходных регистров соединен с выходной информационной шиной, разрядные выходы первого и второго счетчика адреса соединены с информационными входами первого и второго регистра адреса соответственно, информационные выходы первого регистра адреса соединены с адресными входами первого запоминающего устройства, информационные выходы второго регистра адреса соединены с адресными входами второго запоминающего устройства, выход старшего разряда второго регистра адреса соединен с входом установки в логический «0» пускового триггера, первый и второй информационные выходы первого кольцевого сдвигающего регистра считывания соединены с входами разрешения записи первого и второго выходных регистров соответственно, дополнительно содержит элемент задержки, со второго по четвертый элементы И, со второго по четвертый элементы ИЛИ, с первого по четвертый S-триггеры, с пятого по восьмой элементы И, со второго по четвертый кольцевой сдвигающий регистр записи, мультиплексор, регистр управления считыванием, с девятого по двенадцатый элементы И, со второго по четвертый кольцевой сдвигающий регистр считывания, с третьего по восьмое запоминающее устройство, с третьего по восьмой входные регистры и с третьего по восьмой выходные регистры, при этом элемент задержки имеет четыре выхода, на которых с первого по четвертый тактовые импульсы последовательно задержаны на четверть периода тактовой частоты; с первого по четвертый S-триггеры, синхронные, имеют тактовый вход, вход разрешения установки, вход синхронной установки в логическую «1»; со второго по четвертый элементы И имеют каждый два входа; со второго по четвертый элементы ИЛИ имеют каждый два входа; с пятого по восьмой элементы И имеют каждый три входа, с девятого по двенадцатый элементы И имеют каждый два входа, со второго по четвертый кольцевой сдвигающий регистр считывания, а также со второго по четвертый кольцевой сдвигающий регистр записи, синхронные, имеют каждый тактовый вход, два информационных выхода; регистр управления считыванием является регистром сдвига, срабатывает по отрицательному перепаду импульса на тактовом входе, имеет четыре выхода, тактовый вход, вход параллельной загрузки, с третьего по восьмое запоминающие устройства, имеют каждый адресные входы, вход записи, информационный вход, информационный выход; с третьего по восьмой входные регистры, синхронные, имеют каждый тактовый вход, информационный вход, информационный выход; с третьего по восьмой выходные регистры, имеют каждый вход разрешения записи, информационный вход, информационный выход; при этом выход генератора соединен с входом элемента задержки, первый выход элемента задержки соединен со вторым входом первого элемента И и с тактовым входом первого S-триггера, второй выход элемента задержки соединен со вторым входом второго элемента И и с тактовым входом второго S-триггера, третий выход элемента задержки соединен со вторым входом третьего элемента И и с тактовым входом третьего S-триггера, четвертый выход элемента задержки соединен со вторым входом четвертого элемента И и с тактовым входом четвертого S-триггера; первые входы второго, третьего и четвертого элементов И соединены с прямым выходом пускового триггера; пусковая шина соединена с входами синхронной установки в логическую «1» S-триггеров с первого по четвертый; прямые выходы S-триггеров с первого по четвертый соединены с входами управления с первого по четвертый мультиплексора и входами с первого по четвертый регистра управления считыванием соответственно, инверсный выход первого S-триггера соединен с первыми входами шестого, седьмого и восьмого элементов И, инверсный выход второго S-триггера соединен с первым входом пятого элемента И и со вторыми входами седьмого и восьмого элементов И, инверсный выход третьего S-триггера соединен со вторыми входами пятого и шестого элементов И и с третьим входом восьмого элемента И, инверсный выход четвертого S-триггера соединен с третьими входами пятого, шестого и седьмого элементов И, выходы пятого, шестого, седьмого и восьмого элементов И соединены с входами разрешения установки первого, второго, третьего и четвертого S-триггера соответственно; входная информационная шина соединена с информационными входами входных регистров с первого по восьмой; выход второго элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен с тактовым входом второго кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами третьего и четвертого входных регистров и с первым и вторым входами второй группы входов мультиплексора соответственно; выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с тактовым входом третьего кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами пятого и шестого входных регистров и с первым и вторым входами третьей группы входов мультиплексора соответственно; выход четвертого элемента И соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с тактовым входом четвертого кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами седьмого и восьмого входных регистров и с первым и вторым входами четвертой группы входов мультиплексора соответственно; первый и второй входы первой группы входов мультиплексора соединены с первым и вторым информационными выходами первого кольцевого сдвигающего регистра записи; входы записи запоминающих устройств с третьего по восьмой соединены с инверсным выходом пускового триггера, информационный выход входных регистров с третьего по восьмой соединен с информационным входом запоминающих устройств с третьего по восьмой соответственно, информационный выход запоминающих устройств с третьего по восьмой соединен с информационным входом выходных регистров с третьего по восьмой соответственно, информационный выход выходных регистров с третьего по восьмой соединен с выходной информационной шиной, первый и второй информационные выходы второго кольцевого сдвигающего регистра считывания соединены с входами разрешения записи третьего и четвертого выходных регистров соответственно, первый и второй информационные выходы третьего кольцевого сдвигающего регистра считывания соединены с входами разрешения записи пятого и шестого выходных регистров соответственно, первый и второй информационные выходы четвертого кольцевого сдвигающего регистра считывания соединены с входами разрешения записи седьмого и восьмого выходных регистров соответственно; первый выход мультиплексора соединен с тактовыми входами первого счетчика адреса и первого регистра адреса, второй выход мультиплексора соединен с тактовыми входами второго счетчика адреса и второго регистра адреса; адресные входы третьего, пятого и седьмого запоминающих устройств соединены с информационными выходами первого регистра адреса поразрядно, адресные входы четвертого, шестого и восьмого запоминающих устройств соединены с информационными выходами второго регистра адреса поразрядно; выход старшего разряда второго регистра адреса соединен с входом параллельной загрузки регистра управления считыванием, шина считывания соединена с тактовым входом регистра управления считыванием и со вторыми входами элементов И с девятого по двенадцатый, первые входы элементов И с девятого по двенадцатый соединены с выходами с первого по четвертый регистра управления считыванием соответственно, выходы элементов И с девятого по двенадцатый соединены с тактовыми входами кольцевых сдвигающих регистров считывания с первого по четвертый и со вторыми входами элементов ИЛИ с первого по четвертый соответственно.

На фиг.1 представлена структурная схема измерителя интервалов времени.

На фиг.2 приведены временные диаграммы записи данных об измеряемых интервалах времени

в запоминающие устройства.

Принятые обозначения на фиг.1:

обозначения без позиционных номеров:

шина считывания;

пусковая шина;

входная информационная шина;

выходная информационная шина;

1 - генератор;

2 - элемент задержки, имеет четыре выхода, на которых с первого по четвертый тактовые импульсы последовательно задержаны на четверть периода тактовой частоты. Импульсы на первом выходе обозначены С0, импульсы на втором выходе, задержанные на четверть периода относительно импульсов С0, обозначены С1, импульсы на третьем выходе, задержанные на четверть периода относительно импульсов С1, обозначены С2, импульсы на четверитом выходе, задержанные на четверть периода относительно импульсов С2, обозначены С3;

3 - пусковой триггер;

4, 5, 6, 7 - пятый, шестой, седьмой, восьмой элементы И соответственно, каждый из которых имеет три входа;

8, 9, 10, 11 - первый, второй, третий, четвертый S-триггеры, каждый из которых синхронный, имеет тактовый вход, вход разрешения установки, вход синхронной установки в логическую «1».Тактовый вход обозначен С-вход, вход разрешения установки обозначен En-вход, вход синхронной установки в логическую «1» обозначен S-вход;

12 - регистр управления считыванием является регистром сдвига, срабатывает по отрицательному перепаду импульса на тактовом входе, имеет четыре выхода, тактовый вход, вход параллельной загрузки. Тактовый вход обозначен

-вход, вход параллельной загрузки обозначен Ld-вход;

13, 14, 15, 16 - девятый, десятый, одинадцатый, двенадцатый элементы И соответственно, каждый из которых имеет два входа;

17, 18, 19, 20 - первый, второй, третий, четвертый элементы И соответственно, каждый из которых имеет два входа;

21, 22, 23, 24 - первый, второй, третий, четвертый элементы ИЛИ соответственно, каждый из которых имеет два входа;

25, 26, 27, 28 - первый, второй, третий, четвертый кольцевой сдвигающий регистр считывания, каждый из которых синхронный, имеет тактовый вход, два информационных выхода;

29, 30, 31, 32 - первый, второй, третий, четвертый кольцевой сдвигающий регистр записи, каждый из которых синхронный, имеет тактовый вход, два информационных выхода;

33 - мультиплексор;

34, 35 - первый и второй счетчик адреса, каждый из которых синхронный, многоразрядный, имеет тактовый вход. Тактовый вход обозначен С-вход;

36, 37 - первый и второй регистр адреса, каждый из которых синхронный, имеет тактовый вход. Тактовый вход обозначен С-вход;

38 - первый выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

39 - третий выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

40 - пятый выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

41 - седьмой выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

42 - второй выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

43 - четвертый выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

44 - шестой выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

45 - восьмой выходной регистр, имеет вход разрешения записи, информационный вход, информационный выход. Вход разрешения записи обозначен En-вход;

46 - первое запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

47 - третье запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

48 - пятое запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

49 - седьмое запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

50 - второе запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

51 - четвертое запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

52 - шестое запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

53 - восьмое запоминающее устройство, имеет адресные входы, вход записи, информационный вход, информационный выход. Адресные входы обозначены А-входы, вход записи обозначен W-вход;

Запись информации в запоминающие устройства 46, 47, 48, 49, 50, 51, 52, 53 происходит, если на W-входе записи присутствует логическая «1», при условии удержания данных на информационном входе в течение времени не менее миниального допустимого времени, например, 10 нс до смены адресе на адресных А-входах. Считывание информации из запоминающих устройств 46, 47, 48, 49, 50, 51, 52, 53 происходит, если на W-входе записи присутствует логический «0», при этом данные выставляются с задержкой не более максимальной допустимой задержки, например, 10 нс после выставления адреса на адресных А-входах и удерживаются до смены адреса на адресных А-входах;

54 - первый входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход;

55 - третий входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход;

56 - пятый входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход;

57 - седьмой входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход;

58 - второй входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход;

59 - четвертый входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход;

60 - шестой входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход;

61 - восьмой входной регистр, синхронный, имеет тактовый вход, информационный вход, информационный выход. Тактовый вход обозначен С-вход.

Принятые обозначения на фиг.2:

Ген. - тактовые импульсы генератора 1;

С0 - тактовые импульсы на первом выходе элемента 2 задержки;

С1 - тактовые импульсы на втором выходе элемента 2 задержки;

С2 - тактовые импульсы на третьем выходе элемента 2 задержки;

С3 - тактовые импульсы на четвертом выходе элемента 2 задержки;

Пусковая шина - пусковая шина, на которую поступает пусковой импульс;

Входная шина - входная информационная шина, на которую поступает входной импульс;

С2/Р31 - тактовые импульсы С2, поступающие на тактовый вход регистра 31;

С3/Р32 - тактовые импульсы С3, поступающие на тактовый вход регистра 32;

С0/Р29 - тактовые импульсы С0, поступающие на тактовый вход регистра 29;

С1/Р30 - тактовые импульсы С1, поступающие на тактовый вход регистра 30;

Р31.1/Р56/ЗУ48 - импульсы на первом выходе регистра 31/ данные - лог. «0», на выходе регистра 56 и одновременно на входе запоминающего устройства 48;

Р32.1/Р57/ЗУ49 - импульсы на первом выходе регистра 32/ данные - лог. «0», на выходе регистра 57 и одновременно на входе запоминающего устройства 49;

Р29.1/Р54/ЗУ46 - импульсы на первом выходе регистра 29/ данные - лог. «1» заштрихована, на выходе регистра 54 и одновременно на входе запоминающего устройства 46;

Р30.1/Р55/ЗУ47 - импульсы на первом выходе регистра 30/ данные - лог. «1» заштрихована, на выходе регистра 55 и одновременно на входе запоминающего устройства 47;

Адрес Р36 - адрес на выходе регистра 36;

Р31.2/Р60/ЗУ52 - импульсы на втором выходе регистра 31/ данные - лог. «1» заштрихована, на выходе регистра 60 и одновременно на входе запоминающего устройства 52;

Р32.2/Р61/ЗУ53 - импульсы на втором выходе регистра 32/ данные - лог. «1» заштрихована, на выходе регистра 61 и одновременно на входе запоминающего устройства 53;

Р29.2/Р58/ЗУ50 - импульсы на втором выходе регистра 29/ данные - лог. «1» заштрихована, на выходе регистра 58 и одновременно на входе запоминающего устройства 50;

Р30.2/Р59/ЗУ51 - импульсы на втором выходе регистра 30/ данные - лог. «1» заштрихована, на выходе регистра 59 и одновременно на входе запоминающего устройства 51;

Адрес Р37 - адрес на выходе регистра 37.

Измеритель интервалов времени содержит генератор 1, первый элемент И 17, первый элемент ИЛИ 21, пусковую шину, шину считывания, входную информационную шину, выходную информационную шину, пусковой триггер 3, первый кольцевой сдвигающий регистр 29 записи, первый кольцевой сдвигающий регистр 25 считывания, первый счетчик 34 адреса, второй счетчик 35 адреса, первый регистр 36 адреса, второй регистр 37 адреса, первое 46 и второе 50 запоминающее устройство, первый 54 и второй 58 входной регистр, первый 38 и второй 42 выходной регистр, при этом пусковая шина соединена с входом установки в логическую «1» пускового триггера 3, прямой выход которого соединен с первым входом первого элемента И 17, а инверсный выход соединен с входами записи первого 46 и второго 50 запоминающих устройств, выход первого элемента И 17 соединен с первым входом первого элемента ИЛИ 21, выход которого соединен с тактовым входом первого кольцевого сдвигающего регистра 29 записи, первый и второй информационные выходы которого соединены с тактовыми входами первого 54 и второго 58 входных регистров соответственно, информационный выход первого 54 и второго 58 входных регистров соединен с информационным входом первого 46 и второго 50 запоминающих устройств соответственно, информационный выход первого 46 и второго 50 запоминающих устройств соединен с информационным входом первого 38 и второго 42 выходных регистров соответственно, информационный выход первого 38 и второго 42 выходных регистров соединен с выходной информационной шиной, разрядные выходы первого 34 и второго 35 счетчика адреса соединены с информационными входами первого 36 и второго 37 регистра адреса соответственно, информационные выходы первого регистра 36 адреса соединены с адресными входами первого запоминающего устройства 46, информационные выходы второго регистра 37 адреса соединены с адресными входами второго запоминающего устройства 50, выход старшего разряда второго регистра 37 адреса соединен с входом установки в логический «0» пускового триггера 3, первый и второй информационные выходы первого кольцевого сдвигающего регистра 25 считывания соединены с входами разрешения записи первого 38 и второго 42 выходных регистров соответственно, дополнительно содержит элемент 2 задержки, со второго по четвертый элементы И 18, 19, 20, со второго по четвертый элементы ИЛИ 22, 23, 24, с первого по четвертый S-триггеры 8, 9, 10, 11, с пятого по восьмой элементы И 4, 5, 6, 7, со второго по четвертый кольцевой сдвигающий регистр записи 30, 31, 32, мультиплексор 33, регистр 12 управления считыванием, с девятого по двенадцатый элементы И 13, 14, 15, 16, со второго по четвертый кольцевой сдвигающий регистр считывания 26, 27, 28, с третьего по восьмое запоминающее устройство 47, 51, 48, 52, 49, 53, с третьего по восьмой входные регистры 55, 59, 56, 60, 57, 61 и с третьего по восьмой выходные регистры 39, 43, 40, 44, 41, 45, при этом выход генератора 1 соединен с входом элемента 2 задержки, первый выход элемента 2 задержки соединен со вторым входом первого элемента И 17 и с тактовым входом первого S-триггера 8, второй выход элемента 2 задержки соединен со вторым входом второго элемента И 18 и с тактовым входом второго S-триггера 9, третий выход элемента 2 задержки соединен со вторым входом третьего элемента И 19 и с тактовым входом третьего S-триггера 10, четвертый выход элемента 2 задержки соединен со вторым входом четвертого элемента И 20 и с тактовым входом четвертого S-триггера 11; первые входы второго 18, третьего 19 и четвертого 20 элементов И соединены с прямым выходом пускового триггера 3; пусковая шина соединена с входами синхронной установки в логическую «1» S-триггеров с первого по четвертый 8, 9, 10, 11; прямые выходы S-триггеров с первого по четвертый 8, 9, 10, 11 соединены с входами управления с первого по четвертый мультиплексора 33 и входами с первого по четвертый регистра 12 управления считыванием соответственно, инверсный выход первого S-триггера 8 соединен с первыми входами шестого, седьмого и восьмого элементов И 5, 6, 7, инверсный выход второго S-триггера 9 соединен с первым входом пятого элемента И 4 и со вторыми входами седьмого и восьмого элементов И 6, 7, инверсный выход третьего S-триггера 10 соединен со вторыми входами пятого и шестого элементов И 4, 5 и с третьим входом восьмого элемента И 7, инверсный выход четвертого S-триггера 11 соединен с третьими входами пятого, шестого и седьмого элементов И 4, 5, 6, выходы пятого, шестого, седьмого и восьмого элементов И 4, 5, 6, 7 соединены с входами разрешения установки первого, второго, третьего и четвертого S-триггера 8, 9, 10, 11 соответственно; входная информационная шина соединена с информационными входами входных регистров с первого по восьмой 54, 58, 55, 59, 56, 60, 57, 61; выход второго элемента И 18 соединен с первым входом второго элемента ИЛИ 22, выход которого соединен с тактовым входом второго кольцевого сдвигающего регистра 30 записи, первый и второй информационные выходы которого соединены с тактовыми входами третьего 55 и четвертого 59 входных регистров и с первым и вторым входами второй группы входов мультиплексора 33 соответственно; выход третьего элемента И 19 соединен с первым входом третьего элемента ИЛИ 23, выход которого соединен с тактовым входом третьего кольцевого сдвигающего регистра 31 записи, первый и второй информационные выходы которого соединены с тактовыми входами пятого 56 и шестого 60 входных регистров и с первым и вторым входами третьей группы входов мультиплексора 33 соответственно; выход четвертого элемента И 20 соединен с первым входом четвертого элемента ИЛИ 24, выход которого соединен с тактовым входом четвертого кольцевого сдвигающего регистра 32 записи, первый и второй информационные выходы которого соединены с тактовыми входами седьмого 57 и восьмого 61 входных регистров и с первым и вторым входами четвертой группы входов мультиплексора 33 соответственно; первый и второй входы первой группы входов мультиплексора 33 соединены с первым и вторым информационными выходами первого кольцевого сдвигающего регистра 29 записи; входы записи запоминающих устройств с третьего по восьмой 47, 51, 48, 52, 49, 53 соединены с инверсным выходом пускового триггера 3, информационный выход входных регистров с третьего по восьмой 55, 59, 56, 60, 57, 61 соединен с информационным входом запоминающих устройств с третьего по восьмой 47, 51, 48, 52, 49, 53 соответственно, информационный выход запоминающих устройств с третьего по восьмой 47, 51, 48, 52, 49, 53 соединен с информационным входом выходных регистров с третьего по восьмой 39, 43, 40, 44, 41, 45 соответственно, информационный выход выходных регистров с третьего по восьмой 39, 43, 40, 44, 41, 45 соединен с выходной информационной шиной, первый и второй информационные выходы второго кольцевого сдвигающего регистра 26 считывания соединены с входами разрешения записи третьего 39 и четвертого 43 выходных регистров соответственно, первый и второй информационные выходы третьего кольцевого сдвигающего регистра 27 считывания соединены с входами разрешения записи пятого 40 и шестого 44 выходных регистров соответственно, первый и второй информационные выходы четвертого кольцевого сдвигающего регистра 28 считывания соединены с входами разрешения записи седьмого 41 и восьмого 45 выходных регистров соответственно; первый выход мультиплексора 33 соединен с тактовыми входами первого счетчика 34 адреса и первого регистра 36 адреса, второй выход мультиплексора 33 соединен с тактовыми входами второго счетчика 35 адреса и второго регистра 37 адреса; адресные входы третьего 47, пятого 48 и седьмого 49 запоминающих устройств соединены с информационными выходами первого регистра 36 адреса поразрядно, адресные входы четвертого 51, шестого 52 и восьмого 53 запоминающих устройств соединены с информационными выходами второго регистра 37 адреса поразрядно; выход старшего разряда второго регистра 37 адреса соединен с входом параллельной загрузки регистра 12 управления считыванием, шина считывания соединена с тактовым входом регистра 12 управления считыванием и со вторыми входами элементов И с девятого по двенадцатый 13, 14, 15, 16, первые входы элементов И с девятого по двенадцатый 13, 14, 15, 16 соединены с выходами с первого по четвертый регистра 12 управления считыванием соответственно, выходы элементов И с девятого по двенадцатый 13, 14, 15, 16 соединены с тактовыми входами кольцевых сдвигающих регистров считывания с первого по четвертый 25, 26, 27, 28 и со вторыми входами элементов ИЛИ с первого по четвертый 21, 22, 23, 24 соответственно.

Генератор 1 служит для генерации тактовых импульсов в логических уровнях.

Пусковая шина служит для приема пускового импульса электрического напряжения в логических уровнях, относительно которого измеряются интервалы времени. Пусковой импульс инициирует начало записи данных в запоминающие устройства.

Входная информационная шина служит для приема последовательных входных импульсов электрического напряжения в логических уровнях, фиксирующих интервалы времени относительно пускового импульса. Уровень лог. «0» на входной информационной шине свидетельствует об отсутствие входного импульса, уровень лог. «1» означает присутствие входного импульса. Запись данных в запоминающие устройства происходит непрерывно таким образом, что в последовательные ячейки памяти записывается логический уровень на входной информационной шине, фиксируемый в начале каждой четверти периода тактовой частоты. На входной информационной шине может быть множество входных импульсов и, следовательно, интервалов времени.

Шина считывания служит для приема импульсов считывания в логических уровнях, служащих для считывания данных из запоминающих устройств.

Выходная информационная шина служит для вывода данных об измеренных интервалах времени. На выходную информационную шину выводятся данные в виде последовательности лог. «0» или лог. «1» в каждом импульсе считывания. Порядковый номер импульса считывания, в котором первой сосчитана лог. «1», умноженный на четверть периода тактовой частоты, равен измеренному интервалу времени.

Элемент 2 задержки служит для задержки тактовых импульсов, на четырех выходах которого с первого по четвертый тактовые импульсы последовательно задержаны на четверть периода тактовой частоты. В результате, четыре тактовые частоты с последовательным сдвигом на четверть периода осуществляют более точную привязку пускового и входного импульсов с погрешностью, равной четверти периода тактовой частоты.

Пусковой триггер 3, элементы И 17, 18, 19. 20 служат для распределения по кругу импульсов С0, С1, С2, С3 на тактовые входы соответствующих кольцевых сдвигающих регистров записи 29, 30, 31, 32. В зависимости от произвольного момента поступления пускового импульса круговая очередность импульсов С0, С1, С2, С3 может быть разной. Например, если фронт пускового импульса поступил в промежутке времени между импульсами С0 и С1, т. е. после импульса С0, но перед импульсом С1, то очередность импульсов будет С1, С2, С3, С0. Если фронт пускового импульса оказался между импульсами С1 и С2, или между С2 и С3, или между С3 и С0, то очередность импульсов будет С2, С3, С0, С1, или С3, С0, С1, С2, или С0, С1, С2, С3. Очередность импульсов С0, С1, С2, С3 определяет порядок записи данных в запоминающие устройства.

S-триггеры 8, 9, 10, 11, элементы И 4, 5, 6, 7 служат для кодирования и сохранения кода очередности импульсов С0, С1, С2, С3 относительно пускового импульса. Если пусковой импульс поступил между импульсами С3 и С0, то на прямых выходах S-триггеров 8, 9, 10, 11 устанавливается код 1000; если пусковой импульс поступил между импульсами С0 и С1, то код очередности будет 0100; если пусковой импульс поступил между импульсами С1 и С2, то код будет 0010; если пусковой импульс поступил между импульсами С2 и С3, то то код будет 0001. Код очередности импульсов С0, С1, С2, С3 относительно пускового импульса используется как при записи данных в запоминающие устройства, так и при считывании данных из запоминающих устройств.

Четыре кольцевых сдвигающих регистров записи 29, 30, 31, 32 служат для сдвига по кольцу импульсов соответственно С0, С1, С2, С3 на тактовые входы четырех пар входных регистров соответственно 54 и 58, 55 и 59, 56 и 60, 57 и 61, т. е. регистр 29 сдвигает импульсы С0 на регистры 54 и 58, и т. д.

Четыре пары входных регистры 54 и 58, 55 и 59, 56 и 60, 57 и 61 служат для удержания данных - логического «0» или логической «1», в течение двух периодов тактовый частоты со сдвигом данных на период тактовой частоты, т. е. регистры 54 и 58 удерживают данные два периода тактовый частоты, и данные в регистре 58 сдвинуты на период тактовый частоты относительно данных в регистре 54, и т. д. Данные в указанных четырех парах входных регистров удерживаются относительно друг друга в порядке, соответствующем коду очередности импульсов С0, С1, С2, С3. Например, если код очередности равен 1000, то данные в регистрах 54, 58 удерживаются без задержки, данные в регистрах 55, 59 задержаны на четверть периода тактовой частоты, данные в регистрах 56, 60 задержаны на половину, данные в регистрах 57, 61 задержаны на три четверти периода тактовой частоты. Если код очередности равен 0100, то данные в регистрах 55, 59 удерживаются без задержки, данные в регистрах 56, 60 задержаны на четверть периода тактовой частоты, данные в регистрах 57, 61 задержаны на половину, данные в регистрах 54, 58 задержаны на три четверти периода тактовой частоты. Если код очередности равен 0010, то данные в регистрах 56, 60 удерживаются без задержки, данные в регистрах 57, 61 задержаны на четверть периода тактовой частоты, данные в регистрах 54, 58 задержаны на половину и данные в регистрах 55, 59 задержаны на три четверти периода тактовой частоты. Если код очередности равен 0001 то данные в регистрах 57, 61 удерживаются без задержки, данные в регистрах 54, 58 задержаны на четверть периода тактовой частоты, данные в регистрах 55, 59 задержаны на половину и данные в регистрах 56, 60 задержаны на три четверти периода тактовой частоты.

Счетчики адреса 34 и 35 служат для счета кода адреса последовательных ячеек памяти в запоминающих устройствах 46, 47, 48, 49 и 50, 51, 52, 53 соответственно. Регистры 36 и 37 удерживают текущий код адреса ячеек памяти в течение времени, равном двум периодам импульсов С0, или С1, или С2, или С3 в зависимости от кода очередности импульсов С0, С1, С2, С3. За время удержания текущего кода адреса в регистрах 36 и 37, счетчики 34 и 35 добавляют каждый раз единицу на разрядных выходах. В конце времени удержания регистры 36 и 37 меняют код адреса на адресных входах запоминающих устройств 46, 47, 48, 49 и 50, 51, 52, 53 соответственно. Время удержания адреса в регистре 37 сдвинуто (задержано) на период тактовой частоты относительно времени удержания адреса в регистре 36, поскольку импульс на втором информационном выходе кольцевых сдвигающих регистров 29, 30, 31, 32 сдвинут на период тактовой частоты относительно импульса на первом информационном выходе. Данные (логический 0 или логическая 1) во входные регистры 54, 55, 56, 57 последовательно записываются в порядке, соответствующем коду очередности импульсов С0, С1, С2, С3 со сдвигом, равным четверти периода тактовой частоты. Данные из входных регистров 54, 55, 56, 57 записываются в запоминающие устройства 46, 47, 48, 49 за один цикл записи, в котором удерживается адрес ячеек памяти в регистре 36. При этом данные на информационных входах запоминающих устройств 46, 47, 48, 49 удерживаются до смены адреса в регистре 36 в течение времени от двух до одного с четвертью (1,25) периодов тактовой частоты (два периода минус три четверти периода). Минимальное время удержания данных в течение 1,25 периода тактовой частоты до смены адреса достаточно для записи данных в микросхемы памяти. Точно также, данные во входных регистрах 58, 59, 60, 61 удерживаются и записываются в запоминающие устройства 50, 51, 52, 53 в течение времени удержания адреса ячеек памяти в регистре 37. При этом данные удерживаются от двух до 1,25 периодов тактовой частоты перед сменой адреса. Цикл записи данных в запоминающие устройства 50, 51, 52, 53 сдвинут (задержан) относительно цикла записи в запоминающие устройства 46, 47, 48, 49 на период тактовой частоты. Цикл записи в течение двух периодов тактовой частоты позволяет увеличить тактовую частоту по сравнению с допустимой частотой записи в микросхемы памяти.

Регистр 12 управлениея считыванием, элементы И 13, 14, 15, 16 служат для распределения импульсов считывания на тактовые входы кольцевых сдвигающих регистров 25, 26, 27, 28 считывания в зависимости от кода очередности импульсов С0, С1, С2, С3.

Кольцевые сдвигающие регистры 25, 26, 27, 28 считывания служат для сдвига импульсов считывания на входы разрешения записи выходных регистров 38 и 42, 39 и 43, 40 и 44, 41 и 45 соответственно.

Данные об измеренных интервалах времени - последовательные лог. «0» и лог. «1», выводятся по импульсам считывания из запоминающих устройств 46, 47, 48, 49, 50, 51, 52, 53 через выходные регистры 38, 39, 40, 41, 42, 43, 44, 45 в указанной последовательности, если код очередности импульсов С0, С1, С2, С3 равен 1000. Если код очередности равен 0100, то последовательность вывода данных будет иной: из запоминающих устройств 47, 48, 49, 46, 51, 52, 53, 50 через выходные регистры 39, 40, 41, 38, 43, 44, 45,42. Если код очередности равен 0010, то последовательность вывода данных будет следующий: из запоминающих устройств 48, 49, 46, 47, 52, 53, 50, 51 через выходные регистры 40, 41, 38, 39, 44, 45,42, 43. Если код очередности равен 0001, то последовательность вывода данных будет следующий: из запоминающих устройств 49, 46, 47, 48, 53, 50, 51, 52 через выходные регистры 41, 38, 39, 40, 45,42, 43, 44.

Все элементы с позициями с 1 по 61 реализованы на микросхемах, которые установлены на общей печатной плате объемным или поверхностным монтажом, а пусковая шина, шина считывания, входная и выходная информационные шины выполнены печатным способом на общей печатной плате. Связи между элементами (микросхемами) с 1 по 61 и шинами выполнены печатным способом на общей печатной плате. Печатная плата на фиг. 1 не показана.

Измеритель интервалов времени работает следующим образом.

Первоначально пусковой триггер 3, входные регистры 54, 55, 56, 57, 58, 59, 60, 61, выходные регистры 38, 39, 40, 41, 42, 43, 44, 45, кольцевые сдвигающие регистры 29, 30, 31, 32 записи, кольцевые сдвигающие регистры 25, 26, 27, 28 считывания, счетчики 34, 35 адреса, регистры 36, 37 адреса, регистр 12 управления считыванием, S-триггеры 8, 9, 10, 11 обнулены. Цепи обнуления на фиг. 1 не показаны

Запись данных об измеряемых интервалах времени происходит следующим образом.

Описание приводится по фиг.1 и фиг. 2. Тактовые импульсы генератора 1 поступают на вход элемента 2 задержки (см. «Ген.» на фиг. 2). Импульсы С0 (см. «С0» на фиг. 2) на первом выходе элемента 2 поступают на тактовый вход S-триггера 8 и на второй вход элемента И 17. Импульсы С1 (см. «С1» на фиг. 2) на втором выходе элемента 2 поступают с задержкой на четверть периода тактовой частоты относительно импульсов С0 на тактовый вход S-триггера 9 и на второй вход элемента И 18. Импульсы С2 (см. «С2» на фиг. 2) на третьем выходе элемента 2 поступают с задержкой на четверть периода тактовой частоты относительно импульсов С1 на тактовый вход S-триггера 10 и на второй вход элемента И 19. Импульсы С3 (см. «С3» на фиг. 2) на четвертом выходе элемента 2 поступают с задержкой на четверть периода тактовой частоты относительно импульсов С2 на тактовый вход S-триггера 11 и на второй вход элемента И 20. До поступления пускового импульса элементы И 17, 18, 19, 20 не пропускают импульсы С0, С1, С2, С3, поскольку на первых входах элементов И 17, 18, 19, 20 установлен лог. «0» с прямого выхода пускового триггера 3. Импульсы С0, С1, С2, С3 не меняют первоначального сосотяния S-триггеров 8, 9, 10, 11, поскольку на S-входах установлен лог. «0». В произвольный момент времени на пусковую шину поступает пусковой импульс (см. импульс на «Пусковой шине» на фиг. 2). Пусковой импульс одновременно поступает на S-вход пускового триггера 3 и на S-входы S-триггеров 8, 9, 10, 11. На прямом выходе пускового триггера 3 устанавливается уровень лог. «1», на инверсном выходе уровень лог. «0». Уровень лог. «1» передается на первые входы элементов И 17, 18, 19, 20 и разрешает прохождение импульсов С0, С1, С2, С3. Уровень лог. «0» передается на входы записи запоминающих устройств, далее ЗУ, 46, 47, 48, 49, 50, 51, 52, 53 и разрешает запись данных. Импульсы С0, С1, С2, С3 проходят через элементы И 17, 18, 19, 20 на первые входы элементов ИЛИ 21, 22, 23, 24 соответственно. С выходов элементов ИЛИ 21, 22, 23, 24 импульсы С0, С1, С2, С3 поступают на тактовые входы первого, второго, третьего и четвертого кольцевых сдвигающих регистров 29, 30, 31, 32 записи, далее регистров 29, 30, 31, 32 соответственно. На фиг. 2 момент поступления фронта пускового импульса показан, например, в промежутке времени между импульсами С1 и С2, то есть фронт пускового импульса расположен после импульса С1, но перед импульсом С2. В этом случае импульсы С0, С1, С2, С3 распределяются на тактовые входы регистров 29, 30, 31, 32 в очередности, показанной на фиг. 2, а именно, импульсы С3 поступают на тактовый вход регистра 32 (см. «С3/Р32» на фиг. 2) с задержкой на четверть периода тактовой частоты относительно импульсов С2 на тактовом входе регистра 31 (см. «С2/Р31» на фиг. 2), импульсы С0 поступают на тактовый вход регистра 29 (см. «С0/Р29» на фиг. 2) с задержкой на четверть периода тактовой частоты относительно импульсов С3, импульсы С1 поступают на тактовый вход регистра 30 (см. «С1/Р30» на фиг. 2) с задержкой на четверть периода тактовой частоты относительно импульсов С0. S-триггеры 8, 9, 10, 11 записывают и хранят код очередности импульсов С0, С1, С2, С3. Первоначально на En-входах разрешения установки на S-триггерах 8, 9, 10, 11 установлена лог. «1» с инверсных выходов S-триггеров 8, 9, 10, 11. В момент фронта пускового импульса лог. «1» одновременно поступает на S-входы S-триггеров 8, 9, 10, 11. Импульс С2 первым устанавливает S-триггер 10 в лог. «1», и лог. «0» с инверсного выхода S-триггер 10 сразу передается через элементы И 4, 5, 7 на En-входы разрешения установки S-триггеров 8, 9 и 11 соответственно, запрещая установку S-триггеров 8, 9 и 11 в лог. «1». На прямых выходах S-триггеров 8, 9, 10, 11 сохраняется код 0010 до конца записи данных в ЗУ. Если фронт пускового импульса, например, оказывается между импульсами С0 и С1, то импульс С1 первым устанавливает S-триггер 9 в лог. «1», и лог. «0» с инверсного выхода S-триггера 9 сразу передается через элементы И 4, 6, 7 на En-входы разрешения установки S-триггеров 8, 10 и 11 соответственно, запрещая установку S-триггеров 8, 10 и 11 в лог. «1». На прямых выходах S-триггеров 8, 9, 10, 11 сохраняется код 0100 до конца записи данных в ЗУ. Входной импульс на входную информационную шину, далее входная шина, поступает в произвольный момент времени, например, как показано на фиг. 2 (см. импульс на «Входной шине» на фиг. 2) и проходит одновременно на информационные входы, далее входы, входных регистров, далее регистры, 54, 55, 56, 57, 58, 59, 60, 61. Регистр 29 сдвигает друг за другом импульсы С0 по кольцу на двух информационных выходах, далее выходы, с которых импульсы С0 поступают на тактовые входы двух регистров 54, 58 соответственно. Импульсы на двух выходах регистра 29 с периодичностью, равной двум периодам тактовой частоты, и со сдвигом равным периоду тактовой частоты, записывают лог. «0» и лог. «1» входного импульса в регистры 54, 58 соответственно(см. Р29.1/Р54/... и Р29.2/Р58/... на фиг. 2). Данные в регистрах 54, 58 удерживаются в течение двух периодов импульсов С0 с последовательным сдвигом на один период. Аналогично, регистры 30, 31, 32 сдвигает импульсы С1, С2, С3 по кольцу на двух выходах, с которых импульсы С1, С2, С3 поступают на тактовые входы двух регистров 55 и 59, 56 и 60, 57 и 61 соответственно. Импульсы на двух выходах регистров 30, 31, 32 с периодичностью, равной двум периодам тактовой частоты, и со сдвигом равным периоду тактовой частоты, записывают лог. «0» и лог. «1» входного импульса в регистры 55 и 59, 56 и 60, 57 и 61 соответственно(см. Р30.1/Р55/... и Р30.2/Р59/… , Р31.1/Р56/... и Р31.2/Р60/…, Р32.1/Р57/... и Р32.2/Р61/… на фиг. 2). Данные в регистрах 55 и 59, 56 и 60, 57 и 61 удерживаются в течение двух периодов импульсов С1, С2, С3 соответственно с последовательным сдвигом на один период. При коде очередности 0010 на фиг. 2 данные в регистрах 57 и 61 задержаны на четверть периода относительно данных в регистрах 56 и 60, данные в регистрах 54 и 58 задержаны на четверть периода относительно данных в регистрах 57 и 61, данные в регистрах 55 и 59 задержаны на четверть периода относительно данных в регистрах 54 и 58.

Данные с выходов регистров 54, 55, 56, 57 поступают на входы ЗУ 46, 47, 48, 49 соответственно и записываются за первый цикл записи, который определяется временем удержания кода адреса в регистре 36 и равен двум периодам тактовой частоты, как показано на фиг. 2 (см. «Адрес Р36» на фиг. 2). Данные с выходов регистров 58, 59, 60, 61 поступают на входы ЗУ 50, 51, 52, 53 соответственно и записываются за второй цикл записи, который определяется временем удержания кода адреса в регистре 37, равном двум периодам тактовой частоты, и смещенном (задержанном) на период тактовой частоты (см. «Адрес Р37» на фиг. 2). Данные на входах четырех ЗУ 46, 47, 48, 49 в первом цикле записи, и данные на входах четырех ЗУ 50, 51, 52, 53 во втором цикле записи, по условиям микросхем памяти должны удерживаться в течение времени не менее минимального по техническим условиям до смены кода адреса в регистре 36 и 37 соответственно. При коде очередности импульсов С0, С1, С2, С3, равном 0010, через мультиплексор 33 проходят импульсы с первого и второго выхода регистра 31 (см. мультиплексор 33 и регистр 31 на фиг. 1). Поэтому адрес в регистре 36, сосчитанный в счетчике 34, меняется по импульсу на первом выходе регистра 31 (см. «Адрес Р36» и «Р31.1/…» на фиг. 2), а адрес в регистре 37, сосчитанный в счетчике 35, меняется по импульсу на втором выходе регистра 31 (см. «Адрес Р37» и «Р31.2/…» на фиг. 2). Если код очередности импульсов С0, С1, С2, С3, например, равен 0001, то через мультиплексор 33 проходят импульсы с выходов регистра 32 и адрес в регистре 36 меняется по импульсу на первом выходе регистра 32, а код адреса в регистре 37 меняется по импульсу на втором выходе регистра 32. На фиг. 2 видно, что в регистры 54 и 55 записана лог. «1» по третьему по счету импульсу на первом выходе регистров 29 и 30 соответственно, а в регистры 60, 61, 58, 59 лог. «1» записана по третьему импульсу на втором выходе регистров 31, 32, 29, 30 соответственно. Другие импульсы на выходах регистров 29, 30, 31, 32 записали лог. «0» во входные регистры 54, 55, 56, 57, 58, 59, 60, 61. На фиг. 2 видно, что лог. «1» удерживается на входе ЗУ 46 и 47 до смены второго адреса на третий в регистре 36 в течение одного и трех четвертей периода тактовой частоты (ЗУ 46) и в течение одного и двух четвертей периода тактовой частоты (ЗУ 47) соответственно (см. «Р29.1/Р54/ЗУ46» и «Р30.1/Р55/ЗУ47» на фиг. 2). На фиг. 2 видно, что лог. «1» удерживается на входе ЗУ 52, 53, 50, 51 до смены второго адреса в регистре 37 в течение двух периодов (ЗУ 52), в течение одного и трех четвертей периода (ЗУ 53), в течение одного и двух четвертей периода (ЗУ 50), в течение одного и одной четверти периода (ЗУ 51) тактовой частотты соответственно (см. «Р31.2/Р60/ЗУ52», «Р32.2/Р61/ЗУ53», «Р29.2/Р58/ЗУ50», «Р30.2/Р59/ЗУ51» на фиг. 2). Таким образом, лог. «1» входного импульса записана в ЗУ 46, 47 по второму адресу регистра 36, в ЗУ 52, 53, 50, 51 по второму адресу регистра 37. На фиг. 2 показано, что имеряемый интервал времени от фронта пускового импульса до фронта входного импульса равен интервалу времени от первого импульса на тактовом входе регистра 31 (см. С2/Р31 на фиг. 2) до пятого импульса на тактовом входе регистра 29 (см. С0/Р29 на фиг. 2) с погрешностью, равной четверти периода тактовой частоты. На фиг. 2 видно, что измеряемый интервал времени составляет восемнадцать четвертей периода тактовой частоты. При коде очередности импульсов С0, С1, С2, С3, равном 0010, входные регистры по очередности записи данных расположены в ряд 56, 57, 54, 55, 60, 61, 58, 59. Ряду входных регистров соответствует следующий ряд запоминаущих устройств - 48, 49, 46, 47, 52, 53, 50, 51 (см. фиг.2), в которых ячейки памяти расположены в ряд с номерами: в нулевом адресе - нулевая ячейка памяти в ЗУ 48, первыя ячейка в ЗУ 49, вторая ячейка в ЗУ 46 и т. д., седьмая ячейка в ЗУ 51, в первом адресе - восьмая ячейка в ЗУ 48, и т. д., пятнадцатая ячейка в ЗУ 51, во втором адресе - шестнадцатая ячейка в ЗУ 48, семнадцатая ячейка в ЗУ 49, восемнадцая ячейка в ЗУ 46 и т. д. На фиг. 2 показано, что измеренный интервал времени определяется по номеру ячейки памяти, в которой лог. «1» записана раньше других ячеек памяти. На фиг. 2 видно, что первой лог. «1» раньше других записана в ЗУ 46 по второму адресу в ячейку памяти с номером восемнадцать. Измеренный интервал времени равен четверти периода тактовой частоты, умноженной на восемнадцать. Данные, записанные в ЗУ соответствуют измеренному интервалу времени. Если код очередности равен 0100, ряд ЗУ при записи будет следующий - 47, 48, 49, 46, 51, 52, 53, 50. Если код очередности равен, 1000, ряд ЗУ при записи будет следующий - 46, 47, 48, 49, 50, 51, 52, 53. Если код очередности равен, 0001, ряд ЗУ при записи будет следующий - 49, 46, 47, 48, 53, 50, 51, 52.

Запись данных в запоминающие устройства 46, 47, 48, 49 и 50, 51, 52, 53 продолжается до переполнения счетчиков 34 и 35 соответственно. Импульс переполнения с выхода переполнения счетчика 35 поступает на выход старшего разряда регистра 37, далее поступает на R-вход пускового триггера 3 и сбрасывает триггер 3 в лог. «0». Уровень лог. «0» на прямом выходе триггера 3 поступает на первые входы элементов И 17, 18, 19, 20 блокирует прохождение импульсов С0, С1, С2, С3 через элементы И 17, 18, 19, 20 на тактовые входы регистров 29, 30, 31, 32. Уровень лог. «1» на инверсном выходе пускового триггера 3 поступает на входы записи ЗУ 46, 47, 48, 49 и 50, 51, 52, 53 и блокирует запись данных. В ячейках памяти ЗУ 46, 47, 48, 49 и 50, 51, 52, 53 сохраняются данные об измеренных интервалах времени.

Считывание данных об измеренных интервалах времени происходит следующим образом.

Код очередности импульсов С0, С1, С2, С3, записанный по пусковому импульсу и хранящийся в S-триггерах 8, 9, 10, 11, определяет порядок считывания данных из ЗУ 46, 47, 48, 49 и 50, 51, 52, 53. При считывании данных роль импульсов С0, С1, С2, С3 играют импульсы считывания, которые распределяются на кольцевые сдвигающие регистры 25, 26, 27, 28 считывания, далее регистры, с той же очередностью, с какой импульсы С0, С1, С2, С3 распределялись на регистры 29, 30, 31, 32 при записи данных. Код очередности импульсов С0, С1, С2, С3, равном 0010, который действует в примере на фиг. 2, загружается в регистр 12 управления считыванием, далее регистр 12, по окончании записи данных в ЗУ по импульсу на входе параллельной загрузки регистра 12, поступившему с выхода старшего разряда регистра 37. Логические уровни на четырех выходах регистра 12, соответствующие коду 0010, поступают на первые входы элементов И 13, 14, 15, 16 соответственно и разрешают первому импульсу считывания пройти через элемент И 15. Следующие импульсы считывания будут проходить по порядку последовательного сдвига по кольцу. Таким образом, перед считыванием данных из ЗУ на первых входах элементов И 13, 14, 15, 16 выставлен код 0010, который пропустит первый импульс считывания на тактовый вход третьего регистра 27 считывания так же, как при записи данных первый импульс поступил на тактовый вход третьего регистра 31 записи. Перед считыванием данных производится обнуление регистров 29, 30, 31, 32, счетчиков 34, 35 и регистров 36, 37 (цепи обнуления на фиг. 1 не показаны). Считывание данных об измеренных интервалах времени начинается с поступления импульсов считывания на шину считывания. Импульсы считывания лог «1» поступают на тактовый вход регистра 12 и на вторые входы элементов И 13, 14, 15, 16. Регистр 12 настроен на срабатывание по заднему фронту импульса считывания, т. е. по перепаду лог. «1» на лог. «0». Первый импульс считывания проходит через элемент И 15, поскольку на первом входе элементов И 15 установлена лог. «1» при коде очередности импульсов С0, С1, С2, С3, равном 0010. Первый импульс считывания по заднему фронту сдвигает лог. «1» с третьего на четвертый выход регистра 12. Второй импульс считывания проходит через элемент И 16, третий импульс считывания проходит через элемент И 13, четвертый импульс считывания проходит через элемент И 14, и далее повторяется по кругу. Последовательные импульсы считывания поступают через элементы ИЛИ в порядке 23, 24, 21, 22 на тактовые входы регистров 31, 32, 29, 30 в указанном порядке. Регистры 31, 32, 29, 30 сдвигают импульсы считывания на два информационных выхода по кольцу. Поскольку на входе управления мультиплексора 33 установлен код 0010, то мультиплексор 33 пропускает первый импульс считывания на тактовый вход счетчика 34 и регистра 36, пятый импульс считывания на тактовый вход счетчика 35 и регистра 37. Импульсы считывания на первом выходе мультиплексора 33 с порядковыми номерами первый, девятый и т. д. с периодом, равным восьми, записывают текущий код адреса, начиная с нулевого адреса, в регистр 36 и производят счет следующего кода адреса в счетчике 34. Импульсы считывания на втором выходе мультиплексора 33 с порядковыми номерами пятый, тринадцатый и т. д. с периодом, равным восьми, записывают текущий код адреса, начиная с нулевого адреса, в регистр 37 и производят счет следующего кода адреса в счетчике 35. Код нулевого адреса поступает на адресные входы ЗУ 46, 47, 48, 49, которые считывают данные из ячеек памяти с нулевым адресом и удерживают данные на информационных выходах, далее выходы, в течении времени от фронта первого до фронта девятого импульса считывания, код следующего первого адреса переключает выходы ЗУ 46, 47, 48, 49 на ячейки памяти по первому адресу, данные из которых удерживаются на выходах в течении времени от фронта девятого до фронта семнадцатого импульса считывания и т. д. Соответственно, данные на выходах ЗУ 50, 51, 52, 53 выставляются и удерживаются по нулевому адресу в течении времени от фронта пятого до фронта тринадцатого импульса считывания, по следующему первому адресу в течении времени от фронта тринадцатого до фронта двадцать первого импульса считывания и т. д. Таким образом, данные на выходах ЗУ 46, 47, 48, 49, 50, 51, 52, 53 выставлены по нулевому, первому и т. д. адресу в течение восьми импульсов считывания и могут быть считаны на выходную информационную шину через выходные регистры поочередно в том порядке, в каком данные были записаны. Импульсы считывания с выходов элементов И в порядке 15, 16, 13, 14 поступают на тактовые входы регистров 27, 28, 25, 26 в указанном порядке. Регистры 27, 28, 25, 26 сдвигают импульсы считывания последовательно по кольцу на два выходы. Импульсы считывания с выходах регистров 27, 28, 25, 26 поступают на входы разрешения записи выходных регистров, далее регистры, 40, 41, 38, 39, 44, 45, 42, 43 в следующем порядке: первый импульс считывания поступает на вход разрешения записи регистра 40, второй импульс считывания поступает на вход разрешения записи регистра 41, третий импульс считывания поступает на вход разрешения записи регистра 38, четвертый импульс считывания поступает на вход разрешения записи регистра 39, пятый импульс считывания поступает на вход разрешения записи регистра 44, шестой импульс считывания поступает на вход разрешения записи регистра 45, седьмой импульс считывания поступает на вход разрешения записи регистра 42, восьмой импульс считывания поступает на вход разрешения записи регистра 43, далее повторяется по кольцу. В результате, импульсы считывания, которые поступают на входы разрешения записи выходных регистров, создают последовательность записи данных в выходные регистры в следующем порядке : 40, 41, 38, 39, 44, 45, 42, 43 с повтором по кольцу. Регистры 40, 41, 38, 39, 44, 45, 42, 43 в указанном порядке передают данные со своих информационных входов на свои информационные выходы, которые на время импульса считывания переходят из третьего сосояния высокого импеданса в активное состояние. Данные с выходов ЗУ 46, 47, 48, 49, 50, 51, 52, 53 передаются на входы выходных регистров 40, 41, 38, 39, 44, 45, 42, 43 одновременно, а считываются на выходную шину поочередно в следующей последовательности: ЗУ 48, 49, 46, 47, 52, 53, 50, 51, которая соответствует последовательности записи данных на фиг. 2. Таким образом, данные об измеренных интервалах времени считаны правильно без смещения. Аналогично процес считывания данных происходит при других кодах очередности импульсов С0, С1, С2, С3.

Погрешность измерения интервалов времени составляет четверть периода тактовой частоты генератора 1, так как привязка пускового импульса и входных импульсов происходит к четырем тактовым частотам, импульсы которых последовательно задержаны на четверть периода тактовой частоты. Погрешность измерения интервалов времени в прототипе равна периоду тактовой частоты генератора 1. Следовательно погрешность измерения интервалов времени в предложенной полезной модели уменьшена в четыре раза при неизменной частоте генератора 1.

Таким образом, достигается заявленный технический результат, а именно: уменьшение погрешности измерения интервалов времени при неизменной частоте генератора 1.

Источники информации

1. Авторское свидетельство SU 1651686 А1, МПК G04F 10/04, 27.09.1996.

Claims (1)

1. Измеритель интервалов времени, содержащий генератор, первый элемент И, первый элемент ИЛИ, пусковую шину, шину считывания, входную информационную шину, выходную информационную шину, пусковой триггер, первый кольцевой сдвигающий регистр записи, первый кольцевой сдвигающий регистр считывания, первый счетчик адреса, второй счетчик адреса, первый регистр адреса, второй регистр адреса, первое и второе запоминающее устройство, первый и второй входной регистр, первый и второй выходной регистр, при этом первый элемент И, первый элемент ИЛИ имеют каждый два входа, первый кольцевой сдвигающий регистр записи и первый кольцевой сдвигающий регистр считывания, синхронные, имеют каждый тактовый вход, два информационных выхода, первый и второй счетчики адреса, синхронные, многоразрядные, имеют каждый тактовый вход; первый и второй регистры адреса, синхронные, имеют каждый тактовый вход, первое и второе запоминающие устройства имеют каждое адресные входы, вход записи, информационный вход, информационный выход, первый и второй входные регистры, синхронный, имеют каждый тактовый вход, информационный вход, информационный выход, первый и второй выходные регистры, имеют каждый вход разрешения записи, информационный вход, информационный выход; при этом пусковая шина соединена с входом установки в логическую «1» пускового триггера, прямой выход которого соединен с первым входом первого элемента И, а инверсный выход соединен с входами записи первого и второго запоминающих устройств, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с тактовым входом первого кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами первого и второго входных регистров соответственно, информационный выход первого и второго входных регистров соединен с информационным входом первого и второго запоминающих устройств соответственно, информационный выход первого и второго запоминающих устройств соединен с информационным входом первого и второго выходных регистров соответственно, информационный выход первого и второго выходных регистров соединен с выходной информационной шиной, разрядные выходы первого и второго счетчика адреса соединены с информационными входами первого и второго регистра адреса соответственно, информационные выходы первого регистра адреса соединены с адресными входами первого запоминающего устройства, информационные выходы второго регистра адреса соединены с адресными входами второго запоминающего устройства, выход старшего разряда второго регистра адреса соединен с входом установки в логический «0» пускового триггера, первый и второй информационные выходы первого кольцевого сдвигающего регистра считывания соединены с входами разрешения записи первого и второго выходных регистров соответственно, отличающийся тем, что дополнительно содержит элемент задержки, со второго по четвертый элементы И, со второго по четвертый элементы ИЛИ, с первого по четвертый S-триггеры, с пятого по восьмой элементы И, со второго по четвертый кольцевой сдвигающий регистр записи, мультиплексор, регистр управления считыванием, с девятого по двенадцатый элементы И, со второго по четвертый кольцевой сдвигающий регистр считывания, с третьего по восьмое запоминающее устройство, с третьего по восьмой входные регистры и с третьего по восьмой выходные регистры, при этом элемент задержки имеет четыре выхода, на которых с первого по четвертый тактовые импульсы последовательно задержаны на четверть периода тактовой частоты; с первого по четвертый S-триггеры, синхронные, имеют тактовый вход, вход разрешения установки, вход синхронной установки в логическую «1»; со второго по четвертый элементы И имеют каждый два входа; со второго по четвертый элементы ИЛИ имеют каждый два входа; с пятого по восьмой элементы И имеют каждый три входа, с девятого по двенадцатый элементы И имеют каждый два входа, со второго по четвертый кольцевой сдвигающий регистр считывания, а также со второго по четвертый кольцевой сдвигающий регистр записи, синхронные, имеют каждый тактовый вход, два информационных выхода; регистр управления считыванием является регистром сдвига, срабатывает по отрицательному перепаду импульса на тактовом входе, имеет четыре выхода, тактовый вход, вход параллельной загрузки, с третьего по восьмое запоминающие устройства, имеют каждый адресные входы, вход записи, информационный вход, информационный выход; с третьего по восьмой входные регистры, синхронные, имеют каждый тактовый вход, информационный вход, информационный выход; с третьего по восьмой выходные регистры, имеют каждый вход разрешения записи, информационный вход, информационный выход; при этом выход генератора соединен с входом элемента задержки, первый выход элемента задержки соединен со вторым входом первого элемента И и с тактовым входом первого S-триггера, второй выход элемента задержки соединен со вторым входом второго элемента И и с тактовым входом второго S-триггера, третий выход элемента задержки соединен со вторым входом третьего элемента И и с тактовым входом третьего S-триггера, четвертый выход элемента задержки соединен со вторым входом четвертого элемента И и с тактовым входом четвертого S-триггера; первые входы второго, третьего и четвертого элементов И соединены с прямым выходом пускового триггера; пусковая шина соединена с входами синхронной установки в логическую «1» S-триггеров с первого по четвертый; прямые выходы S-триггеров с первого по четвертый соединены с входами управления с первого по четвертый мультиплексора и входами с первого по четвертый регистра управления считыванием соответственно, инверсный выход первого S-триггера соединен с первыми входами шестого, седьмого и восьмого элементов И, инверсный выход второго S-триггера соединен с первым входом пятого элемента И и со вторыми входами седьмого и восьмого элементов И, инверсный выход третьего S-триггера соединен со вторыми входами пятого и шестого элементов И и с третьим входом восьмого элемента И, инверсный выход четвертого S-триггера соединен с третьими входами пятого, шестого и седьмого элементов И, выходы пятого, шестого, седьмого и восьмого элементов И соединены с входами разрешения установки первого, второго, третьего и четвертого S-триггера соответственно; входная информационная шина соединена с информационными входами входных регистров с первого по восьмой; выход второго элемента И соединен с первым входом второго элемента ИЛИ, выход которого соединен с тактовым входом второго кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами третьего и четвертого входных регистров и с первым и вторым входами второй группы входов мультиплексора соответственно; выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с тактовым входом третьего кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами пятого и шестого входных регистров и с первым и вторым входами третьей группы входов мультиплексора соответственно; выход четвертого элемента И соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с тактовым входом четвертого кольцевого сдвигающего регистра записи, первый и второй информационные выходы которого соединены с тактовыми входами седьмого и восьмого входных регистров и с первым и вторым входами четвертой группы входов мультиплексора соответственно; первый и второй входы первой группы входов мультиплексора соединены с первым и вторым информационными выходами первого кольцевого сдвигающего регистра записи; входы записи запоминающих устройств с третьего по восьмой соединены с инверсным выходом пускового триггера, информационный выход входных регистров с третьего по восьмой соединен с информационным входом запоминающих устройств с третьего по восьмой соответственно, информационный выход запоминающих устройств с третьего по восьмой соединен с информационным входом выходных регистров с третьего по восьмой соответственно, информационный выход выходных регистров с третьего по восьмой соединен с выходной информационной шиной, первый и второй информационные выходы второго кольцевого сдвигающего регистра считывания соединены с входами разрешения записи третьего и четвертого выходных регистров соответственно, первый и второй информационные выходы третьего кольцевого сдвигающего регистра считывания соединены с входами разрешения записи пятого и шестого выходных регистров соответственно, первый и второй информационные выходы четвертого кольцевого сдвигающего регистра считывания соединены с входами разрешения записи седьмого и восьмого выходных регистров соответственно; первый выход мультиплексора соединен с тактовыми входами первого счетчика адреса и первого регистра адреса, второй выход мультиплексора соединен с тактовыми входами второго счетчика адреса и второго регистра адреса; адресные входы третьего, пятого и седьмого запоминающих устройств соединены с информационными выходами первого регистра адреса поразрядно, адресные входы четвертого, шестого и восьмого запоминающих устройств соединены с информационными выходами второго регистра адреса поразрядно; выход старшего разряда второго регистра адреса соединен с входом параллельной загрузки регистра управления считыванием, шина считывания соединена с тактовым входом регистра управления считыванием и со вторыми входами элементов И с девятого по двенадцатый, первые входы элементов И с девятого по двенадцатый соединены с выходами с первого по четвертый регистра управления считыванием соответственно, выходы элементов И с девятого по двенадцатый соединены с тактовыми входами кольцевых сдвигающих регистров считывания с первого по четвертый и со вторыми входами элементов ИЛИ с первого по четвертый соответственно.

Images