JP3710069B2 - 高速ディジタル／アナログ変換、デシメーションおよび記憶システム並びに方法 - Google Patents
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Description
【０００１】
【発明の分野】
本発明は高速インターリーブ式アナログ／ディジタル変換及びメモリへの記憶に関する。より詳細には、本発明はディジタルサンプルを系統的に遅延及びシフトしてメモリへの書き込みを最小限にし、かつ記憶されるディジタルサンプルの数を最大限とするものである。
【０００２】
【背景】
電子的信号のアナログ／ディジタル変換の演算速度を増大することは常に求められている。高サンプリングレートでのアナログ／ディジタル変換では、急速に変化するアナログ信号の特性を測定しなければならない。アナログ／ディジタル変換器（ADC）は通常オシロスコープのような試験機器に用いられ、アナログ信号をディジタル的にサンプリングするものである。ディジタル化された信号サンプルは通常ディジタルメモリに記憶される。
【０００３】
高速サンプリングレートを達成する方法の１つに、すべてが同じアナログ信号入力を受け取る複数の低速ADCをインターリーブするという方法がある。これは、この複数のADCのクロック入力の間でサンプリングクロック信号を遅延することによって実現される。図１は、インターリーブされたADC102、104、106、108を個々のADCで得られるよりはるかに高いサンプリングレートを得られるよう構成する方法を示す。個々のADCはピークすなわち最大サンプリングレートを有する。X個のADCをインターリーブすることによって、この複数のADCの最大サンプリングレートは個々のADCの最大サンプリングレートのX倍になる。
【０００４】
ADCの個数Xが大きく、ADC102、104、106、108のサンプルクロックのサンプリングレートFcが高い場合、メモリセル109に記憶すべきサンプリングされたデータが高速になり過ぎ、コントローラが個々のサンプルについて特定のメモリアドレスを生成することができない。従って、サンプリングとサンプルのメモリへの記憶を高速に行なうには、ADC102、104、106、108はメモリセル109に直接ハード配線しなければならない。図１に示すメモリセル109は深さXと幅ｍを有する。最高速のサンプリングと記憶を可能にするには、ADC102、104、106、108とメモリセル109を物理的に同じ集積回路上に設けなければならない。また、ADCとメモリを物理的に同じ集積回路上に設けることによって、総システムコストと電力損失を低減することができる。
【０００５】
サンプリングされたデータをメモリから読み出すと、その結果生じるデータストリームは単一のADCによってFsのサンプリングレートでディジタル化されたものとして現われる。サンプリングレートFsはX*Fcで与えられる（XはインターリーブされるADCの数であり、Fcは個々のADC102、104、106、108のサンプリングレートである。
【０００６】
インターリーブされるADCの数が少なく、サンプリングレートFsが低い場合、サンプリングクロックはディジタルシフトレジスタまたはデマルチプレクサによって個々のADCに分配することができる。ADCの数が多く、サンプリングレートFsが高い場合、この方法では電力損失が過大になる。従来用いられて来たより好適なクロッキングシステムは図１に示すような一連の遅延要素114、116、118を用いるものである。このシステムのタイミング図を図２のトレース2A、2B、2C、2Dによって示す。ADC102、104、106、108はそれぞれサンプルクロック110によってサンプリングレートFcでクロックされる。遅延要素114、116、118は連続するそれぞれのADCに入力信号を前のADCよりT（T=1/Fs）だけ遅れてディジタル化させる。トレース2Aは第１のADC102に対するクロック信号（この場合Fc）を示す。トレース2Bは時間Tだけ遅延された第２のADC104のクロック信号を示す。トレース2Cはさらに時間Tだけ遅延された第３のADCのクロック信号を示す。トレース2DはX番目のADC108時間のクロック信号を示し、このクロック信号は（X-1)*Tだけ遅延された第１のADCのクロック信号である。周波数Fsが数GHzであるとき、Tは数分の１ナノ秒である。遅延Tはディジタルインバータや論理ゲートのような非常に簡単な構造のみを用いて実現することができる。いったんT遅延が設定されると、かかる遅延を数パーセント以上変更することは非常に困難である。
【０００７】
図３には、通常アナログ信号はクロック信号の立ち上がりエッジでサンプリングされ、立ち下がりエッジでメモリに書き込まれる。トレース3Aはクロックを示し、トレース3BはX個のADCの１つのデータを示す。ADCはクロックの正のエッジでディジタル化されたサンプルを生成する。次の負のクロックエッジでこのサンプルがメモリに書き込まれる。
【０００８】
既存のインターリーブ式サンプリングシステムには限界がある。システムサンプリングレートFsは個々のADC102、104、106、108をクロックする信号Fc110を小さくすることによって下げることはできない。時間遅延114、116、118はTに設定され、簡単に変更することはできないため、信号Fcの周波数を下げることはできない。信号Fcの周波数を下げると平均サンプリングレートは低下するが、遅延Tは一定のままであるから、サンプリングは最大サンプリングレートFs=1/Tでサンプルのバースト中に発生する。図１に示すシステムのサンプリングレートを下げる唯一の方法は選択されたADCのサンプルを無視することである。たとえば、サンプリングレートを２だけ下げるには、１つおきのADCのサンプルが無視される。しかし、ADCのサンプルを無視すると、記憶されるサンプルの数が少なくなる。これは無視されたADCの記憶されたメモリセルの内容は役に立たないためである。従って、チップ上のメモリが完全に使用されない。
【０００９】
ADCをオフにすることによってインターリーブ式サンプリング／記憶システムのサンプリングレートを間引いて、メモリの書き込み回数を最小限にし、信号サンプルをシステムメモリの使用状態が最適化されるように記憶する方法が必要とされている。
【００１０】
【発明の概要】
本発明はインターリーブ式サンプリングシステムからの間引かれたサンプルデータを記憶する独自の方法及び装置を提供するものである。この記憶技術はシステムメモリに記憶されるサンプルデータの割り当てを最適化する。また、この記憶技術はインターリーブ式サンプリングシステムの選択されたサンプリングADCをオフにしてADCの電力消費を少なくし、またメモリへの書き込み回数を少なくすることによって電力を節約するものである。
【００１１】
本発明の一実施例では、X個の記憶要素（フリップフロップあるいはラッチ）がX個のADCの出力に接続される記憶技術が用いられる。j番目の記憶要素をこの記憶要素に対応するj番目のADCの出力かその前のすなわち(j-1)番目の記憶要素の出力のいずれかを受け取るように切り替えることができる。選択されたADCがオフにされサンプリングされたデータが間引かれると、選択されなかったADCに対応する記憶要素への入力がその前の記憶要素の出力を受け取るように切り替えられる。動作中、活動状態のj番目のADCのサンプルデータは対応するj番目の記憶要素に記憶される。次のクロックサンプルにおいて、このj番目の記憶要素中のサンプルデータは(j+1)番目の記憶要素にシフトされ、新たなサンプルがj番目の記憶要素に記憶される。デシメーション係数をNとすると、この処理はN回繰り返される。N番目のクロックサンプルの後には、すべての記憶要素にデータサンプルが記憶されている。すべてのメモリ要素にサンプルデータがロードされると、システムコントローラが記憶要素に記憶されたすべてのサンプルをシステムのメモリセルに書き込む。この記憶要素を追加することによって、サンプルデータのシステムメモリへの記憶を最適化することができ、またシステムメモリへの書き込み回数をデシメーション係数Nだけ減らすことができる。
【００１２】
本発明の他の実施例には、記憶要素のクロック入力の前にリセット可能なディバイダが設けられる。リセット可能なディバイダを追加することによってデシメーション係数Nをインターリーブ係数Xより大きくすることができる。選択されたADC群をオフにすることによって第１のデシメーションレベルが得られる。活動状態の（オフにされていない）ADCから出力される選択されたデータサンプルを無視することによって第２のデシメーションレベルが得られる。選択されたADCデータサンプルは記憶要素にクロックされるサンプルの数を少なくすることによって無視される。どのサンプルを無視するかは、リセット可能なディバイダを用いて決定される。適正な動作を実行するためには、リセット可能なカウンタはある与えられた分割比Rに対して特定の初期状態Sに事前設定すなわち初期設定しなければならない。デシメーション係数は分割比Rを大きくすることによって大きくなる。
【００１３】
本発明の他の特徴及び利点は本発明の原理を例示する以下の詳細な説明を添付図面から明らかになるであろう。
【００１４】
【詳細な説明】
例示のための図面に示すように、本発明はインターリーブ式サンプリングシステムにおける新規なデータサンプル記憶技術で具現される。従来のインターリーブ式サンプリングシステムにおけるメモリ記憶割割り当て上の制約と過剰な電力損失が解決される。本発明によれば、サンプリングされたデータのデシメーションはインターリーブ式サンプリングシステムの選択されたサンプリングADCをオフにすることによって実行される。ADCの出力にスイッチと記憶要素のバンクを内蔵することによって、インターリーブ式サンプリングシステムチップ上のメモリの割り当てを最適化することができる。また、メモリへの書き込みの数を低減して電力損失を低減することができる。
【００１５】
本発明は図１に示すような時間インターリーブされたADCシステムのサンプリングレートをクロック周波数Fcの変更あるいはクロック段遅延Tの変更を行なうことなく低下させることを可能にする新たなスキップ−アンド−シフト式デシメーション（SSD）法を提供するものである。有効な記憶サンプルの数はあらゆるサンプリングレートについて同じである。SSDはADCの総電力消費をサンプリングレートの低下に比例して低減するという特性を有する。さらに、サンプルの書き込みによるメモリ内での電力損失もまた同じ割合で低下する。
【００１６】
SSDの時間インターリーブ特性を用いた集積回路チップはさまざまに応用することができる。記憶される有効サンプルの数を最大限に維持しながら電力消費を低減することによって大きなフレキシビリティを得ることができる。かかる集積回路はFsの高いサンプリングレートを有する高性能製品とよりサンプリングレートが低くまた電力損失の小さい低性能低コストの製品の両方に用いることができる。ハンドヘルド計測は本発明を有益に適用できる低電力アプリケーションの一例である。
【００１７】
図４には本発明の実施例の基本的ブロック図を示す。複数のADC402、404、406、408、410が同じアナログ入力（AIN）412を受け取る。ADC402、404、406、408、410のそれぞれはサンプリングされたアナログ信号を表わす複数のZビットを生成する。システム400はクロック信号（CK1）414を受け取る。システムサンプリングレートFsはクロック信号（CK1）414の周波数にサンプリングシステム400のADCの数（X）を掛けることによって決まる。時間遅延要素416、420、424、428、432がADC402、404、406、408、410のそれぞれの入力の間でクロック信号414を遅延する。時間遅延要素TはシステムサンプリングレートFsの周期に設定されている。第１のADC402はクロック信号414を直接受け取る。第２のADC404はTだけ遅延されたクロック信号414を受け取る。第３のADC406は2*Tだけ遅延されたクロック信号414を受け取る。第４のADC408は3*Tだけ遅延されたクロックを受け取る。第５のADC410は4*Tだけ遅延されたクロック信号414を受け取る。
【００１８】
ADC402、404、406、408、410の出力はそれぞれADCスイッチ434、436、438、440、442の第１の入力によって受け取られる。すなわち、第１のADC402の出力は第１のADCスイッチ434の第１の入力に受け取られ、第２のADC404の出力は第２のADCスイッチ436の第１の入力に受け取られ、第３のADC406の出力は第３のADCスイッチ438の第１の入力に受け取られる。この系統的接続構成は他のADC408、410についても継続する。
【００１９】
ADCスイッチ434、436、438、440、442の出力はそれぞれDフリップフロップ装置444、446、448、550、552によって受け取られる。Dフリップフロップ装置444、446、448、450、452はそれぞれZ個のフリップフロップからなり、Zビットを記憶する。Dフリップフロップ装置444、446、448、450、452はそれぞれがZ個のラッチからなりZビットを記憶するラッチ装置に置き換えることもできる。第１のADCスイッチ434の出力は第１のDフリップフロップ装置444に受け取られ、第２のADCスイッチ436の出力は第２のDフリップフロップ装置446に受け取られ、第３のADCスイッチ438の出力は第３のDフリップフロップ装置448に受け取られる。この系統的接続構成は他のADC408、410についても同様である。
【００２０】
Dフリップフロップ装置444、446、448、450、452の出力はサンプリングシステムメモリ455とADCスイッチ436、438、440、442の第２の入力の両方に接続される。より詳細には、第１のDフリップフロップ装置444の出力はシステムメモリと第２のADCスイッチ436の第１の入力に接続され、第２のDフリップフロップ装置446の出力はシステムメモリと第３のADC438の第２の入力に接続され、以下同様である。
【００２１】
クロックスイッチ群454、456、458、460、462がDフリップフロップ装置444、446、448、450、452のクロック入力を駆動する信号を決定するように構成されている。クロックスイッチ454、456、458、460、462はそれぞれのクロックスイッチに関係付けられたADCに対応する遅延されたクロック信号を受け取り、クロックスイッチ454、456、458、460、462は前のDフリップフロップ装置のクロックを駆動する信号を受け取る。より詳細には、第１のクロックスイッチ454はクロック信号414を受け取る。第２のクロックスイッチ456は第２のADC404のクロック入力を駆動する遅延されたクロック信号418を受け取り、また第２のクロックスイッチ456は第１のDフリップフロップ装置444のクロック入力を駆動する信号を受け取る。第３のクロックスイッチ458は第３のADC406のクロック入力を駆動する遅延されたクロック信号422を受け取り、第３のクロックスイッチ458は第２のDフリップフロップ446のクロック入力を駆動する信号を受け取る。この系統的接続構成は他のクロックスイッチ460、462についても同様である。
【００２２】
N番目の各ADCを起動していくだけで有効システムサンプリングレートはFs/Nに低下する。コントローラ463が起動すべきADCを決定する。活動状態のADCのサンプルはまず活動状態のADCに取り付けられた記憶要素（図４にはDフリップフロップとして示す）に記憶され、続いて非活動状態のADCのDフリップフロップ装置にシフトされる。これによってシステムメモリ455内の有効メモリセルの数を最大値に保つことができ、またメモリ記憶能力を最適化することができる。サンプルのシフトは、ADC402、404、406、408、410とシステムメモリ455の間に設けられたDフリップフロップ装置（DFF）群444、446、448、450、452を用いて実行される。DFF444、446、448、450、452のそれぞれのD入力にADCスイッチの１つが接続される。DFF444、446、448、450、452のそれぞれのクロック入力にクロックスイッチの１つが接続される。ADCスイッチ434、436、438、440、442及びクロックスイッチ454、456、458、460、462がすべて位置“A”にあるとき、ADCシステム400は最大サンプリングレートで動作する。より低いサンプリングレートについては、ADCがオフされ、非活動状態のADCに対応するスイッチが“B”にセットされる。このDFFの構成によって、活動状態のADCのサンプリングされたデータが非活動状態のADC中でシフトされるシフトレジスタが得られる。このシフトレジスタを構成する各DFFは下のDFFからのデータサンプルを受け取り、そのサンプルを上のDFFに送る。シフトレジスタ内の最後のサンプルがシフトアウトされると、すべてのシフトレジスタ出力の内容がシステムメモリ455に並行して書き込まれる。基本的には、活動状態のADCからのサンプルは非活動状態のADCのDFFに一時的に記憶され、これによってシステムサンプリングレートが低下するときシステムメモリ455を充分に利用することができる。
【００２３】
1/4スキップ−アンド−シフト式デシメーションの一例を図４のスイッチ設定によって示す。この構成の場合、システムサンプリングレートFsはインターリーブ係数（I）にADCクロック信号（CK1）414の周波数を掛け、４のデシメーション係数Nで割ったものとなる。４つのADCからなるADC群のそれぞれについて１つのADCのみが活動状態である。他の３つのADCはオフである。この例では、第１のADC402が活動状態であり、次の３つのADC404、406、408はオフである。活動状態の第１のADC402に対応するADCスイッチ434は位置Aに設定されている。非活動状態のADC404、406、408に対応する他の３つのADCスイッチ436、438、440は位置Bに設定されている。活動状態の第１のADC402に対応するクロックスイッチ454もまた位置Aに設定されている。非活動状態のADCに対応する他の３つのクロックスイッチ456、458、460は位置Bに設定されている。クロック信号414の正の各エッジで活動状態のADC402は新たなサンプルを生成する。クロック信号414の連続する正のエッジのそれぞれが任意のDFFに保持されたサンプルを次のDEFにシフトさせる。クロック414の３つおきの各エッジでシフトレジスタを構成する有効DFF中のデータがメモリに書き込まれる。この同じ構成と処理とが４つのADCからなる他のADC群のすべてに発生する。
【００２４】
図５には４つのADCからなる第１のADC群に対応するDFFの状態（出力）のタイミング図を示す。トレース5Aはメモリクロックを示し、システムメモリの書き込みはこのメモリクロックの立ち上がりエッジで行なわれる。トレース5Bはシステムクロックを示す。トレース5Cは、サンプル期間の始めに第１のADC402がシステムクロックの立ち上がりエッジでサンプルを出力することを示す。この第１のサンプルをこのタイミング図ではS1で示す。トレース5Dは次のシステムクロックのエッジでS1サンプルが第１のDFF444にロードされる。同時に、第１のADC402によって第２のサンプルS2が生成される。トレース5Eは次のシステムクロックのエッジで第１のサンプルが第２のDFF446にクロックすることを示す。同時に、S2サンプルが第１のDFF444にロードされ、第１のADC402によって第３のサンプルS3が生成される。トレース5Fは次のクロックサイクルでサンプルS1が第３のDFF448にロードされることを示す。同時に、サンプルS2が第２のDFF446にロードされ、サンプルS3が第１のDFF444にロードされ、第１のADC402によってサンプルS4が生成される。トレース5Gは次のクロックサイクルでサンプルS1が第４のDFF450にロードされることを示す。同時に、サンプルS2が第３のDFF448にロードされ、サンプルS3が第２のDFF446にロードされ、サンプルS4が第１のDFF444にロードされ、第１のADC402によってサンプルS5が生成される。この時点で、この群の４つのDFFのすべてに有効なサンプルデータがロードされている。これらのDFFにロードされた有効サンプルデータはメモリクロックの立ち上がりエッジでシステムメモリに書き込まれる。
【００２５】
従来のインターリーブ式システムは各クロックサイクルでメモリ書き込みを実行する。しかし、このシステムを用いると、メモリ書き込みの数が所望のデシメーション量に比例して低減される。この例では、デシメーションは４に設定されている。従って、メモリへの書き込みは３つおきのクロックサイクルで発生し、メモリ書き込みの数は1/4に低減される。その結果、メモリ書き込みによる電力損失は75％低減される。
【００２６】
一般的には、X/Nを整数であるとすると、SSDはインターリーブ係数Xより小さいすべてのデシメーションレベルNに対して有効である。NがX以下であり、X/Nが整数である場合、X個のADC群について、この群の活動状態のADCは次の式によって与えられる。
Aj = [(j-1)*N]+1
ここで、j = 1...(X/N)であり、Ajは活動状態のADCを示す。
この群の他のADCはすべて非活動状態である。たとえば、インターリーブ係数Xが32（システムに32のADCがある）であり、デシメーション係数Nが４である（データサンプルの1/4だけが必要である）場合、活動状態のADCは次の通りである。
Aj = 1,5,9,13,17,21,25,29
これらは活動状態のADCを表わし、32のADC群のうちの他のADCは非活動状態である。
【００２７】
本発明の他の実施例では、デシメーション係数Nはインターリーブ係数Xより大きい場合がある。図６に示すように、NがXより大きい場合、活動状態のADC616に対応するDFF614のクロック入力612を駆動するクロックスイッチ611の前にプリセット可能なディバイダを挿入しなければならない。一般に、本実施例による時間インターリーブされたADCシステムの各ADCは対応するプリセット可能なディバイダを有する。
【００２８】
このサンプリングシステムの各々のプリセット可能なディバイダ610には所定の初期状態（S）と分割比（R）を設定しなければならない。これらの変数はいずれもある与えられたデシメーション係数及びインターリーブ係数について一度だけプリセットされ、外部マイクロプロセッサによってプログラムすることができる。S及びRはある与えられたデシメーション係数Nについて固定される整数である。
【００２９】
整数であるすべての変数が次の２つの式を満足する場合、このSSDはN>Xの場合も有効である。
X= Q*E
N = Q*R
ここで、Xはインターリーブ係数、Nはデシメーション係数、Qは整数、Rは活動状態のADCに対応するプリセット可能なディバイダの分割比、Eは活動状態のX ADCの数。
【００３０】
活動状態のADC（Aj）と活動状態のADCに対応するディバイダの初期状態（Sj）は次の式から与えられる。
Aj = [(j-1)*N mod X]+1 （j = 1....E）
Sj = (R-1)-[(j-1)*N div X] （j = 1....E）
これらの式において、“x mod y”はxをｙで割った結果の整数の剰余、“ x div y ”はxをyで割った結果の整数の商と定義される。
【００３１】
N≦Xの場合と同様に、活動状態のADCに対応するスイッチは位置Aにあり、非活動状態のADCに対応するスイッチは位置Bにある。
【００３２】
各々のディバイダはR通りの状態（S=0...R-1）を有する。正の各クロックエッジにおいて、ディバイダ状態（S）は１だけインクリメントする。ディバイダ出力はS<R div 2のときハイであり、他のすべての状態の時ローである。信号獲得開始時には、すべての活動状態のディバイダはクロックがローである間（最初の正のクロックエッジの発生前）にはそれぞれの対応する状態Sjにプリセットされる。図７には、クロック信号のタイミング図とプリセット可能なディバイダの出力波形を示す。
【００３３】
一例として、インターリーブ係数Xが24のインターリーブADCシステムでサンプリングを160だけ間引こうとする場合を考察する。まず、NがXより大きい場合のデシメーションについて上記の式が満足されなければならない。
24 = Q*E
160 = Q*R
ここで、Qは整数であり、Rは活動状態のADCに対応するプリセット可能なディバイダの分割比であり、Eは24個のADCのうちの活動状態のものの数である。Q = 8とすると、E = 3及びR=20となる。これらの数から、起動すべきADCとプリセット可能なディバイダのプリセット状態を判定することができる。上記の式
Aj = [(j-1)*N mod X]+1 （j = 1....E）
Sj = (R-1)-[(j-1)*N div X] （j = 1....E）
から、起動されるADCはA1= 1、A2 = 17、A3 = 9、ディバイダのプリセット値はS1 = 19、S2 = 13、S3 = 6となる。これらの結果は24個のADCのインターリーブシステム内で160のデシメーションを適正に行なうためには、ADC１、17及び９のみを起動しなければならないことを示している。また、これらの起動されるADCに対応するDFFのクロックは対応する遅延されたADCサンプリングクロックを20で割ったものによって駆動しなければならないことを示している。さらに、１番のDFFに対応するディバイダを19に、17番のDFFに対応するディバイダを13に、９番のDFFに対応するディバイダを６にそれぞれプリセットしなければならない。かかるプリセット条件の設定はある与えられたデシメーション値について一度だけとしなければならない。図８はこの例におけるADCサンプリングクロックとディバイダ出力波形を示す。
【００３４】
以上、本発明の具体的実施例を説明及び図示したが、本発明はここに説明及び図示した具体的な形態あるいは部品構成には限定されない。本発明は特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】従来技術で周知の信号サンプリングインターリーブ及び記憶システムのブロック図である。
【図２】図１に示す信号サンプリングインターリーブ及び記憶システムに波形のタイミング図である。
【図３】図１のシステムのクロック及びデータ波形のタイミング図である。
【図４】メモリへの書き込み数を最小限にし、メモリへのディジタルサンプルの記憶を最適化する本発明の一実施例のブロック図である。
【図５】図４に示すメモリ要素の出力のタイミング図である。
【図６】本発明の他の実施例のブロック図である。
【図７】図６のブロック図の通常の波形のタイミング図である。
【図８】図６に示す本発明の実施例の遅延されたクロック信号とディバイダ波形のタイミング図である。
【符号の説明】
102、104、106、108：アナログ／デジタル変換器（ADC）
109：メモリセル
110：サンプルクロック
114、116、118：遅延要素
400：サンプリングシステム
402、404、406、408、410：アナログ／デジタル変換器
412：アナログ入力（AIN）
414：クロック信号（CK1）
416、420、424、428、432：時間遅延要素
418：クロック信号4
422：クロック信号
434、436、438、440、442：ADCスイッチ
444、446、448、550、552：Dフリップフロップ装置
445：サンプリングシステムメモリ
454、456、458、460、462：クロックスイッチ
463：コントローラ
454、456、458、460：クロックスイッチ
610：プリセット可能なディバイダ
611：クロックスイッチ
612：クロック入力
614：DFF
616：ADC
Fs：サンプリング速度
Fc：ADC 102、104、106、108のサンプリング速度
m：メモリセル109の幅
N：デシメーション係数
R：分割比
S：ディバイダ610の初期状態
S1：第１のサンプル
S2：第２のサンプル
S3：第３のサンプル
S4：第４のサンプル
T：時間
X：インターリーブ係数
【発明の分野】
本発明は高速インターリーブ式アナログ／ディジタル変換及びメモリへの記憶に関する。より詳細には、本発明はディジタルサンプルを系統的に遅延及びシフトしてメモリへの書き込みを最小限にし、かつ記憶されるディジタルサンプルの数を最大限とするものである。
【０００２】
【背景】
電子的信号のアナログ／ディジタル変換の演算速度を増大することは常に求められている。高サンプリングレートでのアナログ／ディジタル変換では、急速に変化するアナログ信号の特性を測定しなければならない。アナログ／ディジタル変換器（ADC）は通常オシロスコープのような試験機器に用いられ、アナログ信号をディジタル的にサンプリングするものである。ディジタル化された信号サンプルは通常ディジタルメモリに記憶される。
【０００３】
高速サンプリングレートを達成する方法の１つに、すべてが同じアナログ信号入力を受け取る複数の低速ADCをインターリーブするという方法がある。これは、この複数のADCのクロック入力の間でサンプリングクロック信号を遅延することによって実現される。図１は、インターリーブされたADC102、104、106、108を個々のADCで得られるよりはるかに高いサンプリングレートを得られるよう構成する方法を示す。個々のADCはピークすなわち最大サンプリングレートを有する。X個のADCをインターリーブすることによって、この複数のADCの最大サンプリングレートは個々のADCの最大サンプリングレートのX倍になる。
【０００４】
ADCの個数Xが大きく、ADC102、104、106、108のサンプルクロックのサンプリングレートFcが高い場合、メモリセル109に記憶すべきサンプリングされたデータが高速になり過ぎ、コントローラが個々のサンプルについて特定のメモリアドレスを生成することができない。従って、サンプリングとサンプルのメモリへの記憶を高速に行なうには、ADC102、104、106、108はメモリセル109に直接ハード配線しなければならない。図１に示すメモリセル109は深さXと幅ｍを有する。最高速のサンプリングと記憶を可能にするには、ADC102、104、106、108とメモリセル109を物理的に同じ集積回路上に設けなければならない。また、ADCとメモリを物理的に同じ集積回路上に設けることによって、総システムコストと電力損失を低減することができる。
【０００５】
サンプリングされたデータをメモリから読み出すと、その結果生じるデータストリームは単一のADCによってFsのサンプリングレートでディジタル化されたものとして現われる。サンプリングレートFsはX*Fcで与えられる（XはインターリーブされるADCの数であり、Fcは個々のADC102、104、106、108のサンプリングレートである。
【０００６】
インターリーブされるADCの数が少なく、サンプリングレートFsが低い場合、サンプリングクロックはディジタルシフトレジスタまたはデマルチプレクサによって個々のADCに分配することができる。ADCの数が多く、サンプリングレートFsが高い場合、この方法では電力損失が過大になる。従来用いられて来たより好適なクロッキングシステムは図１に示すような一連の遅延要素114、116、118を用いるものである。このシステムのタイミング図を図２のトレース2A、2B、2C、2Dによって示す。ADC102、104、106、108はそれぞれサンプルクロック110によってサンプリングレートFcでクロックされる。遅延要素114、116、118は連続するそれぞれのADCに入力信号を前のADCよりT（T=1/Fs）だけ遅れてディジタル化させる。トレース2Aは第１のADC102に対するクロック信号（この場合Fc）を示す。トレース2Bは時間Tだけ遅延された第２のADC104のクロック信号を示す。トレース2Cはさらに時間Tだけ遅延された第３のADCのクロック信号を示す。トレース2DはX番目のADC108時間のクロック信号を示し、このクロック信号は（X-1)*Tだけ遅延された第１のADCのクロック信号である。周波数Fsが数GHzであるとき、Tは数分の１ナノ秒である。遅延Tはディジタルインバータや論理ゲートのような非常に簡単な構造のみを用いて実現することができる。いったんT遅延が設定されると、かかる遅延を数パーセント以上変更することは非常に困難である。
【０００７】
図３には、通常アナログ信号はクロック信号の立ち上がりエッジでサンプリングされ、立ち下がりエッジでメモリに書き込まれる。トレース3Aはクロックを示し、トレース3BはX個のADCの１つのデータを示す。ADCはクロックの正のエッジでディジタル化されたサンプルを生成する。次の負のクロックエッジでこのサンプルがメモリに書き込まれる。
【０００８】
既存のインターリーブ式サンプリングシステムには限界がある。システムサンプリングレートFsは個々のADC102、104、106、108をクロックする信号Fc110を小さくすることによって下げることはできない。時間遅延114、116、118はTに設定され、簡単に変更することはできないため、信号Fcの周波数を下げることはできない。信号Fcの周波数を下げると平均サンプリングレートは低下するが、遅延Tは一定のままであるから、サンプリングは最大サンプリングレートFs=1/Tでサンプルのバースト中に発生する。図１に示すシステムのサンプリングレートを下げる唯一の方法は選択されたADCのサンプルを無視することである。たとえば、サンプリングレートを２だけ下げるには、１つおきのADCのサンプルが無視される。しかし、ADCのサンプルを無視すると、記憶されるサンプルの数が少なくなる。これは無視されたADCの記憶されたメモリセルの内容は役に立たないためである。従って、チップ上のメモリが完全に使用されない。
【０００９】
ADCをオフにすることによってインターリーブ式サンプリング／記憶システムのサンプリングレートを間引いて、メモリの書き込み回数を最小限にし、信号サンプルをシステムメモリの使用状態が最適化されるように記憶する方法が必要とされている。
【００１０】
【発明の概要】
本発明はインターリーブ式サンプリングシステムからの間引かれたサンプルデータを記憶する独自の方法及び装置を提供するものである。この記憶技術はシステムメモリに記憶されるサンプルデータの割り当てを最適化する。また、この記憶技術はインターリーブ式サンプリングシステムの選択されたサンプリングADCをオフにしてADCの電力消費を少なくし、またメモリへの書き込み回数を少なくすることによって電力を節約するものである。
【００１１】
本発明の一実施例では、X個の記憶要素（フリップフロップあるいはラッチ）がX個のADCの出力に接続される記憶技術が用いられる。j番目の記憶要素をこの記憶要素に対応するj番目のADCの出力かその前のすなわち(j-1)番目の記憶要素の出力のいずれかを受け取るように切り替えることができる。選択されたADCがオフにされサンプリングされたデータが間引かれると、選択されなかったADCに対応する記憶要素への入力がその前の記憶要素の出力を受け取るように切り替えられる。動作中、活動状態のj番目のADCのサンプルデータは対応するj番目の記憶要素に記憶される。次のクロックサンプルにおいて、このj番目の記憶要素中のサンプルデータは(j+1)番目の記憶要素にシフトされ、新たなサンプルがj番目の記憶要素に記憶される。デシメーション係数をNとすると、この処理はN回繰り返される。N番目のクロックサンプルの後には、すべての記憶要素にデータサンプルが記憶されている。すべてのメモリ要素にサンプルデータがロードされると、システムコントローラが記憶要素に記憶されたすべてのサンプルをシステムのメモリセルに書き込む。この記憶要素を追加することによって、サンプルデータのシステムメモリへの記憶を最適化することができ、またシステムメモリへの書き込み回数をデシメーション係数Nだけ減らすことができる。
【００１２】
本発明の他の実施例には、記憶要素のクロック入力の前にリセット可能なディバイダが設けられる。リセット可能なディバイダを追加することによってデシメーション係数Nをインターリーブ係数Xより大きくすることができる。選択されたADC群をオフにすることによって第１のデシメーションレベルが得られる。活動状態の（オフにされていない）ADCから出力される選択されたデータサンプルを無視することによって第２のデシメーションレベルが得られる。選択されたADCデータサンプルは記憶要素にクロックされるサンプルの数を少なくすることによって無視される。どのサンプルを無視するかは、リセット可能なディバイダを用いて決定される。適正な動作を実行するためには、リセット可能なカウンタはある与えられた分割比Rに対して特定の初期状態Sに事前設定すなわち初期設定しなければならない。デシメーション係数は分割比Rを大きくすることによって大きくなる。
【００１３】
本発明の他の特徴及び利点は本発明の原理を例示する以下の詳細な説明を添付図面から明らかになるであろう。
【００１４】
【詳細な説明】
例示のための図面に示すように、本発明はインターリーブ式サンプリングシステムにおける新規なデータサンプル記憶技術で具現される。従来のインターリーブ式サンプリングシステムにおけるメモリ記憶割割り当て上の制約と過剰な電力損失が解決される。本発明によれば、サンプリングされたデータのデシメーションはインターリーブ式サンプリングシステムの選択されたサンプリングADCをオフにすることによって実行される。ADCの出力にスイッチと記憶要素のバンクを内蔵することによって、インターリーブ式サンプリングシステムチップ上のメモリの割り当てを最適化することができる。また、メモリへの書き込みの数を低減して電力損失を低減することができる。
【００１５】
本発明は図１に示すような時間インターリーブされたADCシステムのサンプリングレートをクロック周波数Fcの変更あるいはクロック段遅延Tの変更を行なうことなく低下させることを可能にする新たなスキップ−アンド−シフト式デシメーション（SSD）法を提供するものである。有効な記憶サンプルの数はあらゆるサンプリングレートについて同じである。SSDはADCの総電力消費をサンプリングレートの低下に比例して低減するという特性を有する。さらに、サンプルの書き込みによるメモリ内での電力損失もまた同じ割合で低下する。
【００１６】
SSDの時間インターリーブ特性を用いた集積回路チップはさまざまに応用することができる。記憶される有効サンプルの数を最大限に維持しながら電力消費を低減することによって大きなフレキシビリティを得ることができる。かかる集積回路はFsの高いサンプリングレートを有する高性能製品とよりサンプリングレートが低くまた電力損失の小さい低性能低コストの製品の両方に用いることができる。ハンドヘルド計測は本発明を有益に適用できる低電力アプリケーションの一例である。
【００１７】
図４には本発明の実施例の基本的ブロック図を示す。複数のADC402、404、406、408、410が同じアナログ入力（AIN）412を受け取る。ADC402、404、406、408、410のそれぞれはサンプリングされたアナログ信号を表わす複数のZビットを生成する。システム400はクロック信号（CK1）414を受け取る。システムサンプリングレートFsはクロック信号（CK1）414の周波数にサンプリングシステム400のADCの数（X）を掛けることによって決まる。時間遅延要素416、420、424、428、432がADC402、404、406、408、410のそれぞれの入力の間でクロック信号414を遅延する。時間遅延要素TはシステムサンプリングレートFsの周期に設定されている。第１のADC402はクロック信号414を直接受け取る。第２のADC404はTだけ遅延されたクロック信号414を受け取る。第３のADC406は2*Tだけ遅延されたクロック信号414を受け取る。第４のADC408は3*Tだけ遅延されたクロックを受け取る。第５のADC410は4*Tだけ遅延されたクロック信号414を受け取る。
【００１８】
ADC402、404、406、408、410の出力はそれぞれADCスイッチ434、436、438、440、442の第１の入力によって受け取られる。すなわち、第１のADC402の出力は第１のADCスイッチ434の第１の入力に受け取られ、第２のADC404の出力は第２のADCスイッチ436の第１の入力に受け取られ、第３のADC406の出力は第３のADCスイッチ438の第１の入力に受け取られる。この系統的接続構成は他のADC408、410についても継続する。
【００１９】
ADCスイッチ434、436、438、440、442の出力はそれぞれDフリップフロップ装置444、446、448、550、552によって受け取られる。Dフリップフロップ装置444、446、448、450、452はそれぞれZ個のフリップフロップからなり、Zビットを記憶する。Dフリップフロップ装置444、446、448、450、452はそれぞれがZ個のラッチからなりZビットを記憶するラッチ装置に置き換えることもできる。第１のADCスイッチ434の出力は第１のDフリップフロップ装置444に受け取られ、第２のADCスイッチ436の出力は第２のDフリップフロップ装置446に受け取られ、第３のADCスイッチ438の出力は第３のDフリップフロップ装置448に受け取られる。この系統的接続構成は他のADC408、410についても同様である。
【００２０】
Dフリップフロップ装置444、446、448、450、452の出力はサンプリングシステムメモリ455とADCスイッチ436、438、440、442の第２の入力の両方に接続される。より詳細には、第１のDフリップフロップ装置444の出力はシステムメモリと第２のADCスイッチ436の第１の入力に接続され、第２のDフリップフロップ装置446の出力はシステムメモリと第３のADC438の第２の入力に接続され、以下同様である。
【００２１】
クロックスイッチ群454、456、458、460、462がDフリップフロップ装置444、446、448、450、452のクロック入力を駆動する信号を決定するように構成されている。クロックスイッチ454、456、458、460、462はそれぞれのクロックスイッチに関係付けられたADCに対応する遅延されたクロック信号を受け取り、クロックスイッチ454、456、458、460、462は前のDフリップフロップ装置のクロックを駆動する信号を受け取る。より詳細には、第１のクロックスイッチ454はクロック信号414を受け取る。第２のクロックスイッチ456は第２のADC404のクロック入力を駆動する遅延されたクロック信号418を受け取り、また第２のクロックスイッチ456は第１のDフリップフロップ装置444のクロック入力を駆動する信号を受け取る。第３のクロックスイッチ458は第３のADC406のクロック入力を駆動する遅延されたクロック信号422を受け取り、第３のクロックスイッチ458は第２のDフリップフロップ446のクロック入力を駆動する信号を受け取る。この系統的接続構成は他のクロックスイッチ460、462についても同様である。
【００２２】
N番目の各ADCを起動していくだけで有効システムサンプリングレートはFs/Nに低下する。コントローラ463が起動すべきADCを決定する。活動状態のADCのサンプルはまず活動状態のADCに取り付けられた記憶要素（図４にはDフリップフロップとして示す）に記憶され、続いて非活動状態のADCのDフリップフロップ装置にシフトされる。これによってシステムメモリ455内の有効メモリセルの数を最大値に保つことができ、またメモリ記憶能力を最適化することができる。サンプルのシフトは、ADC402、404、406、408、410とシステムメモリ455の間に設けられたDフリップフロップ装置（DFF）群444、446、448、450、452を用いて実行される。DFF444、446、448、450、452のそれぞれのD入力にADCスイッチの１つが接続される。DFF444、446、448、450、452のそれぞれのクロック入力にクロックスイッチの１つが接続される。ADCスイッチ434、436、438、440、442及びクロックスイッチ454、456、458、460、462がすべて位置“A”にあるとき、ADCシステム400は最大サンプリングレートで動作する。より低いサンプリングレートについては、ADCがオフされ、非活動状態のADCに対応するスイッチが“B”にセットされる。このDFFの構成によって、活動状態のADCのサンプリングされたデータが非活動状態のADC中でシフトされるシフトレジスタが得られる。このシフトレジスタを構成する各DFFは下のDFFからのデータサンプルを受け取り、そのサンプルを上のDFFに送る。シフトレジスタ内の最後のサンプルがシフトアウトされると、すべてのシフトレジスタ出力の内容がシステムメモリ455に並行して書き込まれる。基本的には、活動状態のADCからのサンプルは非活動状態のADCのDFFに一時的に記憶され、これによってシステムサンプリングレートが低下するときシステムメモリ455を充分に利用することができる。
【００２３】
1/4スキップ−アンド−シフト式デシメーションの一例を図４のスイッチ設定によって示す。この構成の場合、システムサンプリングレートFsはインターリーブ係数（I）にADCクロック信号（CK1）414の周波数を掛け、４のデシメーション係数Nで割ったものとなる。４つのADCからなるADC群のそれぞれについて１つのADCのみが活動状態である。他の３つのADCはオフである。この例では、第１のADC402が活動状態であり、次の３つのADC404、406、408はオフである。活動状態の第１のADC402に対応するADCスイッチ434は位置Aに設定されている。非活動状態のADC404、406、408に対応する他の３つのADCスイッチ436、438、440は位置Bに設定されている。活動状態の第１のADC402に対応するクロックスイッチ454もまた位置Aに設定されている。非活動状態のADCに対応する他の３つのクロックスイッチ456、458、460は位置Bに設定されている。クロック信号414の正の各エッジで活動状態のADC402は新たなサンプルを生成する。クロック信号414の連続する正のエッジのそれぞれが任意のDFFに保持されたサンプルを次のDEFにシフトさせる。クロック414の３つおきの各エッジでシフトレジスタを構成する有効DFF中のデータがメモリに書き込まれる。この同じ構成と処理とが４つのADCからなる他のADC群のすべてに発生する。
【００２４】
図５には４つのADCからなる第１のADC群に対応するDFFの状態（出力）のタイミング図を示す。トレース5Aはメモリクロックを示し、システムメモリの書き込みはこのメモリクロックの立ち上がりエッジで行なわれる。トレース5Bはシステムクロックを示す。トレース5Cは、サンプル期間の始めに第１のADC402がシステムクロックの立ち上がりエッジでサンプルを出力することを示す。この第１のサンプルをこのタイミング図ではS1で示す。トレース5Dは次のシステムクロックのエッジでS1サンプルが第１のDFF444にロードされる。同時に、第１のADC402によって第２のサンプルS2が生成される。トレース5Eは次のシステムクロックのエッジで第１のサンプルが第２のDFF446にクロックすることを示す。同時に、S2サンプルが第１のDFF444にロードされ、第１のADC402によって第３のサンプルS3が生成される。トレース5Fは次のクロックサイクルでサンプルS1が第３のDFF448にロードされることを示す。同時に、サンプルS2が第２のDFF446にロードされ、サンプルS3が第１のDFF444にロードされ、第１のADC402によってサンプルS4が生成される。トレース5Gは次のクロックサイクルでサンプルS1が第４のDFF450にロードされることを示す。同時に、サンプルS2が第３のDFF448にロードされ、サンプルS3が第２のDFF446にロードされ、サンプルS4が第１のDFF444にロードされ、第１のADC402によってサンプルS5が生成される。この時点で、この群の４つのDFFのすべてに有効なサンプルデータがロードされている。これらのDFFにロードされた有効サンプルデータはメモリクロックの立ち上がりエッジでシステムメモリに書き込まれる。
【００２５】
従来のインターリーブ式システムは各クロックサイクルでメモリ書き込みを実行する。しかし、このシステムを用いると、メモリ書き込みの数が所望のデシメーション量に比例して低減される。この例では、デシメーションは４に設定されている。従って、メモリへの書き込みは３つおきのクロックサイクルで発生し、メモリ書き込みの数は1/4に低減される。その結果、メモリ書き込みによる電力損失は75％低減される。
【００２６】
一般的には、X/Nを整数であるとすると、SSDはインターリーブ係数Xより小さいすべてのデシメーションレベルNに対して有効である。NがX以下であり、X/Nが整数である場合、X個のADC群について、この群の活動状態のADCは次の式によって与えられる。
Aj = [(j-1)*N]+1
ここで、j = 1...(X/N)であり、Ajは活動状態のADCを示す。
この群の他のADCはすべて非活動状態である。たとえば、インターリーブ係数Xが32（システムに32のADCがある）であり、デシメーション係数Nが４である（データサンプルの1/4だけが必要である）場合、活動状態のADCは次の通りである。
Aj = 1,5,9,13,17,21,25,29
これらは活動状態のADCを表わし、32のADC群のうちの他のADCは非活動状態である。
【００２７】
本発明の他の実施例では、デシメーション係数Nはインターリーブ係数Xより大きい場合がある。図６に示すように、NがXより大きい場合、活動状態のADC616に対応するDFF614のクロック入力612を駆動するクロックスイッチ611の前にプリセット可能なディバイダを挿入しなければならない。一般に、本実施例による時間インターリーブされたADCシステムの各ADCは対応するプリセット可能なディバイダを有する。
【００２８】
このサンプリングシステムの各々のプリセット可能なディバイダ610には所定の初期状態（S）と分割比（R）を設定しなければならない。これらの変数はいずれもある与えられたデシメーション係数及びインターリーブ係数について一度だけプリセットされ、外部マイクロプロセッサによってプログラムすることができる。S及びRはある与えられたデシメーション係数Nについて固定される整数である。
【００２９】
整数であるすべての変数が次の２つの式を満足する場合、このSSDはN>Xの場合も有効である。
X= Q*E
N = Q*R
ここで、Xはインターリーブ係数、Nはデシメーション係数、Qは整数、Rは活動状態のADCに対応するプリセット可能なディバイダの分割比、Eは活動状態のX ADCの数。
【００３０】
活動状態のADC（Aj）と活動状態のADCに対応するディバイダの初期状態（Sj）は次の式から与えられる。
Aj = [(j-1)*N mod X]+1 （j = 1....E）
Sj = (R-1)-[(j-1)*N div X] （j = 1....E）
これらの式において、“x mod y”はxをｙで割った結果の整数の剰余、“ x div y ”はxをyで割った結果の整数の商と定義される。
【００３１】
N≦Xの場合と同様に、活動状態のADCに対応するスイッチは位置Aにあり、非活動状態のADCに対応するスイッチは位置Bにある。
【００３２】
各々のディバイダはR通りの状態（S=0...R-1）を有する。正の各クロックエッジにおいて、ディバイダ状態（S）は１だけインクリメントする。ディバイダ出力はS<R div 2のときハイであり、他のすべての状態の時ローである。信号獲得開始時には、すべての活動状態のディバイダはクロックがローである間（最初の正のクロックエッジの発生前）にはそれぞれの対応する状態Sjにプリセットされる。図７には、クロック信号のタイミング図とプリセット可能なディバイダの出力波形を示す。
【００３３】
一例として、インターリーブ係数Xが24のインターリーブADCシステムでサンプリングを160だけ間引こうとする場合を考察する。まず、NがXより大きい場合のデシメーションについて上記の式が満足されなければならない。
24 = Q*E
160 = Q*R
ここで、Qは整数であり、Rは活動状態のADCに対応するプリセット可能なディバイダの分割比であり、Eは24個のADCのうちの活動状態のものの数である。Q = 8とすると、E = 3及びR=20となる。これらの数から、起動すべきADCとプリセット可能なディバイダのプリセット状態を判定することができる。上記の式
Aj = [(j-1)*N mod X]+1 （j = 1....E）
Sj = (R-1)-[(j-1)*N div X] （j = 1....E）
から、起動されるADCはA1= 1、A2 = 17、A3 = 9、ディバイダのプリセット値はS1 = 19、S2 = 13、S3 = 6となる。これらの結果は24個のADCのインターリーブシステム内で160のデシメーションを適正に行なうためには、ADC１、17及び９のみを起動しなければならないことを示している。また、これらの起動されるADCに対応するDFFのクロックは対応する遅延されたADCサンプリングクロックを20で割ったものによって駆動しなければならないことを示している。さらに、１番のDFFに対応するディバイダを19に、17番のDFFに対応するディバイダを13に、９番のDFFに対応するディバイダを６にそれぞれプリセットしなければならない。かかるプリセット条件の設定はある与えられたデシメーション値について一度だけとしなければならない。図８はこの例におけるADCサンプリングクロックとディバイダ出力波形を示す。
【００３４】
以上、本発明の具体的実施例を説明及び図示したが、本発明はここに説明及び図示した具体的な形態あるいは部品構成には限定されない。本発明は特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】従来技術で周知の信号サンプリングインターリーブ及び記憶システムのブロック図である。
【図２】図１に示す信号サンプリングインターリーブ及び記憶システムに波形のタイミング図である。
【図３】図１のシステムのクロック及びデータ波形のタイミング図である。
【図４】メモリへの書き込み数を最小限にし、メモリへのディジタルサンプルの記憶を最適化する本発明の一実施例のブロック図である。
【図５】図４に示すメモリ要素の出力のタイミング図である。
【図６】本発明の他の実施例のブロック図である。
【図７】図６のブロック図の通常の波形のタイミング図である。
【図８】図６に示す本発明の実施例の遅延されたクロック信号とディバイダ波形のタイミング図である。
【符号の説明】
102、104、106、108：アナログ／デジタル変換器（ADC）
109：メモリセル
110：サンプルクロック
114、116、118：遅延要素
400：サンプリングシステム
402、404、406、408、410：アナログ／デジタル変換器
412：アナログ入力（AIN）
414：クロック信号（CK1）
416、420、424、428、432：時間遅延要素
418：クロック信号4
422：クロック信号
434、436、438、440、442：ADCスイッチ
444、446、448、550、552：Dフリップフロップ装置
445：サンプリングシステムメモリ
454、456、458、460、462：クロックスイッチ
463：コントローラ
454、456、458、460：クロックスイッチ
610：プリセット可能なディバイダ
611：クロックスイッチ
612：クロック入力
614：DFF
616：ADC
Fs：サンプリング速度
Fc：ADC 102、104、106、108のサンプリング速度
m：メモリセル109の幅
N：デシメーション係数
R：分割比
S：ディバイダ610の初期状態
S1：第１のサンプル
S2：第２のサンプル
S3：第３のサンプル
S4：第４のサンプル
T：時間
X：インターリーブ係数
Claims (5)
- アナログ信号を受信し、周期Ｘ＊Ｔを有し（ｊ−１）＊Ｔだけ時間遅延されたサンプリングクロック信号に応答してｊ番目のアナログディジタル変換器が前記アナログ信号のディジタルサンプルを生成するＸ個のアナログディジタル変換器と、
ユーザーが定義するデシメーション係数Ｎを受信する手段と、
前記Ｘ個のアナログディジタル変換器の少なくとも１つを前記デシメーション係数Ｎの関数として起動する手段と、
出力を有し、前記ｊ番目の前記アナログディジタル変換器が活動状態である時は前記ｊ番目のアナログディジタル変換器から前記ディジタルサンプルを受信し、前記ｊ番目のアナログディジタル変換器が活動状態でない時は（ｊ−１）番目の前記アナログディジタル変換器から前記ディジタルサンプルを受信するＸ個の記憶要素と、
前記記憶要素から出力を受信するメモリセルアレーと、
前記記憶要素の全てに前記ディジタルサンプルがロードされる時に前記記憶要素の出力を任意の先のメモリ書き込みに続けて前記メモリセルアレーに書き込む手段と、
を備え、
前記メモリセルアレーに書き込まれる前記ディジタルサンプルは、（１／Ｎ）＊（Ｘ／Ｔ）のレートでサンプリングされた前記アナログ信号を表す、
ことを特徴とする高速アナログ／ディジタル変換、デシメーションおよび記憶システム。 - 前記デシメーション係数ＮがＮ≦Ｘであるとき、
Ｘ／Ｎは整数であり、
前記アナログディジタル変換器の少なくとも１つを起動する手段は、ｊ＝［（ｋ−１）＊Ｎ］＋１ （ｋは１からＸ／Ｎまでの整数）であるとき前記ｊ番目のアナログディジタル変換器を起動し、
前記ｊ番目のディジタルアナログ変換器が活動状態であれば［（ｊ−１）＊Ｔ］だけ時間遅延された前記サンプリングクロック信号に応答して前記ｊ番目のディジタルアナログ変換器からの前記ディジタルサンプルが前記ｊ番目の記憶要素にロードされ、
前記ｊ番目のディジタルアナログ変換器が活動状態でなければ前記（ｊ−１）番目の記憶要素からのクロック信号に応答して前記（ｊ−１）番目の記憶要素からの前記ディジタルサンプルが前記ｊ番目の記憶要素にロードされる、
ことを特徴とする請求項１に記載の高速アナログ／ディジタル変換、デシメーションおよび記憶システム。 - 出力を有し、ｊ番目のプリセット可能なディバイダが設定Ｓに初期化され、［（ｊ−１）＊Ｔ］だけ時間遅延された前記サンプリングクロックを受信し、係数Ｒで分周するプリセット可能な複数のディバイダをさらに備え、
前記デシメーション係数ＮがＮ≦Ｘであるとき、係数ＲはＲ＝１であり、
前記デシメーション係数ＮがＮ＞Ｘであるとき、（Ｒ＊Ｘ）／Ｎは整数であり、
前記Ｘ個のアナログディジタル変換器の少なくとも１つを起動する手段は、ｊ＝［（ｋ−１）＊Ｎ ｍｏｄ Ｘ］＋１ （ｋは１からＲ＊Ｘ／Ｎまでの整数）であるとき前記ｊ番目のアナログディジタル変換器を起動する手段を備え、
前記ｊ番目のディジタルアナログ変換器が活動状態であるとき前記ｊ番目のプリセット可能なディバイダの出力に応答して前記ｊ番目のディジタルアナログ変換器からの前記ディジタルサンプルが前記ｊ番目の記憶要素にクロック（記録）され、
前記ｊ番目のディジタルアナログ変換器が活動状態でなければ前記（ｊ−１）番目の記憶要素からのクロック信号に応答して前記（ｊ−１）番目の記憶要素からの前記ディジタルサンプルが前記ｊ番目の記憶要素にクロックされる、
ことを特徴とする請求項１または請求項２に記載の高速アナログ／ディジタル変換、デシメーションおよび記憶システム。 - Ｘ個のアナログディジタル変換器を用いてアナログ信号をサンプリングすることによりディジタルサンプルを生成するステップであって、前記Ｘ個のアナログディジタル変換器の少なくとも１つはデシメーション係数Ｎの関数に応じて活動状態に設定され、ｊ番目の前記アナログディジタル変換器は周期Ｘ＊Ｔを有し（ｊ−１）＊Ｔだけ時間遅延されたサンプリングクロック信号にクロックされる第一のステップと、
Ｘ個の記録要素に前記ディジタルサンプルをクロックするステップであって、ｊ番目の前記記録要素は、前記ｊ番目のアナログディジタル変換器に応答し、前記ｊ番目の記録要素は、前記ｊ番目のアナログディジタル変換器が活動状態であれば前記ｊ番目のアナログディジタル変換器により生成された前記ディジタルサンプルを受信し、前記ｊ番目のアナログディジタル変換器が活動状態でなければ（ｊ−１）番目の前記記録要素の出力を受信する第二のステップと、
前記記憶要素の全てに前記ディジタルサンプルがクロックされる時に前記Ｘ個の記録要素に格納された前記ディジタルサンプルを任意の先のメモリ書き込みに続けてシステムメモリに書き込むステップであって、前記システムメモリに書き込まれる前記ディジタルサンプルは、（１／Ｎ）＊（Ｘ／Ｔ）のレートでサンプリングされた前記アナログ信号を表す第三のステップと、
を含み、
高速アナログジタル変換し、ユーザー定義のデシメーション係数Ｎによりデシメーションし、アナログ信号のディジタルサンプルを記憶する方法。 - 前記デシメーション係数ＮはＮ≦Ｘであり、
Ｘ／Ｎは整数であり、
前記第一のステップにおいて、前記アナログディジタル変換器の少なくとも１つは、ｊ＝［（ｋ−１）＊Ｎ］＋１ （ｋは１からＸ／Ｎまでの整数）であるとき前記ｊ番目のアナログディジタル変換器をオンすることにより活動状態に設定される、
ことを特徴とする請求項４に記載の方法。
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